JP2008205004A - 回路基板の製造方法及び半導体製造装置 - Google Patents

回路基板の製造方法及び半導体製造装置 Download PDF

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Abstract

【課題】次世代半導体装置を安定して製造でき、且つ二次実装処理時の歩留まりを向上させることができる回路基板の製造方法を提供する。
【解決手段】ガラスクロスに樹脂組成物を含浸させたシアネート系のプリプレグ１２を用いて製造された厚さ２３０μｍの回路基板１１を、リフロ処理の前に上記樹脂組成部の硬化後のガラス転移温度より高い温度で加熱する。
【選択図】図１

Description

本発明は、回路基板の製造方法及び半導体製造装置に関し、特に次世代回路基板の製造方法及び半導体製造装置に関する。
近年、環境保護の観点から、ハロゲンやリンを含まないが難燃性を有し、且つＰｂフリー半田との接着が可能な耐熱性の素材が基板材料として求められている。一方、電子機器の小型化、軽量化、高機能化の市場動向において、半導体装置の高集積化、表面実装化が年々進んでいる。例えば、従来ＱＦＰ、ＳＯＰに代表される表面実装型半導体装置では限界に近づいている多ピン化・高速化への要求に対応するため、ボールグリッドアレイ等のエリア実装型半導体装置が次世代半導体装置として新規に開発されている。
エリア実装型半導体装置は以下の工程で組み立てられる。まず、回路基板の片面上に半導体素子を搭載し、その半導体素子搭載面、即ち基板の片面のみをエポキシ樹脂組成物等で成形・封止する。その後、回路基板の半導体素子を搭載していない面に２３０度から２６０度の温度でＰｂフリーの半田ボールを付ける処理（リフロ処理）を行う。さらに、このエリア実装型半導体装置を基板に実装する処理（二次実装処理）により電子機器が製造される。
従って、回路基板の材料としては、リフロ処理時の実装性をよくするため、熱時高弾性という特性が必要となる。また、熱膨張によるひずみが大きく生じると基板の応力が高くなり、熱膨張係数が低いという特性も必要となる。一方、室温時には薄い基板であっても高い剛性を有する必要がある。すなわち、基板材料の特性としては、高い耐熱性、つまり高いガラス転移温度（Ｔｇ）を有することが必要となる。このため、かかる特性を満たす基板材料が開発されている。
一方、上記半導体素子搭載面をエポキシ樹脂組成物等で成形・封止する際、回路基板が５００μｍ以下の薄い基板であるとエポキシ樹脂組成物等の凝固収縮によって大きな反りが発生する。この反り量を小さくするため、半導体素子搭載面は低熱膨張係数の樹脂封止層で封止するという従来技術が知られている（例えば、特許文献１参照）。
特開２０００−２１６２９９号公報
しかしながら、上記従来技術ではリフロ処理前の回路基板の反り量を小さくすることはできるが、リフロ処理後に生じる反り量を小さくすることはできない。このため、半導体装置の製造を安定して行うことができないという問題が生じる。
例えば、上述の熱時高弾性、高Ｔｇを有する基板材料を用いて半導体装置を製造した場合、図１２（ａ）に示すように、リフロ工程前は両端を基準位置として下に凸の反り、いわゆるスマイル反りを起こしていた半導体装置が、図１２（ｂ）に示すように、リフロ工程後は反りが反転して両端を基準位置として上に凸の反り、いわゆるクライ反りを起こす。このようなクライ反りが生じている半導体装置を基板に二次実装するのは一般に難しく、二次実装処理時の歩留まりが低下するという問題が生じる。
本発明の目的は、次世代半導体装置を安定して製造でき、且つ二次実装処理時の歩留まりを向上させることができる回路基板の製造方法及び半導体製造装置を提供することにある。
上記目的を達成するために、請求項１記載の回路基板の製造方法は、繊維基材に樹脂を含浸させて厚さ５００μｍ以下の回路基板を製造し、前記回路基板に半導体素子を実装し、前記実装された半導体素子の少なくとも上部及び側面を封止樹脂組成物により封止し、前記回路基板における前記半導体素子の実装された面と反対の面にリフロ装置を用いて半田ボール付けを行って製造される半導体装置に適用される前記回路基板の製造方法において、前記半田ボール付けの前に、前記含浸される樹脂の硬化後のガラス転移温度より高い温度で前記回路基板を加熱する加熱工程を有することを特徴とする。
請求項２記載の製造方法は、請求項１記載の製造方法において、前記加熱工程で加熱される際の前記回路基板の最高温度は、前記半田ボール付け時に用いられる半田の融点温度以上、当該融点温度＋８０度以下の範囲であることを特徴とする。
請求項３記載の製造方法は、請求項１又は２記載の製造方法において、前記加熱工程は前記半導体素子の実装の前に行われることを特徴とする。
請求項４記載の製造方法は、請求項１乃至３のいずれか１項に記載の製造方法において、前記加熱工程では前記リフロ装置を用いて前記回路基板を加熱することを特徴とする。
上記目的を達成するために、請求項５記載の半導体製造装置は、繊維基材に樹脂を含浸させて厚さ５００μｍ以下の回路基板を製造し、前記回路基板に半導体素子を実装し、前記実装された半導体素子の少なくとも上部及び側面を封止樹脂組成物により封止し、前記回路基板における前記半導体素子の実装された面と反対の面にリフロ装置を用いて半田ボール付けを行う半導体製造装置において、前記半田ボール付けの前に、前記含浸される樹脂の硬化後のガラス転移温度より高い温度で前記回路基板を加熱する加熱工程を有することを特徴とする。
請求項１記載の回路基板の製造方法によれば、繊維基材に樹脂を含浸させて製造された厚さ５００μｍ以下の回路基板を、半田ボール付けの前に上記含浸される樹脂の硬化後のガラス転移温度より高い温度で加熱するので、回路基板の内部応力を緩和することができ、例え、回路基板が厚さ５００μｍ以下のような薄型のものであっても、リフロ処理の前後で生じる回路基板の反りの変動を小さくすることができ、次世代半導体装置を安定して製造でき、且つ二次実装処理時の歩留まりを向上させることができる。
請求項２記載の製造方法によれば、加熱工程で加熱される際の回路基板の最高温度は、半田ボール付け時に用いられる半田の融点温度以上、当該融点温度＋８０度以下の範囲である。これにより、上記最高温度が該半田の融点温度より高ければ、上記含浸される樹脂の硬化後のガラス転移温度を確実に上回ることができるので、リフロ処理の前後で生じる回路基板の反りの変動を充分に抑制することができる。一方、上記最高温度を半田の融点温度＋８０度以下とするので回路基板に含まれる樹脂組成物の熱劣化を防止することができる。
請求項３記載の製造方法によれば、加熱工程は半導体素子の実装の前に行われるので、半導体装置を構成する封止樹脂組成物の硬化物において、加熱によるクラック等を発生させることなく、リフロ処理の前後で生じる回路基板の反りの変動を確実に小さくすることができる。
請求項４記載の製造方法によれば、加熱工程ではリフロ装置を用いて回路基板を加熱するので、回路基板を簡便かつ確実に加熱することができる。
請求項５記載の半導体製造装置によれば、繊維基材に樹脂を含浸させて製造された厚さ５００μｍ以下の回路基板を、半田ボール付けの前に上記含浸される樹脂の硬化後のガラス転移温度より高い温度で加熱するので、回路基板の内部応力を緩和することができ、例え、回路基板が厚さ５００μｍ以下のような薄型のものであっても、リフロ処理の前後で生じる回路基板の反りの変動を小さくすることができ、次世代半導体装置を安定して製造でき、且つ二次実装処理時の歩留まりを向上させることができる。
本発明者は、上記目的を達成すべく鋭意研究を行った結果、繊維基材に樹脂を含浸させて厚さ５００μｍ以下の回路基板を製造し、回路基板に半導体素子を実装し、実装された半導体素子の少なくとも上部及び側面を封止樹脂組成物により封止し、回路基板における半導体素子の実装された面と反対の面にリフロ装置を用いて半田ボール付けを行って製造される半導体装置に適用される回路基板の製造方法において、半田ボール付けの前に、含浸される樹脂の硬化後のガラス転移温度より高い温度で回路基板を加熱する加熱工程を有すると、次世代半導体装置を安定して製造でき、且つ二次実装処理時の歩留まりを向上させることができることを見出した。
本発明は、上記知見に基づいてなされたものである。
以下、本発明の実施の形態を図面を用いて詳述する。
図１は、本発明の実施の形態に係る製造方法により製造された回路基板の断面図である。
図１において、まず、回路基板１１は、その基板材料としてのプリプレグ１２と、導体層１４と、配線パターン１５とを備え、その全体の厚みが２３０μｍである。尚、本実施の形態では、回路基板１１の全体の厚みは２３０μｍであるが、次世代回路基板として用いられる薄型基板であればその厚みはこれに限定されない。具体的には、回路基板１１の全体の厚みは、好ましくは２５〜５００μｍであり、より好ましくは６０〜４００μｍである。厚さが上記範囲内であると、特に回路基板１１を加熱することによる反りの低減効果に優れる。
図２は、図１の回路基板１１の製造工程を説明するのに用いられる図である。
まず、繊維基材としてのガラスクロスに含浸させる樹脂組成物を準備する。
このガラスクロスに含浸させる樹脂組成物は、ガラス転移温度が高く且つ適切な強度を有していれば、特に限定されないが、熱硬化性樹脂を含む樹脂組成物で構成されていることが好ましい。これにより、プリプレグ１２の耐熱性を向上することができる。
上記熱硬化性樹脂としては、例えばフェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールＡノボラック樹脂等のノボラック型フェノール樹脂、未変性のレゾールフェノール樹脂、桐油、アマニ油、クルミ油等で変性した油変性レゾールフェノール樹脂等のレゾール型フェノール樹脂等のフェノール樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、ビスフェノールＥ型エポキシ樹脂、ビスフェノールＭ型エポキシ樹脂、ビスフェノールＰ型エポキシ樹脂、ビスフェノールＺ型エポキシ樹脂等のビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラックエポキシ樹脂等のノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂、アリールアルキレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、フェノキシ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ノルボルネン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂等のエポキシ樹脂、ユリア（尿素）樹脂、メラミン樹脂等のトリアジン環を有する樹脂、不飽和ポリエステル樹脂、ビスマレイミド樹脂、ポリウレタン樹脂、ジアリルフタレート樹脂、シリコーン樹脂、ベンゾオキサジン環を有する樹脂、シアネート樹脂等が挙げられる。
これらの中の１種類を単独で用いることもできるし、異なる平均分子量を有する２種類以上を併用したり、１種類または２種類以上と、それらのプレポリマーを併用したりすることもできる。
またこれらの中でも、特にシアネート樹脂（シアネート樹脂のプレポリマーを含む）が好ましい。これにより、プリプレグ１２の熱膨張係数を小さくすることができ、さらに、電気特性（低誘電率、低誘電正接）、機機械強度等に優れたプリプレグ１２とすることができる。
上記シアネート樹脂は、例えばハロゲン化シアン化合物とフェノール類とを反応させ、必要に応じて加熱等の方法でプレポリマー化することにより得ることができる。具体的には、ノボラック型シアネート樹脂、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等のビスフェノール型シアネート樹脂等を挙げることができる。これらの中でもノボラック型シアネート樹脂が好ましい。これにより、架橋密度増加による耐熱性向上と、樹脂組成物等の難燃性を向上することができる。ノボラック型シアネート樹脂は、硬化反応後にトリアジン環を形成するからである。さらに、ノボラック型シアネート樹脂は、その構造上ベンゼン環の割合が高く、炭化しやすいためと考えられる。さらに、プリプレグ１２を厚さ５００μｍ以下にした場合であっても、プリプレグ１２を硬化させて作製した両面銅張積層板に優れた剛性を付与することができる。特に加熱時における剛性に優れるので、後述する図３（ｂ）の半導体チップ３１実装時の信頼性にも特に優れる。
上記ノボラック型シアネート樹脂としては、例えば式（Ｉ）で示されるものを使用することができる。
Figure 2008205004
上記式（Ｉ）で示されるノボラック型シアネート樹脂の平均繰り返し単位ｎは、特に限定されないが、１〜１０が好ましく、特に２〜７が好ましい。平均繰り返し単位ｎが上記下限値未満であるとノボラック型シアネート樹脂は耐熱性が低下し、加熱時に低量体が脱離、揮発する場合がある。また、平均繰り返し単位ｎが上記上限値を超えると溶融粘度が高くなりすぎ、プリプレグ１２の成形性が低下する場合がある。
上記シアネート樹脂の平均分子量は、特に限定されないが、平均分子量５００〜４，５００が好ましく、特に６００〜３，０００が好ましい。平均分子量が上記下限値未満であるとプリプレグ１２を作製した場合にタック性が生じ、プリプレグ１２同士が接触したとき互いに付着したり、樹脂の転写が生じたりする場合がある。また、平均分子量が上記上現値を超えると反応が速くなりすぎ、回路基板１１とした場合に、成形不良が生じたり、層間ピール強度が低下したりする場合がある。上記シアネート樹脂等の平均分子量は、例えばＧＰＣ（ゲルパーミエーションクロマトグラフィー、標準物質：ポリスチレン換算）で測定することができる。
また、特に限定されないが、上記シアネート樹脂は、１種類を単独で用いることもできるし、異なる平均分子量を有する２種類以上を併用したり、１種類または２種類以上と、それらのプレポリマーを併用したりすることもできる。
上記熱硬化性樹脂の含有量は、特に限定されないが、上記樹脂組成物全体の５〜５０質量％が好ましく、特に２０〜４０質量％が好ましい。含有量が上記下限値未満であるとプリプレグ１２を形成するのが困難となる場合があり、上記上限値を超えるとプリプレグ１２の強度が低下する場合がある。
また、上記樹脂組成物は、無機充填材を含むことが好ましい。これにより、後述の積層板２０を薄膜化（厚さ５００μｍ以下）にしても強度に優れることができる。さらに、積層板２０の低熱膨張化を向上することもできる。
上記無機充填材としては、例えばタルク、焼成クレー、未焼成クレー、マイカ、ガラス等のケイ酸塩、酸化チタン、アルミナ、シリカ、溶融シリカ等の酸化物、炭酸カルシウム、炭酸マグネシウム、ハイドロタルサイト等の炭酸塩、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム等の水酸化物、硫酸バリウム、硫酸カルシウム、亜硫酸カルシウム等の硫酸塩または亜硫酸塩、ホウ酸亜鉛、メタホウ酸バリウム、ホウ酸アルミニウム、ホウ酸カルシウム、ホウ酸ナトリウム等のホウ酸塩、窒化アルミニウム、窒化ホウ素、窒化ケイ素、窒化炭素等の窒化物、チタン酸ストロンチウム、チタン酸バリウム等のチタン酸塩等を挙げることができる。無機充填材として、これらの中の１種類を単独で用いることもできるし、２種類以上を併用したりすることもできる。これらの中でも特に、シリカが好ましく、溶融シリカ（特に球状溶融シリカ）が低熱膨張性に優れる点で好ましい。その形状は破砕状、球状があるが、繊維基材への含浸性を確保するために樹脂組成物の溶融粘度を下げるには球状シリカを使う等、その目的にあわせた使用方法が採用される。
上記無機充填材の平均粒子径は、特に限定されないが、０．０１〜５．０μｍが好ましく、特に０．１〜２．０μｍが好ましい。無機充填材の粒径が上記下限値未満であるとワニスの粘度が高くなるため、プリプレグ１２作製時の作業性に影響を与える場合がある。また、上記上限値を超えると、ワニス中で無機充填剤の沈降等の現象が起こる場合がある。この平均粒子径は、例えば粒度分布計（ＨＯＲＩＢＡ製、ＬＡ−５００）により測定することができる。
また上記無機充填材は、特に限定されないが、平均粒子径が単分散の無機充填材を用いることもできるし、平均粒子径が多分散の無機充填材を用いることができる。さらに平均粒子径が単分散及び／または、多分散の無機充填材の１種類または２種類以上を併用したりすることもできる。
更に平均粒子径５．０μｍ以下の球状シリカ（特に球状溶融シリカ）が好ましく、特に平均粒子径０．０１〜２．０μｍの球状溶融シリカが好ましい。これにより、無機充填剤の充填性を向上させることができる。
上記無機充填材の含有量は、特に限定されないが、樹脂組成物全体の２０〜８０質量％が好ましく、特に３０〜７０質量％が好ましい。含有量が上記範囲内であると、特に低熱膨張、低吸水とすることができる。
上記熱硬化性樹脂としてシアネート樹脂（特にノボラック型シアネート樹脂）を用いる場合は、エポキシ樹脂（実質的にハロゲン原子を含まない）を用いることが好ましい。上記エポキシ樹脂としては、例えばビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＥ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、ビスフェノールＭ型エポキシ樹脂、ビスフェノールＰ型エポキシ樹脂、ビスフェノールＺ型エポキシ樹脂等のビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラックエポキシ樹脂等のノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、キシリレン型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂等のアリールアルキレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、フェノキシ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ノルボルネン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂等が挙げられる。エポキシ樹脂として、これらの中の１種類を単独で用いることもできるし、異なる平均分子量を有する２種類以上を併用したり、１種類または２種類以上と、それらのプレポリマーを併用したりすることもできる。これらエポキシ樹脂の中でも特にアリールアルキレン型エポキシ樹脂が好ましい。これにより、吸湿半田耐熱性および難燃性を向上させることができる。
上記アリールアルキレン型エポキシ樹脂とは、繰り返し単位中に一つ以上のアリールアルキレン基を有するエポキシ樹脂をいう。例えばキシリレン型エポキシ樹脂、ビフェニルジメチレン型エポキシ樹脂等が挙げられる。これらの中でもビフェニルジメチレン型エポキシ樹脂が好ましい。ビフェニルジメチレン型エポキシ樹脂は、例えば式（ＩＩ）で示すことができる。
Figure 2008205004
上記式（ＩＩ）で示されるビフェニルジメチレン型エポキシ樹脂の平均繰り返し単位ｎは、特に限定されないが、１〜１０が好ましく、特に２〜５が好ましい。平均繰り返し単位ｎが上記下限値未満であるとビフェニルジメチレン型エポキシ樹脂は結晶化しやすくなり、汎用溶媒に対する溶解性が比較的低下するため、取り扱いが困難となる場合がある。また、平均繰り返し単位ｎが上記上限値を超えると樹脂の流動性が低下し、成形不良等の原因となる場合がある。
上記エポキシ樹脂の含有量は、特に限定されないが、樹脂組成物全体の１〜５５質量％が好ましく、特に２〜４０質量％が好ましい。含有量が上記下限値未満であるとシアネート樹脂の反応性が低下したり、得られる製品の耐湿性が低下したりする場合があり、上記上限値を超えると耐熱性が低下する場合がある。
上記エポキシ樹脂の平均分子量は、特に限定されないが、平均分子量５００〜２０，０００が好ましく、特に８００〜１５，０００が好ましい。平均分子量が上記下限値未満であるとプリプレグ１２にタック性が生じる場合が有り、上記上限値を超えるとプリプレグ１２作製時、ガラスクロスへの含浸性が低下し、均一な製品が得られない場合がある。上記エポキシ樹脂の平均分子量は、例えばＧＰＣで測定することができる。
上記熱硬化性樹脂としてシアネート樹脂（特にノボラック型シアネート樹脂）を用いる場合は、フェノール樹脂を用いることが好ましい。上記フェノール樹脂としては、例えばノボラック型フェノール樹脂、レゾール型フェノール樹脂、アリールアルキレン型フェノール樹脂等が挙げられる。フェノール樹脂として、これらの中の１種類を単独で用いることもできるし、異なる平均分子量を有する２種類以上を併用したり、１種類または２種類以上と、それらのプレポリマーを併用したりすることもできる。これらの中でも特に、アリールアルキレン型フェノール樹脂が好ましい。これにより、さらに吸湿半田耐熱性を向上させることができる。
上記アリールアルキレン型フェノール樹脂としては、例えばキシリレン型フェノール樹脂、ビフェニルジメチレン型フェノール樹脂等が挙げられる。ビフェニルジメチレン型フェノール樹脂は、例えば式（ＩＩＩ）で示すことができる。
Figure 2008205004
上記式（ＩＩＩ）で示されるビフェニルジメチレン型フェノール樹脂の繰り返し単位ｎは、特に限定されないが、１〜１２が好ましく、特に２〜８が好ましい。平均繰り返し単位ｎが上記下限値未満であると耐熱性が低下する場合がある。また、上記上限値を超えると他の樹脂との相溶性が低下し、作業性が低下する場合がある。
前述のシアネート樹脂（特にノボラック型シアネート樹脂）とアリールアルキレン型フェノール樹脂との組合せにより、架橋密度をコントロールし、反応性を容易に制御できる。
上記フェノール樹脂の含有量は、特に限定されないが、樹脂組成物全体の１〜５５質量％が好ましく、特に５〜４０質量％が好ましい。含有量が上記下限値未満であると耐熱性が低下する場合があり、上記上限値を超えると低熱膨張の特性が損なわれる場合がある。
上記フェノール樹脂の平均分子量は、特に限定されないが、平均分子量４００〜１８，０００が好ましく、特に５００〜１５，０００が好ましい。平均分子量が上記下限値未満であるとプリプレグ１２にタック性が生じる場合が有り、上記上限値を超えるとプリプレグ１２作製時、ガラスクロスへの含浸性が低下し、均一な製品が得られない場合がある。上記フェノール樹脂の平均分子量は、例えばＧＰＣで測定することができる。
更に、上記シアネート樹脂（特にノボラック型シアネート樹脂）と上記フェノール樹脂（アリールアルキレン型フェノール樹脂、特にビフェニルジメチレン型フェノール樹脂）と上記エポキシ樹脂（アリールアルキレン型エポキシ樹脂、特にビフェニルジメチレン型エポキシ樹脂）との組合せを用いて回路基板１１を作製した場合、特に優れた寸法安定性を得ることが出来る。
上記樹脂組成物は、特に限定されないが、カップリング剤を用いることが好ましい。上記カップリング剤は、上記熱硬化性樹脂と、上記無機充填材との界面の濡れ性を向上させることにより、ガラスクロスに対して熱硬化性樹脂等および無機充填材を均一に定着させ、耐熱性、特に吸湿後の半田耐熱性を改良することができる。
上記カップリング剤としては、通常用いられるものなら何でも使用できるが、具体的にはエポキシシランカップリング剤、カチオニックシランカップリング剤、アミノシランカップリング剤、チタネート系カップリング剤およびシリコーンオイル型カップリング剤の中から選ばれる１種以上のカップリング剤を使用することが好ましい。これにより、無機充填材の界面との濡れ性を高くすることができ、それによって耐熱性をより向上させることできる。
上記カップリング剤の添加量は、上記無機充填材の比表面積に依存するので特に限定されないが、無機充填材１００重量部に対して０．０５〜３重量部が好ましく、特に０．１〜２重量部が好ましい。含有量が上記下限値未満であると無機充填材を十分に被覆できないため耐熱性を向上する効果が低下する場合があり、上記上限値を超えると反応に影響を与え、曲げ強度等が低下する場合がある。
上記樹脂組成物には、必要に応じて硬化促進剤を用いても良い。上記硬化促進剤としては公知の物を用いることが出来る。例えばナフテン酸亜鉛、ナフテン酸コバルト、オクチル酸スズ、オクチル酸コバルト、ビスアセチルアセトナートコバルト（ＩＩ）、トリスアセチルアセトナートコバルト（ＩＩＩ）等の有機金属塩、トリエチルアミン、トリブチルアミン、ジアザビシクロ［２，２，２］オクタン等の３級アミン類、２−フェニル−４−メチルイミダゾール、２−エチル−４−エチルイミダゾール、２−フェニル−４−メチルイミダゾール、２−フェニル−４−メチル−５−ヒドロキシイミダゾール、２−フェニル−４，５−ジヒドロキシイミダゾール等のイミダゾール類、フェノール、ビスフェノールＡ、ノニルフェノール等のフェノール化合物、酢酸、安息香酸、サリチル酸、パラトルエンスルホン酸等の有機酸等、またはこの混合物が挙げられる。硬化促進剤として、これらの中の誘導体も含めて１種類を単独で用いることもできるし、これらの誘導体も含めて２種類以上を併用したりすることもできる。
上記硬化促進剤の含有量は、特に限定されないが、上記樹脂組成物全体の０．０５〜５質量％が好ましく、特に０．２〜２質量％が好ましい。含有量が上記下限値未満であると硬化を促進する効果が現れない場合があり、上記上限値を超えるとプリプレグ１２の保存性が低下する場合がある。
上記樹脂組成物では、フェノキシ樹脂、ポリイミド樹脂、ポリアミドイミド樹脂、ポリフェニレンオキサイド樹脂、ポリエーテルスルホン樹脂、ポリエステル樹脂、ポリエチレン樹脂、ポリスチレン樹脂等の熱可塑性樹脂、スチレン−ブタジエン共重合体、スチレン−イソプレン共重合体等のポリスチレン系熱可塑性エラストマー、ポリオレフィン系熱可塑性エラストマー、ポリアミド系エラストマー、ポリエステル系エラストマー等の熱可塑性エラストマ−、ポリブタジエン、エポキシ変性ポリブタジエン、アクリル変性ポリブタジエン、メタクリル変性ポリブタジエン等のジエン系エラストマーを併用しても良い。
また、上記樹脂組成物には、必要に応じて、顔料、染料、消泡剤、レベリング剤、紫外線吸収剤、発泡剤、酸化防止剤、難燃剤、イオン捕捉剤等の上記成分以外の添加物を添加しても良い。
本樹脂組成物の準備の後、上記樹脂組成物を繊維基材としてのガラスクロスに含浸させて、プリプレグ１２を作製する（図２（ａ））。これにより、誘電特性、高温多湿下での機械的、電気的接続信頼性等の各種特性に優れた半導体装置を製造するのに好適なプリプレグ１２を得ることができる。このようなプリプレグ１２としては、市販のものでは、住友ベークライト社製のシアネート系のものや三菱瓦斯化学製のビスマレイミドトリアジン系のものがある。
尚、本実施の形態ではガラスクロス（ガラス繊維基材）が用いられているがこれに限定されるわけでなく、例えば、ポリアミド樹脂繊維、芳香族ポリアミド樹脂繊維、全芳香族ポリアミド樹脂繊維等のポリアミド系樹脂繊維、ポリエステル樹脂繊維、芳香族ポリエステル樹脂繊維、全芳香族ポリエステル樹脂繊維等のポリエステル系樹脂繊維、ポリイミド樹脂繊維、フッ素樹脂繊維等を主成分とする織布または不織布で構成される合成繊維基材、クラフト紙、コットンリンター紙、リンターとクラフトパルプの混抄紙等を主成分とする紙基材等の有機繊維基材等が挙げられる。これらの中でもガラス繊維基材が好ましい。これにより、プリプレグ１２の強度、吸水率を向上することができる。また、プリプレグ１２の熱膨張係数を小さくすることができる。
本実施の形態における樹脂組成物をガラスクロスに含浸させる方法として、例えば、上述の樹脂組成物を用いて樹脂ワニスを調製し、ガラスクロスを樹脂ワニスに浸漬する方法、各種コーターによる塗布する方法、スプレーによる吹き付ける方法等が挙げられる。これらの中でも、ガラスクロスを樹脂ワニスに浸漬する方法が好ましい。これにより、ガラスクロスに対する樹脂組成物の含浸性を向上することができる。なお、ガラスクロスを樹脂ワニスに浸漬する場合、通常の含浸塗布設備を使用することができる。
上記樹脂ワニスに用いられる溶媒は、上記樹脂組成物中の樹脂成分に対して良好な溶解性を示すことが望ましいが、悪影響を及ぼさない範囲で貧溶媒を使用しても構わない。良好な溶解性を示す溶媒としては、例えばアセトン、メチルエチルケトン、メチルイソブチルケトン、シクロヘキサノン、テトラヒドロフラン、ジメチルホルムアミド、ジメチルアセトアミド、ジメチルスルホキシド、エチレングリコール、セルソルブ系、カルビトール系等が挙げられる。
上記樹脂ワニスの固形分は、特に限定されないが、上記樹脂組成物の固形分４０〜８ ０質量％が好ましく、特に５０〜６５質量％ が好ましい。これにより、樹脂ワニスのガラスクロスへの含浸性を更に向上できる。上記ガラスクロスに上記樹脂組成物を含浸させ、所定温度、例えば８０〜２００℃等で乾燥させることによりプリプレグ１２を得ることが出来る。
プリプレグ１２の作製後、プリプレグ１２の両面に銅箔２３を重ねた後加熱・加圧して、両面銅張積層板２０（以下単に「積層板２０」という。）を作製する（図２（ｂ））。これにより、誘電特性、高温多湿化での機械的、電気的接続信頼性に優れた積層板を得ることができる。
ここで、本実施の形態の積層板２０は、１枚のプリプレグ１２を用いて、その上下両面に銅箔２３を重ねたが、銅箔２３以外の金属箔あるいはフィルムを重ねてもよい。また、プリプレグ１２を２枚以上積層することもできる。プリプレグ１２を２枚以上積層するときは、積層したプリプレグ１２の最も外側の上下両面もしくは片面に金属箔あるいはフィルムを重ねる。また、上記積層板２０作製時の加熱温度は、特に限定されないが、１２０〜２２０℃が好ましく、特に１５０〜２００℃が好ましい。また、その加圧する圧力も、特に限定されないが、２〜５ＭＰａが好ましく、特に２．５〜４ＭＰａが好ましい。
上記金属箔を構成する金属としては、銅箔２３の他、例えば銅系合金、アルミ及びアルミ系合金、銀及び銀系合金、金及び金系合金、亜鉛及び亜鉛系合金、ニッケル及びニッケル系合金、錫及び錫系合金、鉄および鉄系合金等が挙げられる。また、フィルムとしては、例えばポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリイミド、フッ素系樹脂等を挙げることができる。
積層板２０の作製後、その所要箇所に、例えば機械的ドリルを用いて、スルーホール２１を形成した後（図２（ｃ））、無電解銅めっきでスルーホール２１内部と銅箔２３表面に１μｍ厚の薄い無電解銅２４を被膜する（図２（ｄ））。これにより、導体層１４（図１）を形成する。更に、電解銅めっきで後述のチップ搭載面側の無電解銅２４の上に１０μｍ以上の厚みで銅２５を厚付けするパネルメッキを行う（図２（ｅ））。尚、本実施の形態では、無電解銅２４の厚みは１μｍ、銅２５の厚みは１０μｍ以上の厚みとしたが、これに限定されるものではない。
次に、銅２５の表面にレジスト２６塗布をした後、回路パターンのマスク２７を重ねてＵＶ露光を行う（図２（ｆ））。例えば、レジスト２６がポジ型であるときは、有機溶剤を含む現像液を用いて現像することにより、レジスト２６のＵＶ照射されなかった部分（非露光部分）が配線パターンとして残る（図２（ｇ））。
その後、パターニングされたレジスト２６をマスクにして、例えばウエットエッチングにより、露出している部分の銅２５を除去した後（図２（ｈ））、レジスト２６を剥離して除去することで、プリプレグ１２のチップ搭載側に所要の配線パターン１５を形成する（図２（ｉ））。
その後、後述する図３（ｄ）のリフロに用いられるリフロ装置を用いて加熱処理を行うことで（図２（ｊ））、図１の回路基板１１を形成する。これにより、回路基板１１を簡便かつ確実に加熱することができる。
図３は、回路基板１１を用いた半導体装置の製造工程を説明するのに用いられる図である。
図３において、まず、回路基板１１の配線パターン１５上のチップ搭載領域にエポキシ系樹脂等の接着剤３０を塗布する（図３（ａ））。その後、搭載すべき半導体チップ３１の裏面（電極が形成されている側と反対側の面）を下にして、接着剤３０により上記チップ搭載領域に半導体チップ３１を接着後、半導体チップ３１の電極と導電層１４とを、配線パターン１５を介して、例えばＡｕのボンディングワイヤ３２により電気的に接続する（図３（ｂ））。
次に、半導体チップ３１及びボンディングワイヤ３２を封止樹脂３３により封止し、その後加熱することにより封止樹脂３３を硬化させる（図３（ｃ））。ここで、封止樹脂３３は半導体チップ３１の少なくとも上部及び側面、より具体的にはボンディングワイヤ３２を封止すればよく、図３（ｃ）に示すように、回路基板１１のチップ搭載面全面を封止する形態に限定されるものではない。
その後、回路基板１１のチップ搭載面と反対側にＰｂフリーの半田ボール３４（融点：２１７度）を載せ、リフロ装置を用いてリフロ処理を行うことにより回路基板１１に半田ボール３４を接合して（図３（ｄ））、半導体装置が製造される。このリフロ処理において、リフロ装置は、最高温度が２６０度となるように温度設定される。
さらに、上記半導体装置を基板３５に二次実装することにより（図３（ｅ））、電子機器が製造される。
ここで、図２（ｊ）の加熱処理におけるリフロ装置の最高温度は、プリプレグ１２を構成するガラスクロスに含浸される樹脂組成物の硬化後のガラス転移温度より高い温度に設定する。リフロ温度の最高温度は、特に限定されないが、ガラスクロスに含浸される樹脂組成物の硬化物のガラス転移温度より２０度以上高いことが好ましく、特に４０度以上高いことが好ましい。
これにより、回路基板１１の内部応力を緩和することができる。その結果、回路基板１１のように厚さ５００μｍ以下のような薄型のものであっても、図３（ｄ）のリフロ処理の前後で生じる回路基板１１の反りの変動を小さくすることができ、図３（ｅ）の二次実装を適切に行うことができる。
また、図２（ｊ）の加熱処理におけるリフロ装置の加熱温度プロファイルは、例えばＪＥＤＥＣ規格Ｊ−ＳＴＤ−０２０Ｃ（Ｊｕｌｙ２００４）を用いることができ、その最高温度は半田ボール３４の融点に応じて設定される。具体的には、半田ボール３４が共晶半田の場合（融点１８３度）は２２５度から２４０度、半田ボール３４が鉛フリー半田の場合（融点２１７度）の場合は２４５度から２６０度で行えばよい。すなわち、図２（ｊ）の加熱処理における回路基板１１の最高温度は半田ボール３４の融点温度以上、当該融点温度＋８０度以下の範囲にすることが好ましい。上記最高温度が半田ボール３４の融点温度以下ではリフロ処理の前後で生じる回路基板１１の反り変動が充分に抑制されず、半田ボール３４の融点温度＋８０度以上の高温では、回路基板１１に含まれる樹脂組成物が熱劣化するため好ましくない。
加熱処理はリフロ装置に限定されず、オーブン加熱や熱盤プレスによる方法でも良い。加熱温度にセットしたオーブンや熱盤プレスに基板を入れる方法や、加熱温度より低温のオーブンや熱盤プレスに基板を入れた後に昇温する方法でもよい。
また、本実施の形態では、図２（ｊ）の加熱処理は半導体チップ３１の実装の前に行ったが、図３（ｄ）のリフロ処理前に行えば、これに限定されるものではない。但し、封止樹脂３３の硬化物において、加熱によるクラック等を発生することを防止でき、且つ図３（ｄ）のリフロ処理前後で生じる回路基板１１の反りの変動を確実に小さくすることができるので、本実施の形態のように半導体チップ３１の実装の前に行うのが最も好ましい。
本実施の形態によれば、図２（ｊ）の加熱処理を行う事によって、図３（ｄ）のリフロ処理後の回路基板１１の反りがスマイル反りになるので、図３（ｅ）の２次実装処理時の歩留まりが向上する。ここで、図３（ｄ）のリフロ処理後の回路基板１１の反りがクライ反りであると、回路基板１１の端部に配置された半田ボール３４が、図３（ｅ）の２次実装処理時に、隣接する半田ボール３４と接触してショートしてしまい、歩留まりが低下する場合がある。
次に、本発明を実施例及び比較例により説明するが、本発明はこれに限定されるものではない。
（実施例１）
（１）樹脂ワニスの調製
ノボラック型シアネート樹脂（ロンザジャパン株式会社製、プリマセットＰＴ−３０、平均分子量約７００）１９．７重量部、ビフェニルジメチレン型エポキシ樹脂（日本化薬株式会社製、ＮＣ−３０００Ｈ、エポキシ当量２７５）１１重量部、ビフェニルジメチレン型フェノール樹脂（明和化成株式会社製、ＭＥＨ−７８５１−３Ｈ、水酸基当量２３０）９重量部、およびエポキシシラン型カップリング剤（ＧＥ東芝シリコーン株式会社製、Ａ−１８７）０．３重量部をメチルエチルケトンに常温で溶解し、球状溶融シリカ（株式会社アドマテックス社製、球状溶融シリカ、ＳＯ−２５Ｒ、平均粒径０．５μｍ）６０重量部を添加し、高速攪拌機を用いて１０分攪拌して、樹脂ワニスを得た。
（２）プリプレグの製造
上述の樹脂ワニスをガラスクロス（厚さ９４μｍ、日東紡績製、ＷＥＡ−２１１６）に含浸し、１５０℃の加熱炉で２分間乾燥して、ワニス固形分が約５０質量％のプリプレグを得た。
（３）積層板の製造
上述のプリプレグの両面に１８μｍの銅箔を重ねて、圧力４ＭＰａ、温度２００℃で２時間加熱加圧成形することによって、厚さ０．２ｍｍの積層板を得た。
（４）回路基板の作製
上記方法により製造された積層板を用いて配線パターンを有する回路基板を１０個作製した。このとき作製された回路基板のうち、５個は図１３に示すような加熱温度プロファイルが設定されたリフロ装置（ＨＥＬＬＥＲ社製 １８１２ＥＸＬ−Ｓ）で最高温度２６０度で加熱し（実施例１）、残り５個はかかる加熱を行わなかった（比較例１）。
その後、実施例１、比較例１の回路基板の夫々に半導体チップをマウントし、ボンディングワイヤで接続した後、封止樹脂で半導体チップ及びボンディングワイヤを０．６ｍｍの厚みで封止し、１７５度で４時間加熱して硬化させるポストモールドキュア（以下「ＰＭＣ」という。）処理を行った。
次に、Ｐｂフリーの半田ボール（千住金属株式会社製、融点２１７度）を回路基板の裏側に載せて、上記リフロ装置で上記図１３の加熱条件で加熱するリフロ処理を行った。その後、二次実装して１５０度で８時間乾燥させるＤＲＹ処理を行った。
上記ＰＭＣ処理前後、リフロ処理後、ＤＲＹ処理後において、各サンプルの反り量をレーザスキャンにより測定した。ここで反り量とは、サンプルの両端を基準位置としたときのサンプル表面の高さをいい、５個のサンプルの平均値から算出した。
この結果、比較例１は、図４に示すようにスマイル反りが生じていたのに対して、リフロ処理後はクライ反りが生じており、リフロ処理前後で大きな反り変動が生じることがわかった。これに対して、実施例１は、図５に示すように各処理の前後での反り変動はほとんど生じず、スマイル反りの状態を維持することがわかった。
（実験２）
上記作製したシアネート系のプリプレグをビスマレイミドトリアジン系のプリプレグ（三菱瓦斯化学製 ＨＬ８３２ＨＳ）に変更し、実験１と同様の実験を行った。この実験において作製された回路基板のうち、５個は上述の図１３の加熱温度プロファイルが設定されたリフロ装置で最高温度２６０度で加熱し（実施例２）、残り５個はかかる加熱を行わなかった（比較例２）。
実験２の結果、比較例２では、図６に示すようにＰＭＣ処理前からクライ反りが生じていたサンプルの反り量が、リフロ処理の後さらに大きくなることがわかった。これに対して、実施例２は、図７に示すようにＰＭＣ処理前からスマイル反りであり、且つ各処理の前後での反り変動はほとんど生じないことがわかった。
（実験３）
実験１の封止樹脂の厚みを１．２ｍｍの厚みに変更し、実施例３として上記加熱処理を行ったサンプルを５個、比較例３としてかかる加熱処理を行っていないサンプルを５個作製した。同様に、実験２の封止樹脂の厚みを１．２ｍｍの厚みに変更し、比較例４として上記加熱処理を行ったサンプルを５個、比較例５としてかかる加熱処理を行っていないサンプルを５個作製した。
この結果、比較例３は、図８に示すように、ＰＭＣ処理前からスマイル反りであったが、その反り量はリフロ処理の前後で大きく変動することがわかった。これに対して、実施例３は、図１０に示すように、ＰＭＣ処理前から比較例３よりスマイル反りの反り量は大きいが、各処理の前後での反り変動はほとんど生じなくなることがわかった。
一方、比較例４，５は、図９，１１に示すように上記加熱処理の有無に関係なく、各処理の前後で反り変動が生じることがわかった。
以上の結果から、封止樹脂の厚みが０．６ｍｍであるときは、プリプレグが上記シアネート系ものである場合、上記ビスマレイミドトリアジン系のものである場合のいずれについても、半導体チップのマウント前に加熱処理を行うことで反り量、反り変動を共に小さくできることがわかった。
また、封止樹脂の厚みが１．２ｍｍであるときは、プリプレグがシアネート系のものであるときのみ、加熱処理をすることで反り変動を小さくできることがわかった。
本発明の実施の形態に係る製造方法により製造された回路基板の断面図である。 図１の回路基板の製造工程を説明するのに用いられる図である。 回路基板を用いた半導体装置の製造工程を説明するのに用いられる図である。 比較例１の反り量を示すグラフである。 実施例１の反り量を示すグラフである。 比較例２の反り量を示すグラフである。 実施例２の反り量を示すグラフである。 比較例３の反り量を示すグラフである。 比較例４の反り量を示すグラフである。 実施例３の反り量を示すグラフである。 比較例５の反り量を示すグラフである。 半導体装置の反りを説明するのに用いられる図であり、（ａ）はスマイル反りが生じている場合、（ｂ）はクライ反りが生じている場合を示す。 加熱処理時の加熱温度プロファイルを示すグラフである。
符号の説明
１１ 回路基板
１２ プリプレグ
１４ 導体層
１５ 配線パターン

Claims (5)

  1. 繊維基材に樹脂を含浸させて厚さ５００μｍ以下の回路基板を製造し、前記回路基板に半導体素子を実装し、前記実装された半導体素子の少なくとも上部及び側面を封止樹脂組成物により封止し、前記回路基板における前記半導体素子の実装された面と反対の面にリフロ装置を用いて半田ボール付けを行って製造される半導体装置に適用される前記回路基板の製造方法において、
    前記半田ボール付けの前に、前記含浸される樹脂の硬化後のガラス転移温度より高い温度で前記回路基板を加熱する加熱工程を有することを特徴とする製造方法。
  2. 前記加熱工程で加熱される際の前記回路基板の最高温度は、前記半田ボール付け時に用いられる半田の融点温度以上、当該融点温度＋８０度以下の範囲であることを特徴とする請求項１記載の製造方法。
  3. 前記加熱工程は前記半導体素子の実装の前に行われることを特徴とする請求項１又は２記載の製造方法。
  4. 前記加熱工程では前記リフロ装置を用いて前記回路基板を加熱することを特徴とする請求項１乃至３のいずれか１項に記載の製造方法。
  5. 繊維基材に樹脂を含浸させて厚さ５００μｍ以下の回路基板を製造し、前記回路基板に半導体素子を実装し、前記実装された半導体素子の少なくとも上部及び側面を封止樹脂組成物により封止し、前記回路基板における前記半導体素子の実装された面と反対の面にリフロ装置を用いて半田ボール付けを行う半導体製造装置において、
    前記半田ボール付けの前に、前記含浸される樹脂の硬化後のガラス転移温度より高い温度で前記回路基板を加熱する加熱工程を有することを特徴とする半導体製造装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153721A (ja) * 2008-12-26 2010-07-08 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031926A (ja) * 2001-07-19 2003-01-31 Kyoei Sangyo Kk プリント基板のそり矯正方法
JP2003283109A (ja) * 2003-04-25 2003-10-03 Matsushita Electric Ind Co Ltd 回路形成基板の製造方法
WO2006054637A1 (ja) * 2004-11-18 2006-05-26 Matsushita Electric Industrial Co., Ltd. 配線基板とその製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031926A (ja) * 2001-07-19 2003-01-31 Kyoei Sangyo Kk プリント基板のそり矯正方法
JP2003283109A (ja) * 2003-04-25 2003-10-03 Matsushita Electric Ind Co Ltd 回路形成基板の製造方法
WO2006054637A1 (ja) * 2004-11-18 2006-05-26 Matsushita Electric Industrial Co., Ltd. 配線基板とその製造方法および半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153721A (ja) * 2008-12-26 2010-07-08 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法

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