CN101777548B - 内埋芯片基板及其制作方法 - Google Patents

内埋芯片基板及其制作方法 Download PDF

Info

Publication number
CN101777548B
CN101777548B CN2009100022298A CN200910002229A CN101777548B CN 101777548 B CN101777548 B CN 101777548B CN 2009100022298 A CN2009100022298 A CN 2009100022298A CN 200910002229 A CN200910002229 A CN 200910002229A CN 101777548 B CN101777548 B CN 101777548B
Authority
CN
China
Prior art keywords
layer
insulating barrier
chip
conductive layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009100022298A
Other languages
English (en)
Other versions
CN101777548A (zh
Inventor
王永辉
欧英德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2009100022298A priority Critical patent/CN101777548B/zh
Publication of CN101777548A publication Critical patent/CN101777548A/zh
Application granted granted Critical
Publication of CN101777548B publication Critical patent/CN101777548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种内埋芯片基板，包括第一绝缘层、核心层、芯片、第二绝缘层、第一线路层以及第二线路层。核心层配置于第一绝缘层上，并具有开口，以暴露出部分第一绝缘层。芯片固着于由开口与第一绝缘层所构成的凹槽中。第二绝缘层配置于核心层上，以覆盖芯片。第一线路层配置于第一绝缘层的外侧，且第一绝缘层位于第一线路层与核心层之间。第二线路层配置于第二绝缘层的外侧，第二绝缘层位于第二线路层与核心层之间，第一线路层与第二线路层电性连接，且第二线路层与芯片电性连接。

Description

内埋芯片基板及其制作方法
技术领域
本发明是有关于一种基板及其制作方法，且特别是有关于一种内埋芯片基板及其制作方法。
背景技术
近年来，随着电子技术的日新月异，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。电子产品的机壳内通常会配置一线路板以承载许多电子组件。由于电子组件配置于线路板上会占用线路板的承载面积，所以当电子组件的数量较多时，需要增加线路板的承载面积以承载这些电子组件。但是，线路板的面积也势必随的增加，而这不利于电子产品的小型化。此外，芯片封装用的线路板亦有类似问题。
发明内容
本发明的目的在于提供一种内埋芯片基板，其芯片不占用其线路板的承载面积。
本发明的另一目的在于提供一种内埋芯片基板的制作方法，其所制得的内埋芯片基板的芯片不会占用线路板的承载面积。
为实现上述目的，本发明提供的内埋芯片基板包括第一绝缘层、核心层、芯片、第二绝缘层、第一线路层以及第二线路层。核心层配置于第一绝缘层上，并具有开口，以暴露出部分第一绝缘层。芯片固着于由开口与第一绝缘层所构成的凹槽中。第二绝缘层配置于核心层上，以覆盖芯片。第一线路层配置于第一绝缘层的外侧，且第一绝缘层位于第一线路层与核心层之间。第二线路层配置于第二绝缘层的外侧，第二绝缘层位于第二线路层与核心层之间，第一线路层与第二线路层电性连接，且第二线路层与芯片电性连接。
在本发明的一实施例中，第一和第二绝缘层的材质包括二阶段固化胶体(two-stage curable compound)。
在本发明的一实施例中，内埋芯片基板还包括底部黏着层，其配置于凹槽内的第一绝缘层上，并位于芯片与第一绝缘层之间。
在本发明的一实施例中，内埋芯片基板还包括多个导电盲孔，其贯穿第二绝缘层并电性连接第二线路层与芯片。
在本发明的一实施例中，内埋芯片基板还包括二增层结构(build-upstructure)，其分别配置于第二绝缘层与第一绝缘层的外侧，并分别具有多个焊垫于其外侧。
本发明提供的内埋芯片基板的制作方法如下所述：
首先，提供核心层，其具有开口。接着，提供第一绝缘层与第一导电层，第一导电层配置于第一绝缘层上。然后，将核心层配置于第一绝缘层上，且第一绝缘层位于核心层与第一导电层之间。之后，将芯片固着于由开口与第一绝缘层所构成的凹槽中。接着，提供第二绝缘层与第二导电层，且第二导电层配置于第二绝缘层上。然后，将第二绝缘层配置于核心层上，且第二绝缘层位于核心层与第二导电层之间，且盖住凹槽。之后，压合第一导电层、第一绝缘层、核心层、第二绝缘层与第二导电层。然后，分别图案化第一导电层与第二导电层，以形成第一线路层与一第二线路层，其中第一线路层与第二线路层电性连接，且第二线路层与芯片电性连接。
在本发明的一实施例中，内埋芯片基板的制作方法还包括在图案化第一导电层之前，形成多个贯穿第二绝缘层的导电盲孔，以电性连接芯片与第二导电层。
在本发明的一实施例中，内埋芯片基板的制作方法还包括在图案化第一导电层与第二导电层之后，形成多个贯穿第二绝缘层、核心层、第一绝缘层的导电贯孔，以电性连接第一线路层与第二线路层。
在本发明的一实施例中，内埋芯片基板的制作方法还包括在压合第一导电层、第一绝缘层、核心层、第二绝缘层与第二导电层的过程中，加热第一绝缘层，以使其溢流至芯片的侧壁与凹槽的内侧壁之间。
在本发明的一实施例中，将芯片固着于凹槽中的方法包括将底部黏着层配置于凹槽内的第一绝缘层上，并将芯片配置于底部黏着层上。
综上所述，在本发明中，芯片是内埋于线路板内，故芯片不会占据线路板上的承载面积。
附图说明
图1A～图1L绘示本发明一实施例的内埋芯片基板的制程剖面示意图。
图2A与图2B绘示本发明另一实施例的内埋芯片基板的制程剖面示意图。
图3绘示本发明又一实施例的内埋芯片基板的制程剖面示意图。
图4与图5分别为图1L的内埋芯片基板的二种变化结构的剖面示意图。
附图中主要组件符号说明
10：核心层；12：核心介电层；14：导电层；14a：核心线路层；16：开口；110：第一绝缘层；120：第一导电层；122：第一线路层；130：芯片；142：底部黏着层；144：侧壁黏胶层；150：第二绝缘层；160：第二导电层；162：第二线路层；170：增层结构；172：焊垫；180：防焊层；190：电性连接层；200：内埋芯片基板；B：导电盲孔；R：凹槽；T：导电贯孔。
具体实施方式
为让本发明的上述和其它特征和优点能更明显易懂，以下特举实施例，并配合附图作详细说明如下。
图1A～图1L绘示本发明一实施例的内埋芯片基板的制程剖面示意图。图2A与图2B绘示本发明另一实施例的内埋芯片基板的制程剖面示意图。图3绘示本发明又一实施例的内埋芯片基板的制程剖面示意图。
首先，请参照图1A，提供一核心层10，其具有一核心介电层12与分别位于核心介电层12的相对两侧的二导电层14。核心介电层12可以是一绝缘板。此外，在其它未绘示的实施例中，可以一多层板取代本实施例的核心介电层12，多层板可具有交错排列的多层线路层与多层绝缘层。
然后，请参照图1B，分别图案化二导电层14，以形成二核心线路层14a。接着，请参照图1C，在核心层10上形成一开口16，而形成开口16的方法包括外型加工(routing)，例如机械钻孔(mechanical drilling)、冲孔(punch)或是其它适合的加工方法。
之后，请参照图1D，提供一第一绝缘层110与一第一导电层120，第一导电层120配置于第一绝缘层110上，且第一绝缘层110的材质例如是二阶段固化胶体。于本实施例中，可采用一背胶铜箔(resin coatedcopper，RCC)作为第一绝缘层110与第一导电层120。然后，将核心层10配置于第一绝缘层110上，而第一绝缘层110位于核心层10与第一导电层120之间，且开口16与第一绝缘层110构成一凹槽R。
之后，请参照图1E，将一芯片130固着凹槽R中。在本实施例中，将芯片130固着于凹槽R中的方法是由一配置在第一绝缘层110上的底部黏着层142，将芯片130固着在第一绝缘层110上，并由形成在凹槽R的内侧壁与芯片130的侧壁之间的一侧壁黏胶层144，将芯片130固着于凹槽R的内侧壁。此外，在其它实施例中，将芯片130固着于凹槽R中的方法也可以是仅由底部黏着层142(请参照图2A)或侧壁黏胶层144(请参照图3)固着芯片130。
另外，底部黏着层142的材质例如是聚亚酰胺(polyimide，PI)或是其它适合的黏着材料。侧壁黏胶层144的材质例如是环氧树脂(epoxyresin)或是其它适合的黏着材料。
然后，请参照图1F，提供一第二绝缘层150与一第二导电层160，且第二导电层160配置于第二绝缘层150上。在本实施例中，可采用一背胶铜箔(RCC)作为第二绝缘层150与第二导电层160。然后，将第二绝缘层150配置于核心层10上，第二绝缘层150位于核心层10与第二导电层160之间，且盖住凹槽R。
之后，请参照图1G，压合第一导电层120、第一绝缘层110、核心层10、第二绝缘层150与第二导电层160。而且，在压合的过程中，还可加热第一绝缘层110。由于第一绝缘层110的材质可为二阶段固化胶体，所以部分的第一绝缘层110溢流至芯片130的侧壁与凹槽R的内侧壁之间。
如此一来，可避免在芯片130的侧壁与凹槽R的内侧壁之间残留有空隙及水气，而造成爆米花效应(popcorn effect)。而且，第二绝缘层150的材质亦可包括二阶段固化胶体，以利于填满芯片130的侧壁与凹槽R的内侧壁之间的空隙。
于其它实施例中，当芯片130仅由底部黏着层142固着于凹槽R内(请参照图2A)时，压合第一导电层120、第一绝缘层110、核心层10、第二绝缘层150与第二导电层160并加热第一绝缘层110可使部分的第一绝缘层110填满芯片130的侧壁与凹槽R的内侧壁之间的空隙(请参照图2B)。如此一来，则不需在芯片130的侧壁与凹槽R的内侧壁之间的空隙另外塞入填充物以防止爆米花效应。
然后，请参照图1H，为了电性连接芯片130与第二导电层160，本实施例形成多个贯穿第二绝缘层150的导电盲孔B。然后，请参照图1I，分别图案化第一导电层120与第二导电层160，以形成一第一线路层122与一第二线路层162。
之后，请参照图1J，为了电性连接第一线路层122与第二线路层162，本实施例形成多个贯穿第二绝缘层150、核心层10、第一绝缘层110的导电贯孔T。
然后，请参照图1K，本实施例还可在第一绝缘层110与第二绝缘层150的外侧各自形成一增层结构170，且增层结构170分别具有多个焊垫172于其外侧。然后，请参照图1L，在增层结构上170各自形成一防焊层180，以暴露出对应的焊垫172。之后，为了防止焊垫172的表面氧化，还可在焊垫172上形成一电性连接层190，其例如是镍金复合层。
以下将针对图1L中的内埋芯片基板的结构部分作详细的描述。
图4与图5分别为图1L的内埋芯片基板的二种变化结构的剖面示意图。
请参照图1L，本实施例的内埋芯片基板200包括一第一绝缘层110、一核心层10、一芯片130、一第二绝缘层150、一第一线路层122以及一第二线路层162。第一绝缘层110的材质例如是二阶段固化胶体(two-stage curable compound)。
核心层10配置于第一绝缘层110上，并具有一开口16，以暴露出部分第一绝缘层110。开口16与第一绝缘层110构成一凹槽R，而芯片130固着凹槽R中。在本实施例中，可将一底部黏着层142配置于芯片130与第一绝缘层110之间，并将一侧壁黏胶层144配置于凹槽R的内侧壁与芯片130的侧壁之间，以使芯片130固着于凹槽R中。
此外，请参照图4，在其它实施例中，芯片130可仅藉由底部黏着层142固着于凹槽R中。值得注意的是，第一绝缘层110可延伸至凹槽R的内侧壁与芯片130的侧壁之间的空隙中，故不需在此空隙中另外塞入填充物以防止爆米花效应。此外，第二绝缘层150的材质也可包括二阶段固化胶体，且第二绝缘层150也可延伸至凹槽R的内侧壁与芯片130的侧壁之间的空隙中(未绘示)。另外，请参照图5，在其它实施例中，芯片130还可仅由侧壁黏胶层144固着于凹槽R中。
第二绝缘层150配置于核心层10上，以覆盖芯片130。此外，第二绝缘层150的材质可包括二阶段固化胶体。第一线路层122配置于第一绝缘层110的外侧，且第一绝缘层110位于第一线路层122与核心层10之间。第二线路层162配置于第二绝缘层150的外侧，第二绝缘层150位于第二线路层162与核心层10之间。
于本实施例中，第一线路层122与第二线路层162可由多个贯穿第二绝缘层150、核心层10与第一绝缘层110的导电贯孔T而相互电性连接。第二线路层162与芯片130可藉由多个贯穿第二绝缘层150的导电盲孔B而相互电性连接。
此外，本实施例可视实际需求而在第二绝缘层150与第一绝缘层110的外侧进行增层，本实施例是在第二绝缘层150与第一绝缘层110的外侧分别形成一增层结构170，且每个增层结构170具有多个焊垫172于其外侧。此外，本实施例在二增层结构的外侧分别形成一焊罩层180，且各焊罩层180皆暴露出对应的焊垫172。
此外，为了防止焊垫172的表面氧化，还可在各焊垫172上配置一电性连接层190，其材质例如是镍金复合层。
综上所述，在本发明中，由于芯片是内埋于线路板内，故芯片不会占据线路板上的承载面积。此外，在上述实施例中，第一绝缘层的材质可为二阶段固化胶体，因此在压合第一导电层、第一绝缘层、核心层、第二绝缘层与第二导电层时，可加热第一绝缘层，以使其溢流至芯片的侧壁与凹槽的内侧壁之间。如此一来，可避免在芯片的侧壁与凹槽的内侧壁之间残留有空隙及水气，而造成爆米花效应。
虽然本发明已以实施例描述如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视申请的权利要求范围所界定的内容为准。

Claims (4)

1.一种内埋芯片基板的制作方法，其特征在于，包括：
提供核心层，其具有开口，所述核心层的两个相对表面上分别具有一核心线路层；
提供第一绝缘层与第一导电层，所述第一导电层配置于所述第一绝缘层上；
将所述核心层配置于所述第一绝缘层上，且所述第一绝缘层位于所述核心层与所述第一导电层之间；
将芯片固着于由所述开口与所述第一绝缘层所构成的凹槽中；
提供第二绝缘层与第二导电层，且所述第二导电层配置于所述第二绝缘层上；
将所述第二绝缘层配置于所述核心层上，所述第二绝缘层位于所述核心层与所述第二导电层之间，且盖住所述凹槽；
压合所述第一导电层、所述第一绝缘层、所述核心层、所述第二绝缘层与所述第二导电层，在压合所述第一导电层、所述第一绝缘层、所述核心层、所述第二绝缘层与所述第二导电层的过程中加热所述第一绝缘层，其中所述第一绝缘层填满所述芯片的侧壁与所述凹槽的内侧壁之间的空隙；
分别图案化所述第一导电层与所述第二导电层，以形成第一线路层与第二线路层，其中所述第一线路层与所述第二线路层电性连接，且第二线路层与所述芯片电性连接。
2.如权利要求1所述的内埋芯片基板的制作方法，其特征在于，还包括：
在图案化所述第一导电层之前，形成多个贯穿所述第二绝缘层的导电盲孔，以电性连接所述芯片与所述第二导电层。
3.如权利要求1所述的内埋芯片基板的制作方法，其特征在于，还包括：
在图案化所述第一导电层与所述第二导电层之后，形成多个贯穿所述第二绝缘层、所述核心层、所述第一绝缘层的导电贯孔，以电性连接所述第一线路层与所述第二线路层。
4.如权利要求1所述的内埋芯片基板的制作方法，其特征在于，将所述芯片固着于所述凹槽中的方法包括：
将底部黏着层配置于所述凹槽内的所述第一绝缘层上；以及
将所述芯片配置于所述底部黏着层上。
CN2009100022298A 2009-01-13 2009-01-13 内埋芯片基板及其制作方法 Active CN101777548B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009100022298A CN101777548B (zh) 2009-01-13 2009-01-13 内埋芯片基板及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009100022298A CN101777548B (zh) 2009-01-13 2009-01-13 内埋芯片基板及其制作方法

Publications (2)

Publication Number Publication Date
CN101777548A CN101777548A (zh) 2010-07-14
CN101777548B true CN101777548B (zh) 2013-06-19

Family

ID=42513945

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009100022298A Active CN101777548B (zh) 2009-01-13 2009-01-13 内埋芯片基板及其制作方法

Country Status (1)

Country Link
CN (1) CN101777548B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102378502B (zh) * 2010-08-13 2013-11-27 欣兴电子股份有限公司 线路板及其制造方法
JP5998792B2 (ja) * 2012-09-21 2016-09-28 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
CN103227164A (zh) * 2013-03-21 2013-07-31 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN112151433B (zh) * 2019-06-27 2024-02-09 何崇文 基板结构、封装结构及其制作方法
CN112838016B (zh) * 2021-01-16 2023-04-28 北京工业大学 一种埋入基板的芯片增厚方法

Also Published As

Publication number Publication date
CN101777548A (zh) 2010-07-14

Similar Documents

Publication Publication Date Title
US9768103B2 (en) Fabrication method of embedded chip substrate
CN101937899B (zh) 半导体封装结构及封装工艺
CN102789991B (zh) 封装结构及其制作方法
US7903410B2 (en) Package board and method for manufacturing thereof
CN105228341A (zh) 印刷电路板、封装基板及其制造方法
KR101208379B1 (ko) 배선판과 그 제조 방법
CN103458628B (zh) 多层电路板及其制作方法
CN102293072B (zh) 线路板及其制造方法
US9338891B2 (en) Printed wiring board
CN106165554A (zh) 印刷电路板、封装基板及其制造方法
JP2013520007A (ja) 印刷回路基板及びその製造方法
CN101777548B (zh) 内埋芯片基板及其制作方法
CN103906371A (zh) 具有内埋元件的电路板及其制作方法
CN101789383A (zh) 具有凹穴结构的封装基板的制作方法
CN103796451A (zh) 印刷布线板及印刷布线板的制造方法
CN102348328A (zh) 芯片埋入方法和芯片埋入式电路板
CN105762131A (zh) 封装结构及其制法
WO2009101904A1 (ja) 半導体装置及びその製造方法
CN201247772Y (zh) 线路板
CN100583424C (zh) 封装基板
US20090107709A1 (en) Printed circuit board and manufacturing method thereof
JP5397012B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
CN105448883A (zh) 芯片封装基板及、芯片封装结构及二者之制作方法
CN104684240A (zh) 电路板及电路板制作方法
CN101241901A (zh) 内埋式芯片封装结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant