TW201322411A - 半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及具有功能性非對稱導電性元件的電子系統 - Google Patents

半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及具有功能性非對稱導電性元件的電子系統 Download PDF

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Seong-Ho Shin
Yun-Seok Choi
Yong-Hoon Kim
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Abstract

封裝堆疊結構包含包括具相對之第一、二邊緣的上部封裝基板的上部封裝，上部封裝基板具第一邊緣旁之第一區域與第二邊緣旁之第二區域，上部封裝包括上部封裝基板上的上部半導體裝置；下部封裝具下部封裝基板與下部半導體裝置，經封裝間連接器連接至上部封裝。封裝間連接器包含傳輸資料信號的第一封裝間連接器；傳輸位址/控制信號的第二封裝間連接器；提供用於位址/控制電路之供應電壓的第三封裝間連接器；提供用於資料電路之供應電壓的第四封裝間連接器。大部分第一、二封裝間連接器於第一區域中，大部分第三封裝間連接器於第二區域中。

Description

半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及具有功能性非對稱導電性元件的電子系統
發明概念之實施例是關於半導體裝置、封裝基板、半導體封裝、封裝堆疊結構，以及具有功能性非對稱導電性元件之電子系統。
在行動電子系統中，已愈來愈需要小型、薄且重量輕的電子組件。對於諸如行動電話或平板PC之較新的行動裝置尤其如此，此是由於這些裝置現今僅具有小空間可用於其組件。
在一個實施例中，一種封裝堆疊結構包含：上部封裝，其包括具有第一邊緣以及與所述第一邊緣相對之第二邊緣的上部封裝基板，所述上部封裝基板具有配置於所述第一邊緣附近之第一區域以及配置於所述第二邊緣附近之第二區域，所述上部封裝包括上覆於所述上部封裝基板上的第一上部半導體裝置；下部封裝，其具有下部封裝基板以及下部半導體裝置，所述下部封裝經由多個封裝間連接器連接至所述上部封裝。所述多個封裝間連接器包含：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第三封裝間連接器，其經組態以提供用於位址/控制電路之參考電壓；第四封裝間連接器，其經組態以提供用於資料電路之參考電壓。所述第一封裝間連接器以及所述第二封裝間連接器中 之大部分安置於所述第一區域中，且所述第三封裝間連接器中之大部分安置於所述第二區域中。
發明概念之前述以及其他特徵與優點將自發明概念之較佳實施例的更特定描述顯而易見，如隨附圖式中所說明，其中相似參考字元遍及不同的視圖指代相同部分。圖式未必按比例繪製，而是著重於說明發明概念之原理。
現將參看展示一些實例實施例之隨附圖式更全面地描述各種實例實施例。然而，發明概念可按照不同形式體現且不應解釋為限於本文所闡述之實施例。實情為，提供這些實施例，使得本揭露內容為詳盡且完整的，且向熟習此項技術者充分傳達發明概念之範疇。在圖式中，可為清楚起見而誇示層以及區域的大小以及相對大小。遍及全文，相似數字指代相似元件。
本文中參考截面說明來描述發明概念之實施例，這些截面說明為發明概念之理想化實施例之示意性說明。因而，預期到由於(例如)製造技術及/或公差而引起的相對於所述說明之形狀的變化。因此，發明概念之實施例不應解釋為限於本文所說明之區域的特定形狀，而是包含由(例如)製造引起之形狀的偏差。因此，在諸圖中說明之區域在本質上為示意性的，且其形狀不欲說明裝置之區域的精確形狀且不欲限制發明概念的範疇。
在本說明書中，相同的參考數字可指代具有相同功能之組件。亦即，由相同的參考數字表示之組件可採用不同 形狀。
在本說明書中，資料信號可指代具有待在記憶體裝置與記憶體控制器之間傳輸以及接收之有效資訊的電信號。
在本說明書中，用於資料電路之參考電壓(或供應電壓)可指代用於判定有效值所需之資料信號的最大電壓Vddq、其最小電壓Vssq或中間電壓Vrefq。用於資料電路之參考電壓可根據記憶體裝置之特性以各種方式獨立地判定。
在本說明書中，位址/控制信號可指代以下操作所需之信號：控制關於寫入有關記憶體裝置之資訊的記憶胞之位置以及記憶體裝置之操作的資訊。
在本說明書中，用於位址/控制電路之參考電壓(或供應電壓)可指代位址/控制信號之最大電壓Vdd或最小電壓Vss。用於位址/控制電路之參考電壓可根據記憶體裝置之特性以各種方式獨立地判定。
在本說明書中，用於資料電路之參考電壓(或供應電壓)以及用於位址/控制電路之參考電壓(或供應電壓)可具有不同的電壓位準，且解釋為經由彼此區分之導電性組件而提供的電壓。
在本說明書中，術語第一側、第一側表面以及左側可解釋為彼此同義。另外，術語第二側、第二側表面以及右側可解釋為彼此同義。第一側以及第二側可安置為彼此相對或以直角安置於彼此附近。亦即，儘管第一側以及第二側可為上側以及下側或左側以及右側，但第一側以及第二 側或者可為上側以及左(或右)側或下側以及左(或右)側。因此，第一側以及第二側或第一橫向表面以及第二橫向表面可解釋為不同之特徵。
在本說明書中，術語「在……附近」可解釋為「相對接近於」。舉例而言，在第一側附近可解釋為就第一側以及第二側而言較接近於第一側。
圖1A至圖1D為根據發明概念之一些實施例的半導體裝置之輸入/輸出(input/output；I/O)元件(接合墊)之配置的概念平面圖。
參看圖1A，根據發明概念之一些實施例的半導體裝置1A可包含安置於其表面3A之第一側(或第一邊緣)S1a附近之區域A1中的第一接合墊11、第二接合墊12以及第四接合墊14。半導體裝置1A可包含安置於在第二側(或第二邊緣)S2a附近之區域B1中的第三接合墊13。根據當前實施例之半導體裝置1A可包含功能性非對稱接合墊11、12、13及/或14。舉例而言，用於傳輸信號之第一接合墊11與第二接合墊12以及用於提供用於資料電路之供應電壓或參考電壓Vddq/Vssq的第四接合墊14可非對稱地安置於區域A1中。另外，用於提供用於位址/控制電路之供應電壓(或參考電壓)的第三接合墊13可非對稱地安置於區域B1中。在本說明書中，術語「非對稱」可解釋為相對於細分基板之平面表面區域的給定中心軸線「不均等」或並不對稱地定位或安置。此外，非對稱地安置組件可廣泛地解釋為將組件集中於特定區域上，例如，安置於第一 邊緣附近之區域中或第一邊緣區域中，或解釋為並不將組件安置於其他區域中。
第一接合墊11以及第二接合墊12可配置於至少一行或區塊中，或可非均勻地安置於區域A1內。區域A1可安置於半導體裝置1A之第一側(或第一邊緣)S1a附近。換言之，第一接合墊11以及第二接合墊12可功能性非對稱地安置於半導體裝置1A之第一側S1a附近。在圖1中，根據發明概念之實施例，假定第一側S1a為左側，第一接合墊11以及第二接合墊12可在半導體裝置1A之左側附近或功能性非對稱地安置於左半部分L中。區域B1可安置於與第一側S1a相對之第二側S2a附近。第三接合墊13可配置於至少一離散行或區塊中，或非均勻地安置於區域B1中。在圖1A中，假定第二側S2a為右側，第三接合墊13以及第四接合墊14可在半導體裝置1A之右側附近，或功能性非對稱地安置於假想中心線的一側或另一側上(例如，在右半部分R中)。
然而，本揭露內容不限於上文所述之配置，且其他配置亦為可能的。舉例而言，第一接合墊11、第二接合墊12及/或第四接合墊14之部分可安置於右半部分R中，而第一接合墊11、第二接合墊12及/或第四接合墊14中之大部分可安置於左半部分L或第一側S1a附近的區域中。另外，第三接合墊13之部分可安置於左半部分L中，而第三接合墊13中之大部分可安置於右半部分R中。
在另一實施例中，第一接合墊11中之大部分可安置 於第一邊緣S1a附近，且第二接合墊12中之大部分可安置於第二邊緣S2a附近。
在圖1A中，上側以及下側可分別解釋為第三側(或第三邊緣)以及第四側(或第四邊緣)，且反之亦然。自不同觀點而言，取決於置放半導體裝置1A之方向，區域A1以及B1中之每一者可解釋為半導體裝置1A的上半部分T、下半部分B、左半部分L以及右半部分R中之任一者。
在本說明書中，表達「安置為彼此相對」可能未必指代安置於相反方向上以彼此面對或背對。表達「安置為相對」可解釋為並不在相同方向上。舉例而言，當組件在垂直方向上在彼此附近時，「安置為彼此相對」之組件可安置於彼此附近或彼此間隔開。因此，儘管上側以及下側通常彼此相對且左側以及右側通常彼此相對，但在本說明書中，表達「相對側」可指代上側以及左側、上側以及右側、下側以及左側，或下側以及右側。
在一些實施例中，第四接合墊14可非對稱地安置於區域B1中或分佈於區域A1與B1之間。
在關於圖1A至圖1D所述之當前實施例中，第一接合墊11可傳輸資料信號，且第二接合墊12可傳輸位址/控制信號。第三接合墊13可提供用於(例如)圖20A中所說明之位址/控制電路7125的供應電壓(或參考電壓)Vdd/Vss。第四接合墊14可提供用於(例如)圖20A中所說明之資料電路7124的供應電壓(或參考電壓)Vddq/Vssq。
由於根據發明概念之一些實施例的半導體裝置1A至1D包含功能性非對稱接合墊11至14，因此當半導體裝置1A至1D得以封裝時，對應於各別半導體裝置1A至1D之封裝基板之金屬路線的長度以及在金屬路線之間的偏差可如下文所解釋而減小。
在對稱配置中，信號接合墊(例如，用於傳輸諸如動態隨機存取記憶體(dynamic random access memory；DRAM)或非揮發性記憶體之記憶體裝置之資料信號的接合墊以及用於傳輸位址/控制信號的接合墊)總體上對稱地安置於記憶體裝置的兩側上，如本申請案之圖10中所說明。在圖10中，用於傳輸資料信號之接合墊31以及用於傳輸位址/控制信號之接合墊33安置於記憶體裝置21的任一側上，因此產生信號(例如，資料或位址/控制)接合墊之對稱分佈，亦即，功能性對稱配置。在堆疊封裝(package-on-package；POP)結構中，記憶體裝置可安裝於封裝基板上且電連接至封裝基板。在功能性對稱配置之情況下，互連記憶體裝置與邏輯裝置的位於封裝基板中的信號路線可為複雜的，以致可能需要大量封裝基板印刷電路板(printed circuit board；PCB)層。當記憶體裝置堆疊於具有控制電路以控制POP結構中之記憶體裝置的邏輯裝置之上時，尤其如此。然而，若使用功能性非對稱(例如，具有關於信號接合墊之位置的非對稱性)接合墊配置(如例如圖1A至圖1D中所示)，則信號接合墊可集中或配置於記憶體裝置的特定側上。在此組態中，在封裝基板中 所需之信號路線的長度可顯著減小且信號路線可簡化。此是因為先前劃分為多個區域之路線可整合至單一層中，而先前僅用於位址選路之層可省略且與資料信號選路層或焊盤設計層組合。因此，用於封裝基板之PCB層的數目可減少。此外，當封裝基板中之絕緣核心層替換為金屬核心層時，金屬核心層可用作封裝基板之選路層以及接地平面表面兩者，因此減少封裝基板之PCB層的總數，如下文將進一步解釋。
如上文進一步詳細描述，術語「非對稱」、「非對稱的」以及「功能性非對稱」可指代用於執行一或多種所要功能(諸如，傳輸信號或提供參考電壓)之元件的位置是關於包含所述元件之裝置或基板以不對稱方式配置的。
因此，信號損失可減小，雜訊之出現可受到抑制，且信號傳輸速率可提高。另外，歸因於功能性非對稱接合墊11至14之配置，封裝基板之選路設計可簡化。當封裝基板之選路設計簡化時，封裝基板之金屬層的數目可減少。稍後將進一步詳細描述上文所述的效應。
參看圖1B，根據發明概念之一些實施例的半導體裝置1B可包含功能性非對稱地安置於其表面3B之區域A2a中的第一接合墊11，以及功能性非對稱地安置於其表面3B之區域A2b中的第二接合墊12。
區域A2a以及A2b中之每一者可形成區塊。具體言之，區域A2a可在第一轉角C1附近，且區域A2b可在第二轉角C2附近。第三接合墊13可功能性非對稱地安置於 第三轉角C3或第四轉角C4附近。區域A2a可在半導體裝置1B之第一側S1b以及第三側S3b附近。假定第一側S1b為左側且第三側S3b為上側，區域A2a可安置於半導體裝置1B之左半部分L以及上半部分T(亦即，左上區域)中。區域A2b可在與半導體裝置1B之第二側S2b以及第三側S3b相對的第一側S1b以及第四側S4b附近。假定第三側S3b為上側且第四側S4b為下側，區域A2b可安置於半導體裝置1B之左半部分L以及下半部分B(亦即，左下區域)中。區域B2可在半導體裝置1B之第二側S2b或右側附近。亦即，區域B2可安置於半導體裝置1B之右半部分R中。接合墊11至14可經配置以形成區塊、線或行。在一些實施例中，第四接合墊14可分佈於區域A2a與區域A2b之間的區域A2c中。
參看圖1C，根據發明概念之實施例的半導體裝置1C可包含其在第一側S1c以及與第一側S1c相對之第二側S2c附近的表面3C上所分佈的接合墊11至14。接合墊11至14可配置於至少一列或行中。
第一接合墊11以及第二接合墊12可安置於半導體裝置1C之第一側S1c附近。第一接合墊11以及第二接合墊12可非對稱地安置於左半部分L中。然而，取決於應用，第一接合墊11及/或第二接合墊12中之一些可安置於左半部分L外部，而第一接合墊11及/或第二接合墊12中之大部分安置於第一側S1c或左半部分L附近。第三接合墊13可安置於半導體裝置1C之第二側S2c附近。第三接合墊 13可非對稱地安置於右半部分R中。然而，取決於應用，第三接合墊13中之一些可安置於右半部分R外部，而第三接合墊13中之大部分安置於第二側S2c或右半部分R附近。
參看圖1D，根據發明概念之實施例的半導體裝置1D可包含安置於其表面3D之第一側S1d附近的接合墊11至14。接合墊11至14可包含第一至第四接合墊11至14。
假定第一側S1d為左側，接合墊11至14中之大部分(或全部)可安置於半導體裝置1D之左側(或第一邊緣)S1d附近或非對稱地安置於左半部分L中。或者，接合墊11至14中之大部分(或全部)可安置於半導體裝置1D之右側或第二邊緣S2d附近或非對稱地安置於右半部分R中。
圖1A至圖1D中所示之半導體裝置1A至1D中的每一者可包含記憶體裝置，諸如動態隨機存取記憶體(DRAM)、ReRAM、磁阻式隨機存取記憶體(Magnetoresistive random access memory；MRAM)(諸如，自旋轉移力矩(spin-transfer torque；STT)-MRAM)或快閃記憶體裝置。
圖2A至圖2D為說明根據發明概念之實施例的重新分佈半導體裝置之接合墊之方法的平面圖以及沿著圖2A之線I-I'所截取的截面圖。
參看圖2A，根據發明概念之一些實施例的半導體裝置2可包含重新分佈於其表面上之接合墊15以及接合墊 16。接合墊15以及接合墊16可分別重新分佈於第一側S1以及第二側S2附近。與圖1A至圖1D比較，重新分佈於第一側S1附近之接合墊15可包含第一接合墊11、第二接合墊12及/或第四接合墊14，且安置於第二側S2附近之接合墊16可包含第三接合墊13。
參看圖2B，第一內連線或第一晶片墊25以及第二內連線或第二晶片墊26可在半導體生產線中形成於下部結構20上。第一內連線25以及第二內連線26中之每一者可在晶圓處理製程期間包含金屬，此金屬可對應於(例如)最上金屬層。第一絕緣層30可形成以暴露第一內連線25以及第二內連線26之上表面。第一內連線墊35以及第二內連線墊36可分別自第一內連線25以及第二內連線26之上表面延伸至第一絕緣層30的側壁以及上表面上。罩蓋層40可部分地覆蓋第一內連線墊35以及第二內連線墊36。罩蓋層40可包含聚醯亞胺及/或諸如氮化矽之介電材料。
參看圖2C，鑄造圖案42可(例如)在封裝生產線中形成於無塵室(clean room)外部以覆蓋罩蓋層40且暴露第一內連線墊35以及第二內連線墊36，且重新分佈圖案44、45、46以及47可得以形成。重新分佈圖案44、45、46以及47可包含自內連線墊35以及36之頂部橫向延伸的重新分佈圖案44以及47。鑄造圖案42可包含感光性聚醯亞胺。重新分佈圖案44、45、46以及47可包含金屬。或者，重新分佈圖案44、45、46以及47可包含黏性導電 材料，且使用上漿製程或施配製程而形成且接著使用燒結製程及/或固化製程而硬化。
參看圖2D，包覆層50可形成以部分地暴露重新分佈圖案44以及47，且接合墊15以及16可形成於重新分佈圖案44以及47上。包覆層50及/或接合墊15以及16可被省略。亦即，重新分佈圖案44以及47中之一些可充當接合墊15以及16。
因此，第一內連線墊或第一晶片墊25可經由重新分佈圖案44、45、46及/或47電連接至第一接合墊15。另外，第二內連線墊或晶片墊26可經由重新分佈圖案44、45、46及/或47電連接至第二接合墊16。
可根據發明概念之實施例執行參看圖2A至圖2D所述之製程。亦即，根據發明概念之重新分佈半導體裝置之接合墊的方法可按照除本說明書中所述之方式以外的各種方式來執行。當在如在當前實施例中之封裝生產線中執行時，重新分佈製程可按照與在晶圓處理線中相比較簡單且較不昂貴的方式執行。舉例而言，無塵室可能無需嚴格地維持為用於晶圓處理線之無塵室，且封裝生產線可能需要較不昂貴的裝備以及價格較低之原始輔助材料。另外，重新分佈圖案(例如，44以及47)可在本揭露內容之精神以及範疇內具有不同於圖2D中所揭露之形狀的形狀。舉例而言，接合墊15、16可在無第一內連線墊35以及第二內連線墊36之情況下連接至晶片墊25、26。
在一些實施例中，第一接合墊11、第二接合墊12、 第三接合墊13及/或第四接合墊14可使用圖2A至圖2D中所述之製程來形成。換言之，圖1A至圖1D中所示之第一接合墊11、第二接合墊12、第三接合墊13及/或第四接合墊14為類似於圖2A至圖2D中所示之晶片墊25、26的晶片墊。
圖3A至圖3I為根據發明概念之各種實施例之封裝堆疊結構的分解透視圖。在圖3A至圖3H中，相似組件及/或相似參考數字可解釋為具有相同或類似之功能的組件。因此，將僅描述在各別實施例當中的關鍵差異。
參看圖3A以及3B，根據發明概念之一些實施例的封裝堆疊結構100a以及100b中之每一者可包含上部封裝105U、下部封裝105L以及封裝間連接器190A與190B。封裝堆疊結構100a以及100b中之每一者可更包含安置於下部封裝105L之下表面上的板連接器109。
上部封裝105U可包含上部封裝基板110U以及安裝於其上之上部半導體裝置150U。上部半導體裝置150U可包含記憶體裝置。舉例而言，上部半導體裝置150U可包含DRAM、靜態RAM(static RAM；SRAM)、相變RAM(phase-changeable RAM；PRAM)、磁性RAM(magnetic RAM；MRAM)、電阻性RAM(resistive RAM；RRAM)、非揮發性記憶體(nonvolatile memory；NVM)、快閃記憶體、機電記憶體、碳奈米管記憶體，及/或各種其他記憶體裝置。為簡要起見，將在假定上部半導體裝置150U為DRAM之情況下描述本實施例。
參看圖3A以及圖3B，上部半導體裝置150U可包含安置於其表面上的具有第一特性之接合墊160A以及具有第二特性之接合墊160B。具有第一特性之接合墊160A可安置於上部半導體裝置150U之表面的左側附近，且具有第二特性之接合墊160B可安置於其右側附近。具有第一特性之接合墊160A可執行第一功能。特定言之，具有第一特性之接合墊160A可傳輸或提供資料信號及/或用於資料電路之參考電壓(或供應電壓)Vddq以及Vssq。具有第一特性之接合墊160A亦可供應第二功能。特定言之，具有第一特性之接合墊160A可傳輸位址/控制信號。具有第二特性之接合墊160B可供應第三功能。特定言之，具有第二特性之接合墊160B可提供用於位址/控制電路之參考電壓(或供應電壓)Vdd以及Vss。
如下文在本說明書中所使用，具有「第一特性」之元件可指代經組態以傳輸或提供資料信號、位址/控制信號、用於資料電路之參考電壓(或供應電壓)，或任何其他所要信號或電壓的元件。同樣，具有「第二特性」之元件可指代經組態以傳輸或提供用於位址/控制電路之參考電壓(或供應電壓)的元件，或用於所要信號或電壓之任何其他電路。
另外，如下文在本說明書中所使用，第一功能可指代「傳輸資料信號及/或提供用於資料電路之參考電壓(或供應電壓)」。第二功能亦可指代「傳輸位址/控制信號」。第三功能可指代「提供用於位址/控制電路之參考電壓(或供 應電壓)」。
具有第一特性以及第二特性之接合墊160A以及160B可功能性非對稱地配置。更具體言之，可參考參看圖1A至圖1D所述之半導體裝置1A至1D以及第一至第四接合墊11至14的配置來理解上部半導體裝置150U或具有第一特性以及第二特性之接合墊160A以及160B。因此，具有第一特性以及第二特性之接合墊160A以及160B可包含用於覆晶接合製程或導線接合製程之凸塊下金屬(under bumped metal；UBM)。具有第一特性以及第二特性之接合墊160A以及160B亦可根據其經組態以執行之功能使用諸如「功能性I/O元件」之其他技術術語來稱呼。上部半導體裝置150U可使用(例如)晶粒接合薄膜155安裝於上部封裝基板110U上，且用上部模製化合物覆蓋。為清楚起見，省略了上部模製化合物。
上部封裝基板110U可包含安置於其上表面上之具有第一特性以及第二特性之導線焊盤170A以及170B，與安置於其下表面上之上部封裝間連接器焊盤(未圖示)。具有第一特性以及第二特性之導線焊盤170A以及170B可經由導線175分別電連接至具有第一特性以及第二特性之接合墊160A以及160B。具體言之，具有第一特性之導線焊盤170A可電連接至具有第一特性之接合墊160A，而具有第二特性之導線焊盤170B可電連接至具有第二特性之接合墊160B。因此，具有第一特性之導線焊盤170A可供應第一及/或第二功能。具體言之，具有第一特性之導線焊盤 170A可傳輸或提供資料信號及/或用於資料電路之參考電壓(或供應電壓)。另外，具有第一特性之導線焊盤170A可傳輸位址/控制信號。具有第二特性之導線焊盤170B可供應第三功能。具體言之，具有第二特性之導線焊盤170B可提供用於位址/控制電路之參考電壓(或供應電壓)。
返回參看圖3A，具有第一特性以及第二特性之導線焊盤170A以及170B可根據具有第一特性以及第二特性之接合墊160A以及160B的功能性非對稱配置而功能性非對稱。舉例而言，具有第一特性以及第二特性之導線焊盤170A以及170B可分別安置為接近於具有第一特性以及第二特性之接合墊160A以及160B。換言之，具有第一特性之導線焊盤170A可安置於上部封裝基板110U之左側S1-上部(或者，第一側或第一邊緣)附近，而具有第二特性之導線焊盤170B可安置於上部封裝基板110U中安置為與第一側相對之右側S2-上部(或者，第二側或第二邊緣)附近。
參看圖3B，具有第一特性以及第二特性之導線焊盤170A以及170B與具有第一特性以及第二特性之接合墊160A以及160B與圖3A中所示者相比可旋轉90°角。
儘管圖3A以及圖3B例示性地說明導線焊盤170A以及170B與接合墊160A以及160B使用導線175而連接，但導線焊盤170A以及170B與接合墊160A以及160B可按照不同於圖3A以及圖3B中所示的各種其他形狀或方式來連接。舉例而言，導電性圖案或諸如矽穿孔 (through-silicon via；TSV)之穿孔可用以互連接合墊160A以及160B與導線焊盤170A以及170B。上部封裝間連接器焊盤(未圖示)可將上部封裝基板110U或具有第一特性以及第二特性之導線焊盤170A以及170B分別與具有第一特性以及第二特性之封裝間連接器190A以及190B電連接。將在其他圖式中說明上部封裝間連接器焊盤。上部封裝基板110U可包含依序堆疊之多個導電性層以及非導電性層。亦將參看其他圖式進一步詳細描述上部封裝基板110U之導電性以及非導電性層。
下部封裝105L可包含下部封裝基板110L以及安裝於其上之下部半導體裝置150L。
下部半導體裝置150L可包含諸如微處理器(microprocessor；MP)之邏輯裝置。邏輯裝置可為任何類型，包含微控制器(microcontroller；μC)、數位信號處理器(digital signal processor；DSP)或其任何組合。邏輯裝置可包含處理器核心(未說明)，此處理器核心可包含浮點單元(floating point unit；FPU)、算術邏輯單元(arithmetic logic unit；ALU)，以及數位信號處理核心(DSP Core)或其任何組合。邏輯裝置亦可包含暫存器(未說明)。記憶體控制器亦可供邏輯裝置使用，或記憶體控制器可取決於應用而為邏輯裝置之內部部分。
下部半導體裝置150L可使用(例如)覆晶技術而電連接至下部封裝基板110L。舉例而言，下部半導體裝置150L可藉由多個覆晶連接器或導電性凸塊120電連接至下 部封裝基板105L。下部半導體裝置150L可使用各種方法(諸如，使用底填充材料)而安裝於下部封裝基板110L上。底填充材料在此處為簡單起見而省略但將在其他圖式中說明。
下部封裝基板110L可包含安置於其上表面上之下部封裝間連接器焊盤107以及安置於其下表面上的板連接器焊盤(未圖示)。下部封裝間連接器焊盤107可電連接至具有第一特性以及第二特性之封裝間連接器190A以及190B。具有第一特性以及第二特性之封裝間連接器190A以及190B可為焊球，而下部封裝間連接器焊盤107可為與焊球連接之球焊盤。下部封裝基板110L之板連接器焊盤可經由板連接器109電連接至外部裝置的模組板、系統板或母板(mother board)。將在其他圖式中進一步詳細說明下部封裝間連接器焊盤107以及板連接器焊盤。類似地，下部封裝基板110L可包含依序堆疊之多個導電性層以及非導電性層。稍後將呈現下部封裝基板110L之導電性以及非導電性層的詳細描述。
具有第一特性以及第二特性之封裝間連接器190A以及190B可電連接上部封裝105U與下部封裝105L。舉例而言，具有第一特性以及第二特性之封裝間連接器190A以及190B可電連接上部封裝105U與下部封裝105L或上部半導體裝置150U與下部半導體裝置150L。具有第一特性以及第二特性之封裝間連接器190A以及190B可根據具有第一特性以及第二特性之接合墊160A以及160B或具有 第一特性以及第二特性之導線焊盤170A以及170B之配置而安置。舉例而言，具有第一特性以及第二特性之封裝間連接器190A以及190B可安置於具有第一特性以及第二特性之導線焊盤170A以及170B附近的一側附近。具體言之，具有第一特性之封裝間連接器190A可安置於具有第一特性之導線焊盤170A附近的左側(或者第一側或第一邊緣)附近，而具有第二特性之封裝間連接器190B可安置於具有第二特性之導線焊盤170B附近的右側(或者第二側或第二邊緣)附近。此處，第二側(或第二邊緣)S2-上部可安置為與第一側(或第一邊緣)S1-上部相對。
在一個實施例中，封裝間連接器190A、190B與接合墊160A、160B電耦接。
參看圖3B，分別具有第一特性以及第二特性之封裝間連接器190A以及190B可安置於並不在分別具有第一特性以及第二特性之導線焊盤170A以及170B附近的其他側附近。舉例而言，導線焊盤170A以及170B可安置於上部封裝基板110U之上側及/或下側附近，而具有第一特性以及第二特性之封裝間連接器190A以及190B可安置於上部封裝基板110U的左側以及右側附近。在圖3A以及圖3B中，左側、右側、上側以及下側之位置可為可互換的。
在本實施例中，具有第一特性之封裝間連接器190A可執行第一功能。具體言之，具有第一特性之封裝間連接器190A可傳輸或提供資料信號及/或用於資料電路之參考電壓(或供應電壓)。另外，具有第一特性之封裝間連接器 190A可執行第二功能。具體言之，具有第一特性之封裝間連接器190A可傳輸位址/控制信號。
在一些實施例中，封裝間連接器190A可包含：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第四封裝間連接器，其經組態以提供用於資料電路之供應電壓或接地電壓(Vssq/Vddq)。在此實施例中，並未對第一封裝間連接器、第二封裝間連接器以及第四封裝間連接器個別地編號。
具有第二特性之封裝間連接器190B可供應第三功能。具體言之，具有第二特性之封裝間連接器190B可提供用於位址/控制電路之參考電壓(或供應電壓)。
在一些實施例中，封裝間連接器190B包含第三封裝間連接器，其經組態以提供用於位址/控制電路之供應電壓或接地電壓(Vss/Vdd)。
分別具有第一特性以及第二特性之封裝間連接器190A以及190B可非對稱地安置於彼此相對的側附近。舉例而言，具有第一特性之封裝間連接器190A中的大部分(或全部)(例如，上文所論述之第一封裝間連接器以及第二封裝間連接器)可安置於第一側附近或安置於第一側(第一邊緣)S1-上部附近的第一區域中，而具有第二特性之封裝間連接器190B中的大部分(或全部)(例如，上文所論述之第三封裝間連接器)可安置於第二側附近或安置於第二側(第二邊緣)S2-上部附近的第二區域中。在一些實施例中，第一封裝間連接器以及第二封裝間連接器可獨佔地 安置於第一區域中，且第三封裝間連接器可獨佔地安置於第二區域中。第二邊緣可與第一邊緣相對。或者，具有第一特性以及第二特性之封裝間連接器190A以及190B可各自非對稱地安置於定位為彼此相對的兩側上。舉例而言，具有第一特性之封裝間連接器190A可非對稱地安置於左側及/或下側附近，而具有第二特性之封裝間連接器190B可非對稱地安置於右側及/或上側附近。
在一些實施例中，第四封裝間連接器中之大部分安置於第一邊緣S1-上部附近之區域中。或者，第四封裝間連接器獨佔地安置於第一邊緣S1-上部附近之區域中。
在一些實施例中，劃分第一區域以及第二區域之假想邊界線174可大致沿著上部封裝基板110U之中心延伸，如圖3J中所示。
具有第二特性之封裝間連接器190B中的一些可為虛設件(dummy)或可能未形成。儘管為了清楚起見在圖式中簡化，但封裝間連接器190A以及190B可安裝於上部封裝基板110U之下表面上或與上部封裝基板110U分開。最終，封裝間連接器190A以及190B可安裝於上部封裝基板110U之下表面以及下部封裝基板110L之上表面上。板連接器109可將下部封裝105L與外部裝置之系統板或母板電連接。板連接器109可包含焊球。
在這些實施例中展示為焊球之封裝間連接器190A以及190B可為在上部封裝105U與下部封裝105L之間的任何其他類型之電連接。在一個實施例中，上部封裝105U 與下部封裝105L可在不使用封裝間連接器190A以及190B之情況下互連。
參看圖3C至圖3E，根據發明概念之一些實施例的封裝堆疊結構100c至100e中之每一者可包含上部封裝105U、下部封裝105L以及封裝間連接器190A與190B。上部封裝105U可包含安裝於其上表面上之上部半導體裝置150U。上部半導體裝置150U可使用參看圖1A至圖1D所述之半導體裝置1A至1D或者其變化或修改中的任一者。在當前實施例中，上部半導體裝置150U可包含分別具有第一特性以及第二特性之接合墊160A以及160B，接合墊160A以及160B可按照各種形式非對稱地安置。分別對應於接合墊160A以及160B之具有第一特性以及第二特性之導線焊盤170A以及170B可非對稱地安置於上部封裝基板110U上。此外，分別具有第一特性以及第二特性之封裝間連接器190A以及190B可根據具有第一特性以及第二特性之導線焊盤170A以及170B的配置以各種方式安置。
參看圖3F至圖3H，根據發明概念之一些實施例的封裝堆疊結構100f至100h中之每一者可包含上部封裝105U、下部封裝105L以及封裝間連接器190A與190B。下部封裝105L可包含第一下部半導體裝置150L1以及第二下部半導體裝置150L2。第一下部半導體裝置150L1可經由晶片間連接器156電連接至第二下部半導體裝置150L2。第一下部半導體裝置150L1可包含邏輯裝置，且 第二下部半導體裝置150L2可包含寬的I/O記憶體裝置。晶片間連接器156可經由下部矽穿孔(TSV，未圖示)電連接至下部封裝基板110L。晶片間連接器156可在第一下部半導體裝置150L1或第二下部半導體裝置150L2上以各種形狀或位置非對稱地安置。舉例而言，如圖3F至圖3H中所示，晶片間連接器156可非對稱地安置於第一下部半導體裝置150L1或第二下部半導體裝置150L2之左半部分或右半部分中或者均勻地安置。
參看圖3I，根據發明概念之實施例的封裝堆疊結構100i可包含上部封裝105U、下部封裝105L、上部封裝間連接器190AU以及190BU，與下部封裝間連接器190AL以及190BL。參看圖3A至圖3H所述之封裝間連接器190A以及190B可分類為上部封裝間連接器190AU以及190BU，與下部封裝間連接器190AL以及190BL。上部封裝間連接器190AU以及190BU可一體式形成，且下部封裝間連接器190AL以及190BL可一體式形成，如將在其他隨附圖式中說明。圖3I之發明概念可應用於圖3A至圖3H中所示之實施例中的每一者。
圖4A以及圖4B為根據發明概念之各種實施例之上部封裝的示意圖，其為清楚起見展示半導體裝置之橫向截面圖以及封裝基板之縱向截面圖。
參看圖4A，根據發明概念之實施例的上部封裝200a可包含安裝於上部封裝基板201a之上表面上的上部半導體裝置250。上部半導體裝置250可使用(例如)晶粒接 合薄膜255安裝於上部封裝基板201a上。然而，其他方法可用以將上部半導體裝置250安裝至上部封裝基板201a。上部模製化合物259可形成以圍繞上部半導體裝置250。上部模製化合物259可包含環氧樹脂。上部半導體裝置250可為參看圖1A至圖1D所述之半導體裝置1A至1D或者在本揭露內容之精神以及範疇內的其他變化或修改中之一者。舉例而言，半導體裝置250可為結合圖2A至圖2D所述之半導體裝置中的一者。
如上文所述，上部半導體裝置250可包含具有第一特性之接合墊260A以及具有第二特性之接合墊260B。儘管可自橫向視圖見到單一接合墊260A以及單一接合墊260B，但為了更好地說明而展示兩個接合墊260A以及兩個接合墊260B。另外，具有第一特性之接合墊260A可非對稱地安置於上部半導體裝置250之第一側或左側附近所安置的區域中，而具有第二特性之接合墊260B可非對稱地安置於與上部半導體裝置250之第一側相對之第二側或右側附近所安置的區域中。具有第二特性之接合墊260B中的一或多者可為虛設件。
具有第一特性之導線焊盤270A以及具有第二特性之導線焊盤270B可非對稱地安置於上部封裝基板201a上。具有第二特性之導線焊盤270B中的一或多者可為虛設件。具體言之，具有第一特性之導線焊盤270A可非對稱地安置於上部封裝基板201a之第一側S1(例如，左側)附近所安置的區域中，而具有第二特性之導線焊盤270B 可非對稱地安置於與第一側S1相對之第二側S2(例如，右側)附近所安置的區域中。接合墊260A以及260B可使用(例如)接合導線275分別電連接至導線焊盤270A以及270B。
如上文所述，具有第一特性之接合墊260A以及具有第一特性之導線焊盤270A可供應第一功能及/或第二功能。舉例而言，具有第一特性之接合墊260A以及具有第一特性之導線焊盤270A可傳輸或提供資料信號；用於資料電路之參考電壓(供應電壓)；及/或位址/控制信號。具有第二特性之接合墊260B以及具有第二特性之導線焊盤270B可提供用於位址/控制電路之參考電壓(或供應電壓)。在本實施例中，虛設件可解釋為可能不傳輸任何信號之元件。
上部封裝基板201a可包含多個層。特定言之，上部封裝基板201a可包含以依序或交替方式堆疊之第一絕緣層231、第一金屬層241、第二絕緣層232、絕緣核心層230、第三絕緣層233、第二金屬層242以及第四絕緣層234。第一絕緣層231、第一金屬層241、第二絕緣層232、第三絕緣層233、第二金屬層242以及第四絕緣層234可各自為薄膜型層。
絕緣核心層230可厚於其他層且包含剛性材料。舉例而言，絕緣核心層230可包含玻璃、陶瓷材料、塑膠材料或固體材料。絕緣核心層230可作為平坦面板型來提供，且包含藉以垂直地形成通孔281至284之孔。
金屬層241以及242中之每一者可作為各種類型之水平路線中的一者來提供。舉例而言，金屬層241以及242可分為平坦面板或路線之小片段，而非平坦面板形狀。儘管圖4A說明金屬層241以及242與通孔281至284之電連接的一種可能形狀，但電連接之形狀可為任何所要形狀且不限於所示的形狀。此概念可應用於本說明書之所有圖式。
具有第一特性之上部封裝間連接器焊盤210A可非對稱地安置於上部封裝200a或上部封裝基板201a之第一側S1(左側)附近。換言之，具有第一特性之上部封裝間連接器焊盤210A可非對稱地安置於上部封裝200a或上部封裝基板201a之左半部分L中。具有第二特性之上部封裝間連接器焊盤210B可非對稱地安置於與上部封裝200a或上部封裝基板201a之第一側S1相對的第二側S2(右側)附近。換言之，具有第二特性之上部封裝間連接器焊盤210B可非對稱地安置於上部封裝200a或上部封裝基板201a之右半部分R中。分別具有第一特性以及第二特性之上部封裝間連接器焊盤210A以及210B可形成於第二金屬層242下且藉由上部封裝基板201a之下表面暴露。
具有第一特性之上部封裝間連接器焊盤210A可經由金屬層241以及242與通孔281以及282電連接至具有第一特性之導線焊盤270A。因此，具有第一特性之上部封裝間連接器焊盤210A可供應第一以及第二功能。舉例而言，上部封裝間連接器焊盤210A可傳輸或提供資料信號；用 於資料電路之參考電壓(或供應電壓)；及/或位址/控制信號。
具有第二特性之上部封裝間連接器焊盤210B可經由金屬層241以及242與通孔283以及284電連接至具有第二特性之導線焊盤270B。因此，具有第二特性之上部封裝間連接器焊盤210B可供應第三功能。舉例而言，具有第二特性之上部封裝間連接器焊盤210B可提供用於位址/控制電路之參考電壓(或供應電壓)。具有第二特性之上部封裝間連接器焊盤210B中的一者可為虛設件。
參看圖4B，根據發明概念之實施例的上部封裝200b可包含安置於上部封裝基板201b上之半導體裝置250。此處將僅描述與圖4之上部封裝200a的差異。上部封裝基板201b可包含依序堆疊之第一絕緣層231、第一金屬層241、第二絕緣層232、金屬核心層240、第三絕緣層233、第二金屬層242以及第四絕緣層234。根據發明概念之上部封裝基板201b可包含金屬核心層240，金屬核心層240可厚於或硬於其他層。金屬核心層240可充當用於劃分元件/封裝參考電壓之平面表面。特定言之，金屬核心層240可用作接地電壓平面表面。然而，金屬核心層240亦可(例如)實質上用以電連接具有其他功能(諸如，第一功能、第二功能或第三功能)之導電性組件。
為了例示性地展示金屬核心層240可用於第三功能，圖4B說明具有第二特性之導線焊盤270B、具有第二特性之封裝間連接器焊盤210B以及具有第二特性之通孔 283a、283b、284a以及284b連接至金屬核心層240。對比而言，為了例示性地展示金屬核心層240可能不用於第一功能及/或第二功能，圖4B說明具有第一特性之導線焊盤270A、具有第一特性之封裝間連接器焊盤210A以及具有第一特性之通孔281以及282並不連接至金屬核心層240。然而，上文所述之說明僅為實例，且相反的描述亦在發明概念之預期範疇內。
在根據上文所述之實施例的上部封裝200a以及200b中，用於第一功能以及第二功能之導電性組件260A、270A以及210A可非對稱地安置於上部封裝基板201a以及201b之左半部分(L)或第一側S1附近所安置的區域中，使得經組態以連接用於第一功能以及第二功能之導電性組件260A、270A以及210A之路線的長度以及路線之間的偏差可減小。
因此，上部封裝基板201a以及201b之金屬層241以及242的路線形配置或設計可簡化，且由信號路徑之差異所引起的信號延遲之偏差可減小以改良信號完整性。另外，由於金屬核心層240用作接地平面表面或經組態以提供各種參考電壓之平面表面，因此接地或電壓傳輸效應可增強，且雜訊之出現可減少。此外，金屬層241以及242無需用作接地平面表面或提供各種參考電壓，使得金屬層241以及242可較有效地用於為信號選路。另外，即使選路要求變得複雜，對添加另一金屬層之需要仍可減輕。換言之，由於金屬層之數目可減少，因此上部封裝基板201a 以及201b之總厚度可減小或被防止增大。當然，金屬核心層240可部分地用以傳輸電信號。儘管圖4B說明金屬層241與242以及金屬核心層240之形狀以描述概念性的或虛擬的形狀或電連接，但實際形狀並未展示且發明概念不限於任何特定形狀。此概念可應用於本說明書中所附加之所有實施例以及圖式。
圖5A至圖5J為根據發明概念之各種實施例之封裝堆疊結構的示意圖。封裝堆疊結構可包含記憶體封裝以及邏輯封裝。將參看圖3A至圖3I進一步詳細理解封裝堆疊結構。為清楚起見，圖5A至圖5J展示封裝堆疊結構之橫向剖視圖、縱向剖視圖以及部分分解圖。
參看圖5A，根據發明概念之實施例的封裝堆疊結構300a可包含上部封裝200a、下部封裝305a以及封裝間連接器290A與290B。下部封裝305a可包含下部封裝基板301a以及下部半導體裝置350。將參看(例如)圖4A進一步詳細理解上部封裝200a。
下部封裝305a可包含安置於下部封裝基板301a上且連接至下部封裝基板301a之下部半導體裝置350。在一些實施例中，下部半導體裝置350可(例如)藉由覆晶方法使用第一覆晶連接器323以及第二覆晶連接器324連接至下部封裝基板301a。下部半導體裝置350可包含安置於其中之記憶體控制電路349。記憶體控制電路349可非對稱地安置於下部半導體裝置350之邊緣附近的任一側或區域中。如圖5A中所示，例如，記憶體控制電路349可安置 於下部半導體裝置350之左邊緣附近的左側或區域中。由於左側與右側之位置可交換，因此記憶體控制電路349可非對稱地安置於下部半導體裝置350之任一側或區域中。第一覆晶連接器323可電連接至記憶體控制電路349且疊置於記憶體控制電路349上或安置於記憶體控制電路349附近，而第二覆晶連接器324可既不疊置於記憶體控制電路349上亦不安置於記憶體控制電路349附近。因此，第一覆晶連接器323可安置於下部半導體裝置350之第一側S1(亦即，左側)附近，而第二覆晶連接器324可安置於與下部半導體裝置350之第一側S1相對的第二側S2(亦即，右側)附近。
下部封裝基板301a可包含依序堆疊之第一絕緣層331、第一金屬層341、第二絕緣層332、第二金屬層342、第三絕緣層333、絕緣核心層330、第四絕緣層334、第三金屬層343、第五絕緣層335、第四金屬層344以及第六絕緣層336。絕緣核心層330可作為平坦面板型來提供，且包含藉以垂直地形成通孔之孔。其他組件可作為薄膜型層來提供。
另外，金屬層341至344可作為各種類型之水平路線中的一者來提供。因此，金屬層341至344可分為平坦面板或路線之小片段，而非平坦面板形狀。具有第二特性之下部封裝間連接器焊盤310B可形成於第一金屬層341上，如圖5B中所示。第一金屬層341可經由封裝間連接器290A以及290B電連接至上部封裝200a之上部封裝間 連接器焊盤210A以及210B。
下部封裝間連接器焊盤310A以及310B可經由封裝間連接器290A以及290B(分別具有第一特性以及第二特性)分別電連接至上部封裝間連接器焊盤210A以及210B(分別具有第一特性以及第二特性)。
具有第一特性之下部封裝間連接器焊盤310A可經由金屬層341至344中之一者電連接至第一覆晶連接器焊盤321(此連接暗示於圖5B中而並未清楚地展示於圖5B中)。舉例而言，具有第一特性之下部封裝間連接器焊盤310A可經由第二金屬層342分別電連接至第一覆晶連接器焊盤321。第一覆晶連接器焊盤321可經安置以對應於第一覆晶連接器323。亦即，第一覆晶連接器焊盤321可安置於安置有下部半導體裝置350之記憶體控制電路349的區域附近。因此，第一覆晶連接器焊盤321可安置於下部半導體裝置350之左區域附近。換言之，第一覆晶連接器焊盤321可非對稱地安置於下部封裝基板301a上安置有下部半導體裝置350之區域的任一側附近。
在圖5A中，說明第一覆晶連接器焊盤321安置於下部半導體裝置350之第一側S1附近。
第一覆晶連接器焊盤321可經由第一覆晶連接器323電連接至下部半導體裝置350。因此，上部半導體裝置250之具有第一特性之接合墊260A中之至少一者、具有第一特性之導線焊盤270A、具有第一特性之上部封裝間連接器焊盤210A、具有第一特性之封裝間連接器290A、具有第 一特性之下部封裝間連接器焊盤310A、第一覆晶連接器焊盤321以及第一覆晶連接器323可電連接，使得上部半導體裝置250可電連接至下部半導體裝置350之記憶體控制電路349。上部半導體裝置250之具有第二特性之接合墊260B中之至少一者、具有第二特性之導線焊盤270B、具有第二特性之上部封裝間連接器210B、具有第二特性之封裝間連接器290B、具有第二特性之下部封裝間連接器310B以及板連接器309可電連接。具有第一特性之導電性組件260A、270A、210A、290A以及310A可能不直接連接至板連接器309。然而，在具有第一特性之導電性組件260A、270A、210A、290A以及310A中，經組態以提供用於資料電路之參考電壓(或供應電壓)的組件在需要時可直接連接至板連接器309。此處，組件至板連接器309之直接連接可指代在不通過下部半導體裝置350之情況下將組件連接至板連接器309。結果，具有第一特性之導電性組件260A、270A、210A、290A以及310A可安置於封裝堆疊結構300a的第一側S1附近或非對稱地安置於左半部分L中，而具有第二特性之導電性組件260B、270B、210B、290B以及310B可安置於封裝堆疊結構300a的第二側S2附近或非對稱地安置於右半部分R中。
第二覆晶連接器焊盤322可經安置以與第二覆晶連接器324重疊或對應。
左半部分L與右半部分R之位置可交換。
下部底填充材料355可填充於下部半導體裝置350與 下部封裝基板301a之間以圍繞第一覆晶連接器323以及第二覆晶連接器324的橫向表面。
下部模製化合物359可形成於下部封裝基板301a之表面上以圍繞下部半導體裝置350以及封裝間連接器290A、290B的橫向表面。下部模製化合物359可暴露下部半導體裝置350之上表面。
參看圖5B，根據發明概念之實施例的封裝堆疊結構300b可包含上部封裝200a以及下部封裝305b。下部封裝305b可包含下部封裝基板301b以及下部半導體裝置350。下部封裝基板301b可包含依序堆疊之第一絕緣層331、第一金屬層341、第二絕緣層332、金屬核心層340、第三絕緣層333、第二金屬層342、第四絕緣層334、第三金屬層343以及第五絕緣層335。金屬核心層340可電連接至具有第一及/或第二特性之封裝間連接器290A以及290B中的至少一者。舉例而言，金屬核心層340可電連接至具有第二特性之封裝間連接器290B中的任一者，且提供各種參考電壓或充當參考電壓平面表面或接地平面表面。
參看圖5C，根據發明概念之實施例的封裝堆疊結構300c可包含上部封裝200a以及下部封裝305c。下部封裝305c可包含下部封裝基板301c以及下部半導體裝置350。下部封裝基板301c可包含依序堆疊之第一絕緣層331、第一金屬層341、第二絕緣層332、第二金屬層342、第三絕緣層333、金屬核心層340、第四絕緣層334、第三金屬層343以及第五絕緣層335。金屬核心層340可電連接至具有 第一特性以及第二特性之封裝間連接器290A以及290B中的至少一者。舉例而言，金屬核心層340可電連接至具有第二特性之封裝間連接器290中的任一者，且提供各種參考電壓或充當參考電壓平面表面或接地平面表面。
參看圖5D至圖5F，根據發明概念之各種實施例的封裝堆疊結構300d至300f可分別包含上部封裝200b以及下部封裝305a至305c。
參看圖5D，上部封裝基板201b可包含金屬核心層240。參看圖5E以及圖5F，上部封裝基板201b以及下部封裝基板301b可分別包含金屬核心層240以及340。上部封裝200b可參看圖4B來理解，且下部封裝305a至305c可參看圖5A至圖5C來理解。將參看圖5A至圖5C進一步詳細理解當前實施例之描述。
參看圖5G至圖5J，根據發明概念之各種實施例之封裝堆疊結構300g至300j中的每一者可包含上部封裝200a或200b以及下部封裝306a、306b或306c。與圖5A至圖5F之下部封裝305a至305c比較，下部封裝306a至306c中之每一者可包含第一下部半導體裝置350L1以及第二下部半導體裝置350L2。下部半導體裝置350L1可包含下部矽穿孔357。第一下部半導體裝置350L1以及第二下部半導體裝置350L2可藉由晶片間連接器356彼此電連接。晶片間連接器356可分別電連接至下部矽穿孔(TSV)357。第一下部半導體裝置350L1可包含邏輯裝置，且第二下部半導體裝置350L2可包含記憶體裝置。舉例而言，第二下 部半導體裝置350L2可包含寬的I/O記憶體裝置。亦即，下部封裝306a至306c中之每一者可包含使用覆晶方法彼此電連接之邏輯裝置以及記憶體裝置。
返回參看圖5G至圖5J，具有第一特性以及第二特性之封裝間連接器290AU、290AL、290BU以及290BL可分別包含上部封裝間連接器290AU以及290BU與下部封裝間連接器290AL以及290BL。如上文所提及，上部以及下部封裝間連接器290AU、290AL、290BU以及290BL可一體式形成。根據發明概念，封裝間連接器290A以及290B可構成一個封裝間連接器，亦即，其可包含一體式形成的兩個或兩個以上封裝間連接器。因此，圖5A至圖5J中所示之封裝間連接器290AU、AL、290BU以及290BL的形狀彼此相容。
根據發明概念的參看圖5A至圖5J所述之封裝堆疊結構300a至300j中的每一者可包含具有第一特性之導電性組件260A、270A、210A、290A以及310A，導電性組件260A、270A、210A、290A以及310A可安置於其第一側S1附近或非對稱地安置於其左半部分L中。具有第一特性之導電性組件260A、270A、210A、290A以及310A可供應第一功能及/或第二功能。第一功能可包含傳輸或提供資料信號及/或用於資料電路之參考電壓(或供應電壓)。第二功能可包含傳輸位址/控制信號。
返回參看圖5A至圖5J，根據發明概念之封裝堆疊結構300a至300j中的每一者可包含具有第二特性之導電性 組件260B、270B、210B、290B以及310B，導電性組件260B、270B、210B、290B以及310B可安置於其第二側S2附近或非對稱地安置於其右半部分R中。具有第二特性之導電性組件260B、270B、210B、290B以及310B可供應第三功能。第三功能可包含傳輸用於位址/控制電路之參考電壓。
在發明概念中，上部半導體裝置250以及下部半導體裝置350可經由具有第一特性之導電性組件260A、270A、210A、290A以及310A、第一覆晶連接器焊盤321以及第一覆晶連接器323中之一些傳輸以及接收資料信號及/或位址/控制信號。
在圖5G至圖5J中，晶片間連接器356可參看圖3E至圖3G以各種方式安置。具體言之，晶片間連接器356可非對稱地安置於下部半導體裝置350之上表面的部分上或實質上跨越其整個上表面而配置。舉例而言，晶片間連接器356可根據具有第一特性之其他導電性組件260A、270A、210A、290A以及310A的安置而非對稱地安置或安置於其相對位置中。晶片間連接器356可均勻地安置於下部半導體裝置之實質上整個表面上。晶片間連接器356之安置可根據其功能而判定。此外，當屏蔽效應由經由晶片間連接器356傳輸各種參考電壓Vdd/Vss引起時，晶片間連接器356可根據具有第一特性之導電性組件260A、270A、210A、290A以及310A的安置大體上均勻地安置或非對稱地安置。當預期經由晶片間連接器356傳輸資料 信號、位址信號或其他振盪信號時，晶片間連接器356可根據信號傳輸/運送組件之類型以各種方式安置。根據發明概念之實施例，晶片間連接器356可根據其功能以各種圖案非對稱地安置。
在上文所述之封裝堆疊結構300a至300j中，經組態以傳輸或提供資料信號、用於資料電路之參考電壓(或供應電壓)及/或位址/控制信號之具有第一特性之導電性組件260A、270A、210A、290A以及310A之路線形配置或設計可簡化，且由信號路徑之差異所引起的信號延遲之偏差可減小以改良信號轉變到達時序且因此改良完整性。
圖6A至圖6K為根據發明概念之各種實施例之封裝堆疊結構的分解透視圖。特定言之，圖6A至圖6K展示上部封裝包含多個半導體裝置之狀況。在圖6A至圖6K中，相似組件及/或相似參考數字可解釋為具有相同或類似之功能的組件。因此，將僅描述在各別實施例當中的關鍵差異。
參看圖6A，根據發明概念之實施例的封裝堆疊結構400a可包含上部封裝405U、下部封裝405L以及封裝間連接器490A與490B。
上部封裝405U可包含安裝於其上表面上之多個上部半導體裝置451以及452。為簡要起見，假定上部封裝405U包含兩個上部半導體裝置451以及452。然而，可理解，上部封裝405U可包含兩個以上半導體裝置。上部半導體裝置451以及452中之每一者可為隨附各圖式中所示之半 導體裝置中的一者。舉例而言，半導體裝置可為(例如)圖20A中所說明之主控半導體晶片或(例如)圖20C中所說明之從屬半導體晶片。
在其他實施例(例如，圖6B至圖6J)中所使用之上部封裝405U亦可包含安裝於其上的兩個以上半導體裝置。另外，圖6B至圖6J之上部半導體裝置451以及452亦可為圖20A中所說明之主控半導體晶片或圖20C中所說明之從屬半導體晶片。
根據本揭露內容之一個態樣，兩個上部半導體裝置451、452可為相同裝置。另外，兩個上部半導體裝置451、452中之一者為DRAM，且另一者為諸如快閃記憶體之非揮發性記憶體。
參看圖6A，在平面圖中，上部封裝405U可包含第一上部半導體裝置451以及第二上部半導體裝置452，第一上部半導體裝置451以及第二上部半導體裝置452可相對於彼此旋轉90°角。上部半導體裝置451以及452可包含皆具有第一特性之第一接合墊461A以及462A與皆具有第二特性之第二接合墊461B以及462B。如上文所述，具有第一特性之第一接合墊461A以及462A可供應第一功能及/或第二功能，且具有第二特性之第二接合墊461B以及462B可供應第三功能。
具有第一特性之導線焊盤471A以及472A可安置於上部封裝基板410U之兩側附近。在圖6A中，說明兩側為左側以及下側。具有第二特性之導線焊盤471B以及472B 可安置於上部封裝基板410U之其他側附近。具有第一特性之導線焊盤471A以及472A可分別安置於具有第一特性之接合墊461A以及462A附近且電連接至接合墊461A以及462A。具有第二特性之導線焊盤471B以及472B可分別安置於具有第二特性之接合墊461B以及462B附近且電連接至接合墊461B以及462B。更具體言之，具有第一特性之導線焊盤471A以及472A可包含具有第一特性之主要導線焊盤471A以及具有第一特性之次要導線焊盤472A。具有第一特性之主要導線焊盤471A可電連接至第一上部半導體裝置451之具有第一特性之接合墊461A。具有第一特性之次要導線焊盤472A可電連接至第二上部半導體裝置452之具有第一特性之接合墊462A。具有第二特性之導線焊盤471B以及472B可劃分為主要導線焊盤471B以及次要導線焊盤472B。具有第二特性之主要導線焊盤471B可連接至第一上部半導體裝置451之具有第二特性之接合墊461B。具有次要特性之次要導線焊盤472B可連接至第二上部半導體裝置452之具有第二特性之接合墊462B。具有第一特性以及第二特性之導線焊盤471A、471B、472A以及472B可經由(例如)上部封裝基板410U之內部信號選路圖案分別電連接至具有第一特性以及第二特性之封裝間連接器490A以及490B。
參看圖6B至圖6E，根據發明概念之實施例的封裝堆疊結構400b至400e中之每一者的上部封裝405U可包含以各種形狀安置之多個上部半導體裝置451以及452。 參看圖6B以及圖6C，上部半導體裝置451以及452可相對於封裝基板410U之中心線對稱地安置。參看圖6B，具有第一特性之接合墊461A以及462A與具有第一特性之導線焊盤471A以及472A可安置為較接近於上部封裝基板410U的外部部分。具有第二特性之接合墊461B以及462B與具有第二特性之導線焊盤471B以及472B可安置為較接近於上部封裝基板410U的中心。返回參看圖6C，具有第一特性之接合墊461A以及462A與具有第一特性之導線焊盤471A以及472A可安置為較接近於上部封裝基板410U的中心，而具有第二特性之接合墊461B以及462B與具有第二特性之導線焊盤471B以及472B可安置為較接近於上部封裝基板410U的外部部分。
參看圖6D以及圖6E，上部半導體裝置451以及452可安置為彼此平行。返回參看圖6D，上部半導體裝置451以及452可安置為在縱向方向上彼此平行。返回參看圖6E，上部半導體裝置451以及452或者可安置為在橫向方向上彼此平行。
參看圖6F，與圖6E之封裝堆疊結構400e比較，根據發明概念之實施例之封裝堆疊結構400f的上部封裝405U可包含安裝於上部封裝基板410U上在緯向方向上彼此平行的多個上部半導體裝置451以及452。圖6F之上部半導體裝置451相對於圖6E中所示之上部半導體裝置451旋轉180°角。
參看圖6G，根據發明概念之實施例之封裝堆疊結構 400g的上部封裝405U可包含垂直堆疊之多個上部半導體裝置451以及452。
下部封裝405L安置於上部封裝405U下。下部封裝405L包含下部封裝基板410L以及下部半導體裝置450。在一些實施例中，下部半導體裝置450包含安置於上部封裝基板410U之第一邊緣S1g(或鄰近於第一邊緣S1g之第一區域)附近的記憶體控制電路477。單一信號通道可形成於第一上部半導體裝置451以及第二上部半導體裝置452之接合墊461A、462A與記憶體控制電路477之間，以一起控制第一上部半導體裝置451以及第二上部半導體裝置452。
在一些實施例中，第二上部半導體裝置452之長軸線可配置為相對於第一上部半導體裝置451之長軸線實質上平行。
在一些實施例中，接合墊461A、462A各自具有經組態以傳輸資料信號之第一接合墊、經組態以傳輸位址/控制信號之第二接合墊，以及經組態以提供用於資料電路之供應電壓的第四接合墊。第一上部半導體裝置451以及第二上部半導體裝置452之接合墊461A、462A之第一、第二及/或第三接合墊中的大部分(或全部)可安置於上部封裝基板410U之第一區域附近。
另外，接合墊461、462B可包含經組態以提供用於位址/控制電路之供應電壓的第三接合墊。第一上部半導體裝置451以及第二上部半導體裝置452之接合墊461B、462B 之第三接合墊中的大部分(或全部)可安置於上部封裝基板410U中與第一區域相對的第二區域附近。
參看圖6H，根據發明概念之實施例之封裝堆疊結構400h的上部封裝405U可包含彼此疊置地以偏移方式堆疊的多個上部半導體裝置451以及452，以形成階梯狀組態。
參看圖6I，與圖6H比較，上部半導體裝置451以及452可分別包含安置於其一側附近的接合墊461A以及462A。圖6G至圖6I中所示之上部半導體裝置451以及452可如圖6A中所示相對於彼此旋轉90°角。
參看圖6J，根據發明概念之實施例之封裝堆疊結構400j的上部封裝405U可包含彼此成直角疊置地堆疊的多個上部半導體裝置451以及452。圖6J中所示之上部半導體裝置451以及452的形狀以及配置可參看圖6A以及圖6G至圖6I更好地理解。
在一些實施例中，上部封裝基板410U具有第三邊緣S3j以及與第三邊緣S3j相對之第四邊緣S4j，其中每一者安置於第一邊緣S1j與第二邊緣S2j之間。第二上部半導體裝置452之第一接合墊以及第二接合墊中的大部分(或全部)安置於第三邊緣S3j附近，且第二上部半導體裝置452之第三接合墊中的大部分(或全部)安置於第四邊緣S4j附近。
在一些實施例中，下部半導體裝置450可包含安置於上部封裝基板410U之第一邊緣附近的第一記憶體控制電路447，以及在上部封裝基板410U之第三邊緣S3j附近的 第二記憶體控制電路448。根據實施例，第一信號通道(未說明)可形成於第一上部半導體裝置451之第一接合墊以及第二接合墊與第一記憶體控制電路447之間以控制第一上部半導體裝置451，且第二信號通道(未說明)可形成於第二上部半導體裝置452之第一接合墊以及第二接合墊與第二記憶體控制電路448之間以控制第二上部半導體裝置452。以此方式，多個信號通道形成於第一上部半導體裝置451以及第二上部半導體裝置452與下部半導體裝置450之間。
在一些實施例中，下部半導體裝置450可使用導電性凸塊電連接至下部半導體基板410L，這些導電性凸塊可電連接至第一記憶體控制電路447以及第二記憶體控制電路448。
在一些實施例中，第一上部半導體裝置451以及第二上部半導體裝置452為DRAM，且下部半導體裝置450為邏輯裝置。
在一些實施例中，第二上部半導體裝置452之長軸線相對於第一上部半導體裝置451之長軸線成直角安置。
參看圖6K，根據發明概念之實施例的封裝堆疊結構400k可更包含安置於下部半導體裝置450上之堆疊半導體裝置453。堆疊半導體裝置453可包含寬的I/O記憶體裝置。具體言之，晶片間連接器456可安置於下部半導體裝置450之表面上。晶片間連接器456可非均勻地、非相等地或非對稱地安置於下部半導體裝置450之表面的兩側 處。然而，晶片間連接器456可按照圖3E至圖3G中所示之形狀中的一者形成。下部半導體裝置450以及堆疊半導體裝置453可經由晶片間連接器456彼此電連接。
根據發明概念之各種實施例的圖6A至圖6K中所示之封裝堆疊結構400a至400k中的每一者可包含多個上部半導體裝置451以及452，且可更包含具有第一特性以及第二特性之封裝間連接器490A以及490B。封裝間連接器490A以及490B可非對稱地安置於封裝堆疊結構400a至400k之左半部分或右半部分中。封裝間連接器490A以及490B可分別包含上部封裝間連接器490AU以及490BU與下部封裝間連接器490AL以及490BL。參看其他圖式更廣泛地進一步詳細描述發明概念。
圖7A至圖7G為根據發明概念之各種實施例之上部封裝的示意圖。為清楚起見，圖7A至圖7G說明包含接合導線575之半導體裝置551以及552的橫向截面圖以及封裝基板501a至501h之示意性縱向截面圖。如圖6A或圖6J中所示，半導體裝置551以及552中之一者可相對於另一者旋轉90°角且水平地安置或堆疊。然而，在圖7A至圖7G中，為簡單起見，半導體裝置551以及552展示為彼此平行安置，類似於如圖6B中所示的半導體裝置451、452的配置。晶粒接合薄膜555以及上部模製化合物(為簡單起見，未說明)可得以形成。如上文所述，術語「主要」可指代電連接至第一半導體裝置551之導電性結構，且術語「次要」可指代電連接至第二半導體裝置552的導電性 結構。
舉例而言，具有第一特性之主要導電性結構可包含具有第一特性之主要接合墊561A、具有第一特性之主要導線焊盤571A，以及具有第一特性之主要上部封裝間連接器焊盤510A。具有第二特性之主要導電性結構可包含具有第二特性之主要接合墊561B、具有第二特性之主要導線焊盤571B，以及具有第二特性之主要上部封裝間連接器焊盤510B。
連接至第二半導體裝置552之具有第一特性之次要導電性結構可包含具有第一特性之次要接合墊562A、具有第一特性之次要導線焊盤572A，以及具有第一特性之次要上部封裝間連接器焊盤510A。
具有第二特性之次要導電性結構可包含具有第二特性之次要接合墊562B、具有第二特性之次要導線焊盤572B，以及具有第二特性之次要上部封裝間連接器焊盤510B。
在本實施例中，具有第一特性之上部封裝間連接器焊盤510A並不劃分為主要以及次要上部封裝間連接器焊盤。另外，具有第二特性之上部封裝間連接器焊盤510B並不劃分為主要以及次要上部封裝間連接器焊盤。
如上文所述，具有第一特性之導電性結構可供應第一功能及/或第二功能，且具有第二特性之導電性結構可供應第三功能。第一功能可包含傳輸或提供資料信號及/或用於資料電路之參考電壓。第二功能可包含傳輸位址/控制信 號。第三功能可包含傳輸用於位址/控制電路之參考電壓。
根據發明概念之各種實施例的上部封裝500a可包含如圖所示水平地配置或垂直地彼此疊置地堆疊(未說明)於封裝基板501a上的多個半導體裝置551以及552。半導體裝置551以及552可包含具有第一特性之接合墊561A、562A。半導體裝置551以及552亦可包含具有第二特性之接合墊561B、562B。具有第一特性之導線焊盤571A、572A可安置於封裝基板501a上。具有第二特性之導線焊盤571B、572B亦可安置於封裝基板501a上。具有第一特性以及第二特性之導線焊盤571A、571B、572A以及572B可劃分為電連接至第一上部半導體裝置551之主要導線焊盤以及電連接至第二上部半導體裝置552的次要導線焊盤。
具有第一特性之導線焊盤571A以及572A可電連接至具有第一特性之封裝間連接器焊盤510A，且具有第二特性之導線焊盤571B以及572B可電連接至具有第二特性之封裝間連接器焊盤510B。
根據本揭露內容之態樣，若上文所論述之功能性非對稱接合墊561A、562A如圖7a中所示而配置，則可使接合墊561A、562A與導線焊盤571A、572A之間的信號路徑(或其他內連線元件及/或記憶體控制電路)短於習知配置中之情形。封裝基板501a可包含依序堆疊之第一絕緣層531、第一金屬層541、第二絕緣層532、第二金屬層542、第三絕緣層533、絕緣核心層530、第四絕緣層534、第三 金屬層543、第五絕緣層535、第四金屬層544以及第六絕緣層536。
通孔581a、581b、582a、582b、582c、583a、583b、586a、586b、587a、587b、587c以及588可垂直地連接金屬層541至544，且穿透第二至第五絕緣層532至535以及絕緣核心層530。儘管說明通孔581a、581b、582a、582b、582c、583a、583b、586a、586b、587a、587b、587c以及588非對稱地安置，但通孔581a、581b、582a、582b、582c、583a、583b、586a、586b、587a、587b、587c以及588可能並非非對稱地安置而是可實際上安置於各種其他位置且可採用各種其他形狀。在圖7A中，為進行電連接之概念描述而說明通孔581a、581b、582a、582b、582c、583a、583b、586a、586b、587a、587b、587c以及588。
在本實施例中，具有第一特性之封裝間連接器焊盤510A可安置於封裝基板501a之第一側(或第一邊緣)S1附近。在圖7a中，第一側S1可為左側。因此，具有第一特性之封裝間連接器焊盤510A可安置於封裝基板501a之左半部分L中。具有第二特性之封裝間連接器焊盤510B可安置於與封裝基板501a之第一側S1相對的第二側(或第二邊緣)S2附近。在圖7A中，第二側S2可為右側。具有第二特性之封裝間連接器焊盤510B可安置於封裝基板501a之右半部分R中。
參看圖7B，根據發明概念之實施例之上部封裝500b的封裝基板501b可包含以依序或交替方式堆疊的第一絕 緣層531、第一金屬層541、第二絕緣層532、第二金屬層542、第三絕緣層533、金屬核心層540、第四絕緣層534、第三金屬層543以及第五絕緣層535。
具有第二特性之導電性組件561B、562B、571B以及572B，以及510B中的一些可能並不電連接至金屬核心層540。舉例而言，一或多個金屬核心層(諸如，金屬核心層540)可用以提供各種參考電壓(或供應電壓)。另外，金屬核心層540可用作用於一個參考電壓或各種參考電壓之平面表面。在一個實例中，金屬核心層540可經由各種通孔583a、583b、588a以及588b單獨地或同時地連接至具有第二特性之導線焊盤571B以及572B。
參看圖7C，根據發明概念之實施例之上部封裝500c的封裝基板501c可包含依序堆疊的第一絕緣層531、第一金屬層541、第二絕緣層532、金屬核心層540、第三絕緣層533、第二金屬層542、第四絕緣層534、第三金屬層543以及第五絕緣層535。可參看圖7B理解上部封裝500c之描述。
參看圖7D，根據發明概念之實施例之上部封裝500d的封裝基板501d可包含依序堆疊的第一絕緣層531、第一金屬層541、第二絕緣層532、金屬核心層540、第三絕緣層533、第二金屬層542以及第三絕緣層534。舉例而言，第一金屬層541可堆疊於金屬核心層540上，且第二金屬層542可堆疊於金屬核心層540下。亦即，第一金屬層541以及第二金屬層542可配置於金屬核心層540之任一側上。
在本實施例中，具有第一特性之主要導線焊盤571A可使用第一金屬層541電連接至具有第一特性之封裝間連接器焊盤510A，且具有第一特性之次要導線焊盤572A可經由第二金屬層542電連接至具有第一特性之封裝間連接器焊盤510A。
金屬核心層540可電連接至具有第二特性之主要導線焊盤571B以及次要導線焊盤572B與具有第二特性之封裝間連接器焊盤510B中的一些。
參看圖7E，根據發明概念之實施例的上部封裝500e可包含經由上部TSV 561va以及561vb彼此電連接的多個上部半導體裝置551至554。具有第一特性之上部TSV 561va可傳輸或提供資料信號；用於資料電路之參考電壓(或供應電壓)；及/或位址/控制信號。具有第二特性之上部TSV 561vb可提供用於位址/控制電路之參考電壓(或供應電壓)及/或元件/封裝參考電壓。上部封裝基板501e可包含可電連接至具有第一特性之上部TSV 561va的具有第一特性之通孔墊271va，以及可電連接至具有第二特性之上部TSV 561vb的具有第二特性之通孔墊271vb。
具有第一特性之上部TSV 561va以及具有第一特性之通孔墊571va可非對稱地安置於半導體裝置551至554或上部封裝500e中之每一者的左半部分L中，或安置於其第一側S1附近。具有第二特性之上部TSV 561vb以及具有第二特性之通孔墊571vb可非對稱地安置於半導體裝置551至554或上部封裝500e中之每一者的右半部分R中， 或安置於其第二側S2附近。在圖式中，省略晶粒接合薄膜以及模製化合物。可在發明概念之精神以及範疇內使用任何合適的囊封製程或材料。
具有第一特性之通孔墊571va可電連接至具有第一特性之封裝間連接器焊盤510A，且具有第二特性之通孔墊571vb可電連接至具有第二特性之封裝間連接器焊盤510B。因此，具有第一特性之封裝間連接器焊盤510A可安置於上部封裝500e之第一側S1附近或非對稱地安置於其左半部分L中。具有第二特性之封裝間連接器焊盤510B可安置於上部封裝500e之第二側S2附近或非對稱地安置於其右半部分R中。
參看圖7F，根據發明概念之實施例的上部封裝500f可包含依序堆疊之多個上部半導體裝置551以及552。由於可參看其他圖式全面地理解本實施例，因此將省略其詳細描述。在圖7F中，半導體裝置551以及552說明為彼此間隔開，而在其之間無黏著層。然而，實務上，半導體裝置552可堆疊於半導體裝置551上，而在其之間配置有黏著層(未圖示)。
參看圖7G，根據發明概念之實施例的上部封裝500h可包含藉由上部TSV 561va、561vb、562va以及562vb彼此電連接的多個上部半導體裝置551至554。可參看圖7F理解本實施例之詳細描述。
參看圖7H，根據發明概念之實施例的上部封裝500g可包含以階梯形式堆疊之多個上部半導體裝置551以及 552。可參看本說明書之其他圖式進一步詳細理解根據本實施例之上部半導體裝置551以及552的堆疊形狀。
返回參看圖7B至圖7H，根據發明概念之各種實施例的金屬層541至543以及金屬核心層540可如表1中所示以各種方式使用。金屬層541至543之位置可為可互換的。另外，金屬層541至543以及金屬核心層540可按照除表1中所提出之實例以外的各種方式使用。
圖8A至圖8I為根據發明概念之一些實施例之下部封裝的截面圖、縱向剖視圖以及部分分解圖。
參看圖8A，根據發明概念之實施例的下部封裝600a可包含下部封裝基板601a以及安置於下部封裝基板601a上的下部半導體裝置650。
下部封裝基板601a可包含安置於其第一側或第一邊緣S1附近之具有第一特性之下部封裝間連接器焊盤610A。亦即，下部封裝基板601a可包含可非對稱地安置於其左半部分L中的具有第一特性之下部封裝間連接器焊盤610A。下部封裝基板601a可包含安置於下部半導體裝置650之第一側S1附近的第一覆晶連接器623以及對應於第一覆晶連接器623之第一覆晶連接器焊盤621。亦即，下部封裝基板601a可包含非對稱地安置於下部半導體裝置650之左半部分L中的第一覆晶連接器623以及對應於第一覆晶連接器623之第一覆晶連接器焊盤621。
下部封裝基板601a可包含安置於與其第一側S1相對之第二側或第二邊緣S2附近的具有第二特性之封裝間連接器焊盤610B。亦即，下部封裝基板601a可包含可非對稱地安置於其右半部分R中的具有第二特性之封裝間連接器焊盤610B。根據本實施例之下部封裝基板601a可包含對應於安置於與其第一側S1相對之第二側S2附近的第二覆晶連接器624之第二覆晶連接器焊盤622。亦即，下部封裝基板610a可包含對應於非對稱地安置於下部半導體裝置650之右半部分R中之第二覆晶連接器624的第二覆 晶連接器焊盤622。
下部封裝基板601a可包含依序堆疊之第一絕緣層631、第一金屬層641、第二絕緣層632、第二金屬層642、第三絕緣層633、第三金屬層643、第四絕緣層634、絕緣核心層630、第五絕緣層635、第四金屬層644、第六絕緣層636、第五金屬層645、第七絕緣層637、第六金屬層646以及第八絕緣層638。
第一金屬層641可包含下部封裝間連接器焊盤610A以及610B與覆晶連接器焊盤621以及622。第一金屬層641可用以提供各種參考電壓或供應電壓。在一些實施例中，第一金屬層641可用作元件/封裝參考電壓平面表面，特定言之，接地電壓平面表面。第二金屬層642可用作傳輸或提供資料信號、用於資料電路之參考電壓(或供應電壓)，或位址/控制信號的路線。第三金屬層643以及第四金屬層644亦可用作傳輸或提供資料信號、用於資料電路之參考電壓，或位址/控制信號的路線。特定言之，第三金屬層643以及第四金屬層644可用作傳輸位址/控制信號之路線。第五金屬層645可用以傳輸不同於資料信號、用於資料電路之參考電壓，以及位址/控制信號中之至少一者的其他信號。舉例而言，下部半導體裝置650可主要用以與外部設備傳達資料信號或其他信號。第六金屬層646可電連接至板連接器609。因此，第六金屬層646可根據板連接器609之數目以及配置而設計。第六金屬層646亦可用作用於元件/封裝參考電壓之平面表面。
下部半導體裝置650可包含邏輯裝置。下部半導體裝置650可包含安置於其左半部分L或下部封裝基板601a之第一側S1附近的記憶體控制電路649。下部半導體裝置650可經由第一覆晶連接器623以及第二覆晶連接器624電連接至金屬層641至646。第一覆晶連接器623可安置於對應於下部半導體裝置650之記憶體控制電路649之位置的位置中。亦即，第一覆晶連接器623以及第一覆晶連接器焊盤621可安置於對應於下部半導體裝置650之記憶體控制電路649之位置的位置中。
第二覆晶連接器624可安置於下部半導體裝置650之右半部分R或與下部封裝基板601a之第一側S1相對的第二側S2附近。第二側S2可為右側。因此，第二覆晶連接器624可安置於下部半導體裝置650之右半部分R中。下部半導體裝置650可電連接至第一覆晶連接器623以及第一覆晶連接器焊盤621，且與待位於下部半導體裝置650之上的上部半導體裝置(未說明)傳達信號或資料。如上文所述，資料信號以及位址/控制信號可經由第一覆晶連接器623以及第一覆晶連接器焊盤621在上部半導體裝置與下部半導體裝置650之間傳達。然而，各種參考電壓(例如，用於資料電路之參考電壓、用於位址/控制電路之參考電壓，及/或元件/封裝參考電壓)可能不直接連接至第一覆晶連接器623以及第一覆晶連接器焊盤621。亦即，各種參考電壓可能並非經由下部半導體裝置650提供。下部模製化合物655可填充於下部半導體裝置650與下部封裝 基板601a之間以圍繞覆晶連接器623以及624的橫向表面。為簡要起見，在圖式中省略下部模製化合物。
參看圖8B至圖8E，根據發明概念之一些實施例之下部封裝600b至600e中的每一者可包含安置於下部封裝基板601b至601e中之相應者上的下部半導體裝置650。下部封裝基板601b至601e中之每一者可包含多個絕緣層631至637、多個金屬層641至645，以及金屬核心層640。絕緣層631至637可形成於金屬層641至645之上表面以及下表面上，以及金屬層641至645之間。下部封裝600b至600e可根據半導體裝置或電子系統之特性以各種方式選擇以及組合。亦即，金屬核心層640之位置可按照各種方式變化，以最小化由經由鄰近之金屬層641至645傳輸之信號之間的干擾引起的信號損失、雜訊或時間延遲。
返回參看圖8A至圖8E，當上部封裝包含至少三個記憶體裝置時，可較有效地使用具有至少五個金屬層641至646之下部封裝基板601a至601e。因此，當上部封裝包含兩個以上記憶體裝置時，可較有效地使用具有至少六個金屬層641至646的下部封裝基板。
參看圖8A至圖8E所述之下部封裝600a至600e可根據下部封裝基板601a至601e之目的而選擇以及設計。具體言之，金屬層641至645以及金屬核心層640之堆疊的次序可根據金屬層641至645之目的以各種方式適當地修改。舉例而言，下部封裝600a至600e可經設計以使得易受雜訊影響之信號可傳輸至安置於金屬核心層640附近的 金屬層。
參看圖8F至圖8H，根據發明概念之各種實施例之下部封裝600f至600h中的每一者可包含安置於下部封裝基板601f至601h中之相應者上的下部半導體裝置650。下部封裝基板601f至601h中之每一者可包含多個絕緣層631至636、多個金屬層641至644，以及金屬核心層640。當上部封裝包含至少兩個半導體裝置且需要至少兩條資料信號傳輸路線以及兩條位址信號傳輸路線時，可極有效地使用下部封裝600f至600h。另外，可按照各種方式調整金屬核心層640之位置。舉例而言，第一至第四金屬層641至644以及金屬核心層640可如(例如)表2中所示以不同方式組合。
表2中所提出之實施例僅為例示性實施例，且其他實施例涵蓋於本文的發明原理內。金屬層641至644以及金屬核心層640之堆疊的次序以及其目的可根據產品之用途 或電路設計者之意圖來修改。
參看圖8I，根據發明概念之實施例的下部封裝600i可包含第一下部半導體裝置650L1以及第二下部半導體裝置650L2。第一下部半導體裝置650L1可包含邏輯裝置，且第二下部半導體裝置650L2可包含寬的I/O記憶體裝置。第一下部半導體裝置650L1可包含下部TSV 657。晶片間連接器656可安置於下部TSV 657上。晶片間連接器656可分別經由下部TSV 657電連接至覆晶連接器623以及624。因此，第一下部半導體裝置650L1以及第二下部半導體裝置650L2可彼此電連接。可參看其他隨附圖式進一步詳細理解晶片間連接器656以及下部TSV 657的各種配置。舉例而言，如將參看隨附圖式理解，晶片間連接器656以及下部TSV 657可非對稱地安置於下部半導體裝置650L1以及650L2中之一者的一側附近。
圖9A至圖9H為根據發明概念之各種實施例之封裝堆疊結構的截面圖。
參看圖9A至圖9H，根據發明概念之一些實施例之封裝堆疊結構700a至700i中的每一者可包含上部封裝500a以及500d、下部封裝600a以及600g，以及封裝間連接器590A以及590B。可參看(例如)圖7A至圖7H(特定言之，圖7A或圖7D)進一步詳細理解上部封裝500a以及500d，而可參看(例如)圖8A至圖8I(特定言之，圖8A以及圖8G)進一步詳細理解下部封裝600a以及600g。
參看圖9A，上部封裝基板501a以及下部封裝基板 601a可分別包含絕緣核心層330以及630。可參看圖7A以及其描述進一步詳細理解上部封裝500a，而可參看圖8A以及其描述進一步詳細理解下部封裝600a。
參看圖9B，上部封裝基板501b可包含絕緣核心層330，且下部封裝基板601b可包含金屬核心層640。可參看圖7A以及其描述進一步詳細理解上部封裝500a，且可參看圖8G以及其描述進一步詳細理解下部封裝600g。
參看圖9C，上部封裝基板501c可包含金屬核心層340，且下部封裝基板601c可包含絕緣核心層630。可參看圖7D以及其描述進一步詳細理解上部封裝500d，且可參看圖8A以及其描述進一步詳細理解下部封裝600a。
參看圖9D，上部封裝基板501d以及下部封裝基板601d可分別包含金屬核心層340以及640。可參看圖7D以及其描述進一步詳細理解上部封裝500d，且可參看圖8CG以及其描述進一步詳細理解下部封裝600g。
返回參看圖9A至圖9D，上部封裝500a以及500d中之每一者可包含至少兩個上部半導體裝置551以及552。在平面圖中，上部半導體裝置551以及552可相對於彼此旋轉90°角且在水平或垂直方向上安置，如參看圖6A至圖6K進一步詳細描述。在上部半導體裝置551以及552中之每一者中，封裝堆疊結構700a至700d中之每一者可包含安置於其第一側S1(或第一側或第一邊緣S1附近之區域)附近的具有第一特性之封裝間連接器590A，以及安置於與其第一側S1相對之第二側S2(或第二側或第二邊緣S2 附近之區域)附近的具有第二特性之封裝間連接器590B。或者，封裝堆疊結構700a至700d中之每一者可包含非對稱地安置於其左半部分L中之具有第一特性之封裝間連接器590A，以及非對稱地安置於其右半部分R中之具有第二特性之封裝間連接器590B。
如上文所述，具有第一特性之封裝間連接器590A可供應第一功能及/或第二功能，且具有第二特性之封裝間連接器590B可供應第三功能。第一功能可包含傳輸或提供資料信號及/或用於上部半導體裝置551以及552之資料電路的參考電壓(或供應電壓)。第二功能可包含傳輸上部半導體裝置551以及552之位址/控制信號。第三功能可包含提供用於上部半導體裝置551以及552之位址/控制電路的參考電壓(或供應電壓)。
可參看各種其他隨附圖式理解其他組件之描述。
返回參看圖9E至圖9H，根據發明概念之各種實施例之封裝堆疊結構700e至700h中的每一者可包含上部封裝500a以及500d、下部封裝600a以及600g與封裝間連接器590A以及590B，且下部封裝600a以及600g中之每一者可包含第一下部半導體裝置650L1以及第二下部半導體裝置650L2。可參看圖8I理解封裝堆疊結構700e至700h之詳細描述。
圖10為根據發明概念之一些實施例的半導體裝置之接合墊之配置的概念平面圖。
參看圖10，半導體裝置21可包含安置於左半部分L 之左區域Ls中的第一接合墊31以及第四接合墊34，以及安置於右半部分R之右區域Rs中的第三接合墊33以及第二接合墊32。第四接合墊34可配置於左半部分L之左區域Ls中。第一接合墊31可傳輸資料信號，第四接合墊34可提供用於資料電路之參考電壓(或供應電壓)，第三接合墊33可傳輸位址/控制信號，且第二接合墊32可提供用於位址/控制電路之參考電壓(或供應電壓)及/或元件/封裝參考電壓。更具體言之，對應於資料信號之第一接合墊31以及第四接合墊34可安置於左區域Ls中，且對應於位址/控制信號之第三接合墊33以及對應於元件/封裝參考電壓之第二接合墊32可安置於右區域Rs中。因此，即使在半導體裝置具有上文所論述之對稱信號接合墊配置時，仍可使用本揭露內容之實施例。換言之，即使用於資料信號之接合墊31以及用於位址/控制信號之接合墊33並非非對稱地安置於記憶體裝置中(如圖10中所示)，用於資料信號之導電性元件或封裝間連接器以及用於位址/控制信號的導電性元件或封裝間連接器仍可非對稱地安置於POP結構的記憶體封裝基板中。結果，封裝基板PCB層之數目可減少，且有效的信號選路可達成。
圖11A以及圖11B為根據發明概念之其他實施例之半導體封裝的橫向截面圖、縱向截面圖以及部分分解圖。
參看圖11A，根據發明概念之實施例的半導體封裝800a可包含安置於封裝基板801a上之半導體裝置850。
半導體裝置850可包含安置於其左半部分L之左區域 Ls中的第一接合墊861以及第二接合墊862，以及安置於其右半部分R之右區域Rs中的第三接合墊863以及第四接合墊864。第四接合墊864可配置於半導體裝置850之左半部分L的左區域Ls中。可參看圖10進一步詳細理解第二至第四接合墊862至864。
封裝基板801a可包含依序堆疊之第一絕緣層831、第一金屬層841、第二絕緣層832、絕緣核心層830、第三絕緣層833、第二金屬層842以及第四絕緣層834。
封裝基板801a可包含安置於第一金屬層上之第一導線焊盤871、第二導線焊盤872、第三導線焊盤873以及第四導線焊盤874。
第一接合墊861、第二接合墊862、第三接合墊863以及第四接合墊864可分別經由接合導線875分別電連接至第一導線焊盤871、第二導線焊盤872、第三導線焊盤873以及第四導線焊盤874。
封裝基板801a可包含安置於第二金屬層842之下表面上的具有第一特性之封裝間連接器焊盤810A，以及安置於第二金屬層842之下表面上的具有第二特性之封裝間連接器焊盤810B。具有第一特性之封裝間連接器焊盤810A可電連接至第一至第三導線焊盤871至873，且具有第二特性之封裝間連接器焊盤810B可電連接至第四導線焊盤874。
具有第一特性之封裝間連接器焊盤810A可安置於封裝基板801a之第一側(或第一邊緣)S1附近，且具有第 二特性之封裝間連接器焊盤810B可安置於與封裝基板801a之第一側相對的第二側(或第二邊緣)S2附近。
在圖11A中，第一側S1可對應於左側，且第二側S2可對應於右側。因此，具有第一特性之封裝間連接器焊盤810A可非對稱地安置於封裝基板801a之左半部分L中，而具有第二特性之封裝間連接器焊盤810B可非對稱地安置於封裝基板801a的右半部分R中。
參看圖11B，與圖11A之半導體封裝800a比較，根據發明概念之實施例的半導體封裝800b可包含以依序或交替方式堆疊的第一絕緣層831、第一金屬層841、第二絕緣層832、金屬核心層840、第三絕緣層833、第二金屬層842以及第四絕緣層834。第四導線焊盤874中之一些可電連接至金屬核心層840。具體言之，金屬核心層840可用作用於元件/封裝參考電壓之平面表面(特定言之，接地平面表面)。將參看圖11A理解其他組件。
圖12A至圖12J為根據發明概念之各種實施例之封裝堆疊結構的橫向剖視圖以及縱向剖視圖。
參看圖12A至圖12J，根據發明概念之一些實施例之封裝堆疊結構805a至805j中的每一者可包含上部封裝800a以及800b、下部封裝305a至305c，以及封裝間連接器890A以及890B。可參看(例如)圖11A以及圖11B進一步詳細理解上部封裝800a以及800b，而可參看圖5A至圖5C進一步詳細理解下部封裝305a至305c。
封裝間連接器890A以及890B可包含具有第一特性之 封裝間連接器890A以及具有第二特性之封裝間連接器890B。具有第一特性之封裝間連接器890A可電連接至具有第一特性之上部封裝間焊盤810A以及具有第一特性之下部封裝間焊盤310A。具有第二特性之封裝間連接器890B可電連接至具有第二特性之上部封裝間焊盤810B以及具有第二特性之下部封裝間焊盤310B。具有第一特性之封裝間連接器890A可安置於封裝堆疊結構805a至805j中之每一者的第一側(或第一邊緣)S1附近，或非對稱地安置於其左半部分L中。具有第二特性之封裝間連接器890B可安置於封裝堆疊結構805a至805j中之每一者的第二側S2附近，或非對稱地安置於其右半部分R中。另外，可參看圖11A以及圖11B與圖5A至圖5C進一步詳細理解上部封裝間連接器焊盤810A、810B以及下部封裝間連接器焊盤310A、310B，覆晶連接器焊盤321以及322，以及覆晶連接器323以及324的描述。
參看圖12A、圖12B、圖12C、圖12G以及圖12H，上部封裝基板801a可包含絕緣核心層830。參看圖12D、圖12E、圖12F、圖12I以及圖12J，上部封裝基板801b可包含金屬核心層840。參看圖12A、圖12D、圖12G以及圖12I，下部封裝基板301a可包含絕緣核心層330。參看圖12B、圖12C、圖12E、圖12F、圖12H以及12J，下部封裝基板301b以及301c中之每一者可包含金屬核心層340。金屬核心層340可電連接至具有第二特性之封裝間連接器890B中的一些。
可參看其他隨附圖式進一步詳細理解金屬核心層340以及其他組件的詳細描述。
參看圖12G至圖12J，根據發明概念之一些實施例之封裝堆疊結構805g至805j中的每一者可包含下部封裝306a或306c，下部封裝306a或306c可更包含第一下部半導體裝置350L1、第二下部半導體裝置350L2、晶片間連接器356以及下部TSV 357。可藉由使用各種實施例(諸如，圖12A至圖12F中所示之實施例)形成封裝堆疊結構805g至805j。根據本揭露內容之額外態樣，先前所述之實施例的部分(例如，圖12A至圖12F之實施例)可組合以形成在本揭露內容之精神以及範疇內的封裝堆疊結構。舉例而言，可參看其他圖式以及其描述以各種方式組合、應用以及理解第一下部半導體裝置350L1以及第二下部半導體裝置350L2、晶片間連接器356以及下部TSV 357。圖13A至圖13D為根據發明概念之一些實施例之上部封裝的示意圖，其為清楚起見展示半導體裝置之橫向截面圖以及封裝基板之縱向截面圖。下文中，術語「主要」可指代電連接至第一半導體裝置之導電性結構，且術語「次要」可指代電連接至第二半導體裝置的導電性結構。然而，術語「主要」以及「次要」並未在圖式中分類，此是因為在主要結構與次要結構之間的區別並不影響對發明概念的理解。
參看圖13A至圖13D，根據發明概念之實施例之上部封裝900a至900d中的每一者可包含安置於上部封裝基板901a至901d中之相應者上的多個上部半導體裝置951以 及952。上部半導體裝置951以及952可包含接合墊961至964以及分散於其兩側處的導線焊盤971至974。可按照圖6A至圖6H中所示之各種形狀安置半導體裝置951以及952。因此，儘管為簡要起見說明兩個半導體裝置951以及952以鏡面影像方式水平安置，但應理解，半導體裝置951以及952可相對於彼此旋轉90°或180°角或垂直堆疊。
返回參看圖13A，上部封裝基板901a可包含絕緣核心層330。返回參看圖13B至圖13D，上部封裝900b至900d中之每一者可包含金屬核心層340。
上部封裝基板901a至901d中之每一者可包含：具有第一特性之上部封裝間連接器焊盤910A，上部封裝間連接器焊盤910A可安置於所述上部封裝基板之第一側S1(或第一邊緣)或左側附近或非對稱地安置於其左半部分L中；以及具有第二特性之上部封裝間連接器焊盤910B，上部封裝間連接器焊盤910B可安置於與第一側S1相對之第二側(或第二邊緣)S2或右側附近或非對稱地安置於右半部分R中。可參看(例如)圖7A至圖7D進一步詳細理解上部半導體基板910a至910d。
圖14A至圖14U為發明概念之各種實施例之封裝堆疊結構的橫向截面圖以及縱向截面圖。圖14A至圖14U說明封裝間連接器之各種形狀。在本申請案中，圖14A至圖14U中所示之封裝間連接器的形狀不限於圖14A至圖14U中所揭露的特定實施例，而是亦可應用於本揭露內容以及 其其他修改中所揭露的其他實施例。
參看圖14A至圖14U，根據發明概念之各種實施例之封裝堆疊結構1000a至1000u中的每一者可包含上部封裝900a至900c中之一者、下部封裝605a至605c中之一者，以及封裝間連接器990A以及990B。
可參看其他隨附圖式進一步詳細理解上部封裝900a至900c以及下部封裝605a至605c的各別組件。封裝間連接器990A以及990B可包含具有上文所述之第一特性之封裝間連接器990A以及具有上文所述之第二特性之封裝間連接器990B。在一些實施例中，具有特性之封裝間連接器990A可傳輸或提供資料信號；用於資料電路之參考電壓(或供應電壓)；以及上部半導體裝置951以及952的位址/控制信號。具有第一特性之封裝間連接器990A可安置於封裝堆疊結構1000a至1000u中之每一者的第一側(或第一邊緣)S1或左側附近，或非對稱地安置於其左半部分L中。具有第二特性之封裝間連接器990B可提供用於位址/控制電路之參考電壓(或供應電壓)。具有第二特性之封裝間連接器990B可安置於封裝堆疊結構1000a至1000u中之每一者的第二側S2或右側(或第二邊緣)附近，或非對稱地安置於其右半部分R中。封裝間連接器990A以及990B可按照各種形狀形成。稍後將參看圖15A至圖15D詳細描述封裝間連接器990A以及990B的各種形狀。
參看圖14A至圖14C以及圖14M至圖14O，上部封裝基板901a可包含絕緣核心層330。參看圖14D至圖14I 以及圖14P至圖14U，上部封裝基板901b、901c、501f、501g以及501h中之每一者可包含金屬核心層340。
參看圖14A、圖14D、圖14G、圖14M、圖14P以及圖14S，下部封裝基板606a可包含絕緣核心層630。參看圖14B以及圖14C、圖14E以及圖14F、圖14H以及圖14I、圖14N以及圖14O、圖14Q以及圖14R，以及圖14T以及14U，下部封裝基板606b以及606c中之每一者可包含金屬核心層640。
圖15A至圖15D為根據發明概念之各種實施例之封裝間連接器的示意圖。
參看圖15A，根據發明概念之實施例的封裝間連接器61可形成於上部封裝基板51U與下部封裝基板51L之間。具體言之，封裝間連接器61可電連接至上部封裝基板51U之上部金屬層54U以及上部焊盤55U，且電連接至下部封裝基板51L之下部金屬層54L以及下部焊盤55L。封裝間連接器61可具有體積大於下部部分之體積的上部部分。整個封裝間連接器61可形成單一主體。
參看圖15B，根據發明概念之實施例的封裝間連接器62可包含具有相對大的體積之上部封裝間連接器62U以及具有相對小的體積之下部封裝間連接器62L。當下部封裝間連接器62L具有相對小的體積時，下部封裝間連接器焊盤55L之水平間距可減小。因此，封裝間連接器52可根據較小的水平間距形成。
參看圖15C，根據發明概念之實施例的封裝間連接器 63可包含具有相對小的體積之上部封裝間連接器63U以及具有相對大的體積之下部封裝間連接器63L。
參看圖15D，根據發明概念之實施例的封裝間連接器64可包含上部封裝間連接器64U、中間封裝間連接器64M以及下部封裝間連接器64L。當根據本實施例之封裝間連接器64具有極小的水平間距時，封裝間連接器64(由上部封裝間連接器64U、中間封裝間連接器64M以及下部封裝間連接器64L之組合形成)可具有相對大的長度以及小的水平寬度。
參看圖16A以及圖16B，根據發明概念之各種實施例，根據發明概念之實施例的模組2000可包含安裝於模組基板2010上之封裝堆疊結構2030。模組2000可更包含安裝於模組基板2010上之MP 2020。I/O終端機2040可安置於模組基板2010之至少一側上。封裝堆疊結構2030可使用覆晶技術安裝於模組基板2010上。舉例而言，封裝堆疊結構2030以及模組基板2010可藉由板連接器2035彼此電連接。封裝堆疊結構2030可包含上部半導體裝置2032U以及下部半導體裝置2032L。上部半導體裝置2032U可包含記憶體半導體裝置，而下部半導體裝置2032L可包含邏輯半導體裝置。
封裝堆疊結構2030可包含安置於其中的具有第一特性之導電性連接器2031A以及具有第二特性之導電性連接器2031B。具有第一特性之導電性連接器2031A可傳輸電信號以啟用上部半導體裝置2032U與下部半導體裝置 2032L之間的通信。舉例而言，具有第一特性之導電性連接器2031A可傳輸或提供資料信號、用於資料電路之參考電壓，及/或位址/控制信號。因此，具有第一特性之導電性連接器2031A中的一些可能不直接連接至板連接器2035。舉例而言，經組態以傳輸資料信號以及位址/控制信號的具有第一特性之導電性連接器2031A可能不直接連接至板連接器2035。然而，經組態以提供用於資料電路之參考電壓的具有第一特性之導電性連接器2031A可直接連接至板連接器2035。另外，具有第二特性之導電性連接器2031B可電連接至上部半導體裝置2032U，但可能不直接連接至下部半導體裝置2032L。舉例而言，具有第二特性之導電性連接器2031B可直接連接至板連接器2035。然而，經組態以提供用於位址/控制電路之參考電壓(或供應電壓)的具有第二特性之導電性連接器3031B可連接至下部半導體裝置2032L。上文所述之實施例可按需要在本揭露內容之精神以及範疇內以各種方式修改。
參看圖17，根據發明概念之一些實施例的各種半導體裝置、封裝基板、半導體封裝及/或封裝堆疊結構可用於電子系統2100中。電子系統2100可包含主體2110、MP單元2120、電源供應器單元2130、功能性單元2140及/或顯示控制器單元2150。主體2110可為具有印刷電路板(PCB)之系統板或母板。MP單元2120、電源供應器單元2130、功能性單元2140以及顯示控制器單元2150可安裝於主體2110上。顯示單元2160可安置於主體2110之上表面上或 主體2110外部。舉例而言，顯示單元2160可安置於主體2110之表面上，且顯示由顯示控制器2150處理的影像。
電源單元2130可自外部電源接收預定電壓、將電壓劃分為具有各種電壓位準之電壓，且將所劃分之電壓供應至MP單元2120、功能性單元2140以及顯示控制器單元2150。MP單元2120可自電源供應器單元2130接收電壓且控制功能性單元2140以及顯示單元2160。功能性單元2140可供應電子系統2100之各種功能。舉例而言，當電子系統2100為諸如行動電話之行動電子產品時，功能性單元2140可包含用於藉由撥號或與外部設備2170通信而執行無線通信功能之若干組件，這些功能諸如為影像至顯示單元2160之輸出或語音至揚聲器的輸出。另外，當電子系統2100包含相機時，電子系統2100可充當影像處理器。
在一些實施例中，當電子系統2100連接至記憶卡以增大其容量時，功能性單元2140可為記憶卡控制器。功能性單元2140可經由有線或無線通信單元2180傳輸信號至外部設備2170以及自外部設備2170接收信號。此外，當電子系統2100需要通用串列匯流排(universal serial bus；USB)以擴展其功能時，功能性單元2140可充當介面控制器。
發明概念之各種實施例中所述的半導體裝置、封裝基板、半導體封裝及/或封裝堆疊結構可包含於MP單元2120以及功能性單元2140中的至少一者中。
圖18為使用了根據發明概念之實施例的半導體裝置 之電子系統2200的示意圖。參看圖18，電子系統2200可包含根據實例實施例之半導體裝置或半導體堆疊封裝。電子系統2200可用以製造行動裝置或電腦。舉例而言，電子系統2200可包含可使用匯流排2220執行資料通信的記憶體系統2212、微處理器2214、RAM 2216以及使用者介面2218。微處理器2214可執行程式且控制電子系統2200。RAM 2216可用作微處理器2214之操作記憶體。舉例而言，微處理器2214或RAM 2216可包含根據實例實施例之半導體裝置或半導體堆疊封裝。微處理器2214、RAM 2216及/或其他組件可組裝於單一封裝中。使用者介面2218可用於輸入資料至電子系統2200/自電子系統2200輸出資料。記憶體系統2212可儲存用於操作微處理器2214之程式碼、由微處理器2214處理之資料，或外部輸入資料。記憶體系統2212可包含控制器以及記憶體。
圖19為可使用根據發明概念之實施例的電子系統(圖18之2200)之行動無線電話2300的示意圖。另外，電子系統(圖18之2200)可用於攜帶型筆記型電腦、mpeg-1音訊層3(mpeg-1 audio layer 3；MP3)播放器、MP4播放器、導航裝置、固態磁碟(solid state disk；SSD)、桌上型PC、汽車或家用器具。
圖20A為根據一個實施例之例示性主控半導體晶片7100的方塊圖。參看圖20A，半導體晶片7100包含記憶胞區域7110以及周邊區域7120。在一個實施例中，記憶胞區域7110可為包含記憶胞陣列7111、感測放大器陣列 7112、列位址解碼器7114以及行位址解碼器7115之記憶庫(memory bank)。
在一個實施例中，周邊區域7120可包含上文所論述之位址/控制電路7125。另外，上文所論述之封裝間連接器中的一些可經組態以提供用於位址/控制電路7125之供應電壓(或參考電壓)。此外，周邊區域7120可另外包含電耦接至閘控電路7113之資料電路7124。另外，上文所論述之封裝間連接器中的一些可經組態以提供用於如上文所論述之資料電路7124的供應電壓。
在另一實施例中，如上文所論述，上文所論述之接合墊中的一些可經組態以提供用於位址/控制電路7125之供應電壓(或參考電壓)。另外，上文所論述之接合墊中的一些可經組態以提供用於資料電路7124的供應電壓。
詳言之，周邊區域7120可包含位址/控制電路7125，位址/控制電路7125具有解碼外部命令信號之命令解碼器7121、位址暫存器7122以及記憶庫控制器7116。周邊區域7120亦可包含資料電路7124，以及輸入/輸出(I/O)驅動器、I/O感測放大器，以及閘控電路7113。
在一個實施例中，半導體晶片7100可包含多個記憶庫，在此狀況下，記憶庫控制器7116可用以選擇記憶庫中之一者。
在一個實施例中，主控半導體晶片7100之不同部分獨立於彼此而接收電力。舉例而言，資料電路7124可自第一電源接收電壓Vddq以及Vssq，而周邊區域7120之剩餘 部分自第二電源接收電壓Vdd以及Vss。另外，主控半導體晶片7100之記憶胞區域7110可接收與Vdd以及Vss電壓相同的電壓，此電壓是自與周邊區域7120之剩餘部分相同的電源接收或自不同電源接收。在一個實施例中，Vddq以及Vssq可專用於用於資料電路7124之電路，且因此在晶片內與晶片之其他部分電隔離。亦即，Vddq以及Vssq並不電連接至除主控半導體晶片7100之周邊區域中之資料輸入/輸出電路以外的任何其他電路。在一個實施例中，Vddq具有低於Vdd之電壓值，以便減小資料輸入/輸出電路中的電力消耗。
圖20B為根據一個實施例之例示性從屬半導體晶片7200的方塊圖。參看圖20B，從屬半導體晶片為僅包含記憶胞區域7210以及墊區域但不包含(諸如)主控半導體晶片7100中之周邊區域7120的第二晶片。在一個實施例中，記憶胞區域7210可為包含記憶胞陣列7211、感測放大器陣列7212、列位址解碼器7214以及行位址解碼器7215之記憶庫。在一個實施例中，這些元件具有與圖20A中所示之主控半導體晶片7100中的各別元件相同的佈局。
在一個實施例中，從屬半導體晶片7200自電源接收與施加至主控半導體晶片7100之記憶胞區域7110之Vdd以及Vss相同的電壓Vdd以及Vss。或者，與主控半導體晶片7100比較，不同的電壓可施加至從屬半導體晶片7200。圖20C為根據一些實施例之例示性半導體裝置7000的方塊圖。在一個實施例中，半導體裝置7000包含一組晶 片，包含(諸如)上文結合圖20A所論述之包含記憶胞區域7110以及周邊區域7120(包含墊區域)的主控半導體晶片7100，以及(諸如)上文結合圖20B所述的包含記憶胞區域7210、7310、7410等以及墊區域的一組額外從屬半導體晶片7200。儘管僅展示三個額外半導體晶片7210、7310、7410，但半導體裝置7000可包含更多的額外半導體晶片。
如圖20C中所示，每一額外半導體晶片可包含記憶胞區域(7210、7310、7410)，所述記憶胞區域(7210、7310、7410)包含記憶胞陣列(7211、7311、7411)、感測放大器陣列(7212、7312、7412)、行位址解碼器(7215、7315、7415)以及列位址解碼器(7214、7314、7414)。每一額外半導體晶片可由主控半導體晶片之周邊電路來控制。舉例而言，命令是在每一額外半導體晶片處自命令解碼器7121接收，位址是在每一額外半導體晶片處自位址暫存器7122接收，晶片(或記憶庫，由於晶片被加標籤)可使用記憶庫控制器7116來選擇，且輸入以及輸出資料可由資料電路7124以及輸入/輸出(I/O)驅動器、I/O感測放大器以及閘控電路7113控制。
在一個實施例中，從屬半導體晶片可包含多個記憶庫，在此狀況下，記憶庫控制器7116可用以選擇記憶庫中之一者。可施加至主控半導體晶片以及額外從屬半導體晶片之供應電壓Vdd及/或接地電壓Vss可用以驅動記憶胞區域或周邊區域。然而，當供應電壓Vdd及/或接地電壓Vss 用以驅動記憶胞區域時，供應電壓Vdd及/或接地電壓Vss中所產生的雜訊可使記憶體效能降級。因此，如以上先前實施例中所述，供應電壓Vdd及/或接地電壓Vss施加至主控半導體晶片之路徑與供應電壓Vdd及/或接地電壓Vss施加至從屬半導體晶片之路徑比較可為專用的電隔離路徑。
此外，供應電壓Vdd及/或接地電壓Vss可自外部施加至記憶胞區域之各種區塊。在一些狀況下，在含有雜訊之供應電壓Vdd及/或接地電壓Vss施加至記憶胞區域之一些區塊時的記憶體效能之降級程度可不同於在含有雜訊之供應電壓Vdd及/或接地電壓Vss施加至其他區塊時的降級程度。因此，在一個實施例中，供應電壓Vdd及/或接地電壓Vss可在同一路徑中施加至主控半導體晶片以及從屬半導體晶片之記憶胞區域的一些區塊，且在不同的路徑中施加至主控半導體晶片以及從屬半導體晶片之記憶胞區域的其他區塊。舉例而言，即使含有雜訊之供應電壓Vdd及/或接地電壓Vss施加至列位址解碼器7114、7214、7314以及7414與行位址解碼器7115、7215、7315以及7415，記憶體效能之降級程度仍為相對小的。因此，供應電壓Vdd及/或接地電壓Vss可經由同一電路徑(亦即，經由電連接至四個半導體晶片中之每一者的對準堆疊中之TSV)施加至主控半導體晶片的列位址解碼器7114以及從屬半導體晶片之列位址解碼器7214、7314以及7414。另外，供應電壓Vdd及/或接地電壓Vss可在同一路徑中施加至主控半 導體晶片之行位址解碼器7115以及從屬半導體晶片的行位址解碼器7215、7315以及7415。為此，供應電壓Vdd或接地電壓Vss經由主控半導體晶片上之第二通孔(未圖示)施加至主控半導體晶片的列位址解碼器7114或行位址解碼器7115。另外，供應電壓Vdd或接地電壓Vss可經由第三通孔(未圖示)施加至從屬半導體晶片之列位址解碼器7214、7314以及7414或行位址解碼器7215、7315以及7415，第三通孔形成於從屬半導體晶片上且電連接至第二通孔。然而，當雜訊出現在施加至記憶庫或感測放大器之供應電壓Vdd及/或接地電壓Vss中時，記憶體效能極大地降級。因此，供應電壓Vdd及/或接地電壓Vss可在與供應電壓Vdd及/或接地電壓Vss施加至從屬半導體晶片之路徑不同且與其電隔離的路徑中施加至主控半導體晶片之記憶庫7111以及感測放大器7112。舉例而言，供應電壓Vdd或接地電壓Vss經由主控半導體晶片上之第一通孔(未圖示)施加至主控半導體晶片之記憶庫7111或感測放大器7112，但經由與第一通孔絕緣且形成於主控半導體晶片上的第二通孔且經由從屬半導體晶片上之第三通孔施加至從屬半導體晶片的記憶庫7211、7311以及7411或感測放大器7212、7312以及7412。
在一些實施例中，一種封裝堆疊結構包括：上部封裝、下部封裝，以及多個封裝間連接器；上部封裝包括上部封裝基板以及安裝於上部封裝基板上之上部半導體裝置，其中上部半導體裝置包括經組態以經由多個連接與上 部封裝基板通信的多個功能性導電性元件，功能性導電性元件經組態以提供第一組功能以及不同於第一組功能之第二組功能，第一組功能包括選自包括以下功能之群組的一或多個功能：傳輸資料信號、提供用於資料電路之參考電壓以及傳輸位址/控制信號；第二組功能包括選自包括以下功能之群組的一或多個功能：提供用於位址/控制電路之供應電壓或參考電壓(Vss/Vdd)以及提供元件/封裝參考電壓；上部封裝更包括安置於上部封裝基板之下表面上的第一上部封裝間連接器焊盤以及第二上部封裝間連接器焊盤，第一上部封裝間連接器焊盤獨佔地安置於上部封裝基板之下表面的第一區域上，且上部封裝間連接器焊盤中之第二者獨佔地安置於上部封裝基板之下表面的第二區域上，第二區域安置為大體上與第一區域相對，其中上部封裝基板包括經組態以對與上部半導體裝置之連接選路的多個導電性選路圖案，使得對應於第一組功能之功能性導電性元件與第一上部封裝間連接器焊盤通信，且使得對應於第二組功能之功能性導電性元件與第二封裝間連接器焊盤通信。
在一些實施例中，一種封裝堆疊結構包括：上部封裝，其包括連接第一邊緣與第三邊緣之第一轉角、連接第一邊緣與第四邊緣之第二轉角、連接第三邊緣與第二邊緣之第三轉角，以及連接第二邊緣與第四邊緣的第四轉角；上部封裝更包括配置為鄰近第一轉角之第一區域、位於第二轉角附近之第二區域、配置於第三轉角附近之第三區 域，以及配置為鄰近第四轉角之第四區域，以及配置於第二邊緣附近的第五區域；下部封裝，其經由多個封裝間連接器連接至上部封裝，封裝間連接器包括：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第三封裝間連接器，其經組態以提供用於位址/控制電路之供應電壓或參考電壓(Vss/Vdd)；以及第四封裝間連接器，其經組態以提供用於資料電路之供應電壓或參考電壓(Vssq/Vddq)，其中第一封裝間連接器獨佔地安置於第一區域中，第二封裝間連接器獨佔地安置於第一區域中，第三封裝間連接器獨佔地安置於第一區域中，第四封裝間連接器安置於第二區域中。
在一些實施例中，一種封裝堆疊結構包括：上部封裝，其具有封裝基板，封裝基板包含連接第一邊緣與第三邊緣之第一轉角、連接第一邊緣與第四邊緣之第二轉角、連接第三邊緣與第二邊緣之第三轉角，以及連接第二邊緣與第四邊緣的第四轉角，其中假想對角線(例如，圖3J中所示之虛線176)在第一轉角與第四轉角之間延伸，對角線將上部封裝之區域劃分為第一邊緣附近之第一區域以及第二邊緣附近的第二區域；下部封裝，其經由多個封裝間連接器連接至上部封裝，封裝間連接器包括：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第三封裝間連接器，其經組態以提供用於位址/控制電路之供應電壓或參考電壓 (Vss/Vdd)；以及第四封裝間連接器，其經組態以提供用於資料電路之供應電壓或參考電壓(Vssq/Vddq)，其中第一封裝間連接器以及第二封裝間連接器中之大部分安置於第一區域中，且第三封裝間連接器中之大部分安置於第二區域中。
在一些實施例中，一種半導體封裝基板包含基板，基板用於將半導體裝置安裝於其上。基板具有第一邊緣以及與第一邊緣相對之第二邊緣。基板具有配置於第一邊緣附近之第一區域以及配置於第二邊緣附近之第二區域。基板亦具有附接至其之多個封裝間連接器。多個封裝間連接器包括：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第三封裝間連接器，其經組態以提供用於位址/控制電路之供應電壓；第四封裝間連接器，其經組態以提供用於資料電路之供應電壓。第一封裝間連接器以及第二封裝間連接器中之大部分可安置於第一區域中。另外，第三封裝間連接器中之大部分可安置於第二區域中。
在一些實施例中，一種功能性非對稱地操作上覆於具有第一邊緣以及與第一邊緣相對之第二邊緣之封裝基板上的半導體裝置之方法，其包括：主要自配置於封裝基板之第一邊緣附近的第一接合墊傳輸資料信號；主要自配置於封裝基板之第一邊緣附近的第二接合墊傳輸位址/控制信號；以及經由配置於封裝基板之第二邊緣附近的第三接合墊提供用於位址/控制電路之供應電壓或參考電壓 (Vss/Vdd)。
在一些實施例中，一種系統包括封裝堆疊結構，封裝堆疊結構具有：上部封裝，其包含具有第一邊緣以及與第一邊緣相對之第二邊緣的上部封裝基板，上部封裝基板具有配置於第一邊緣附近之第一區域以及配置於第二邊緣附近之第二區域，上部封裝包括上覆於上部封裝基板上的第一上部半導體裝置；下部封裝，其具有下部封裝基板以及下部半導體裝置，下部封裝經由多個封裝間連接器連接至上部封裝，封裝間連接器包括：第一封裝間連接器，其經組態以傳輸資料信號；第二封裝間連接器，其經組態以傳輸位址/控制信號；第三封裝間連接器，其經組態以提供用於位址/控制電路之供應電壓；第四封裝間連接器，其經組態以提供用於資料電路之供應電壓，其中第一封裝間連接器以及第二封裝間連接器中之大部分安置於第一區域中，且其中第三封裝間連接器中之大部分安置於第二區域中；顯示裝置，其與封裝堆疊結構電連接；以及輸入/輸出裝置，其耦接至顯示裝置。
另外，可參看本說明書之其他圖式以及其描述容易地理解尚未展示或描述之組件的名稱以及功能。另外，熟習此項技術者將瞭解，實施例中之任一者的具體部分可與本揭露內容之精神以及範疇內的其他實施例結合。
根據發明概念之一些實施例的半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及電子系統包含非對稱導電性組件或金屬核心層，使得金屬層之信號路線可在封 裝基板層級簡化。舉例而言，金屬層之信號路線可安置為並不彼此重疊。因此，與信號路線配置於相對大量之金屬層中的習知狀況比較，信號路線可在減少數目個金屬層上選路。
因此，根據發明概念之電子組件可減少信號損失、抑制雜訊之出現，且增大信號傳輸速率。此外，在本揭露內容之實施例的情況下，與先前技術裝置相比，可製造較薄且較小的電子裝置，此是因為使用本揭露內容之概念所製成之電子組件僅需要小的空間，且實質上薄於習知組件。
本申請案之實施例亦可應用於形成ASIC、PLD/閘陣列、DSP、圖形以及PC晶片組。另外，本申請案之實施例可用以形成用於企業用筆記型PC以及次筆記型電腦、超行動PC(Ultra-Mobile PC；UMPC)以及平板PC之儲存裝置。
遍及本說明書對「一個實施例」或「一實施例」之引用意謂：結合實施例所述之特定特徵、結構或特性包含於本發明的至少一個實施例中。因此，片語「在一個實施例中」或「在一實施例中」遍及本說明書在各處的出現未必皆指代同一實施例。此外，特定特徵、結構或特性可按照任何合適的方式組合於一或多個實施例中。
前述內容說明實施例且並不解釋為對其進行限制。儘管已描述了幾個實施例，但熟習此項技術者將易於瞭解，在不本質上脫離新穎教示以及優點的情況下，許多修改在實施例中是可能的。因此，所有這些修改意欲包含於如申 請專利範圍中所界定的本發明概念之範疇內。在申請專利範圍中，裝置加功能短語意欲涵蓋在本文中描述為執行所敍述功能之結構，且不僅涵蓋結構等效物而且涵蓋等效結構。因此，應理解，前述內容說明各種實施例且並不解釋為限於所揭露之特定實施例，且對所揭露之實施例以及其他實施例的修改意欲包含於隨附申請專利範圍的範疇內。
1A、1B、1C、1D、2、150L、150L1、150L2、150U、250、350、350L1、350L2、450、451、452、453、551、552、553、554、650、650L1、650L2、850、951、952、2032L、2032U、7000‧‧‧半導體裝置
3A、3B、3C、3D‧‧‧表面
11、12、13、14、15、16、31、32、33、34、160A、160B、260A、260B、461A、461B、462A、462B、561A、561B、562A、562B、861、862、863、864、961、962、963、964‧‧‧接合墊
20‧‧‧下部結構
21‧‧‧記憶體裝置
25、26‧‧‧內連線或晶片墊
30、231、232、233、234、331、332、333、334、335、336、531、532、533、534、535、536、631、632、633、634、635、636、637、638、831、832、833、834‧‧‧絕緣層
35、36‧‧‧內連線墊
40‧‧‧罩蓋層
42‧‧‧鑄造圖案
44、45、46、47‧‧‧重新分佈圖案
50‧‧‧包覆層
51L、51U、110L、110U、201a、201b、301a、301b、301c、410L、410U、501a、501b、501c、501d、501e、501f、501g、501h、601a、601b、601c、601d、601e、601f、601g、601h、606a、606b、606c、801a、801b、901a、901b、901c、901d‧‧‧封裝基板
52、61、62、62L、62U、63、63L、63U、64、64L、64M、64U、190A、190AL、190AU、190B、190BL、190BU、290A、290AL、290AU、290B、290BL、290BU、490A、490AL、490AU、490B、490BL、490BU、590A、590B、890A、890B、990A、990B‧‧‧封裝間連接器
54L、54U、241、242、341、342、343、344、541、542、543、544、641、642、643、644、645、646、841、842‧‧‧金屬層
55L、55U‧‧‧焊盤
100a、100b、100c、100d、100e、100f、100g、100h、100i、300a、300b、300c、300d、300e、300f、300g、300h、300i、300j、400a、400b、400c、400d、400e、400f、400g、400h、400i、400j、400k、700a、700b、700c、700d、700e、700f、700g、700h、700i、805a、805b、805c、805d、805e、 805f、805g、805h、805i、805j、1000a、1000b、1000c、1000d、1000e、1000f、1000g、1000h、1000i、1000j、1000k、1000l、1000m、1000n、1000o、1000p、1000q、1000r、1000s、1000t、1000u、2030‧‧‧封裝堆疊結構
105L、105U、200a、200b、305a、305b、305c、306a、306b、306c、405L、405U、500a、500b、500c、500d、500e、600a、600b、600c、600d、600e、600f、600g、600h、600i、605a、605b、605c、800a、800b、900a、900b、900c、900d‧‧‧封裝
107、210A、210B、310A、310B、510A、510B、610A、610B、810A、810B、910A、910B‧‧‧封裝間連接器焊盤
109、309、609、2035‧‧‧板連接器
120‧‧‧覆晶連接器或導電性凸塊
155、255、555‧‧‧晶粒接合薄膜
156、356、456、656‧‧‧晶片間連接器
170A、170B、270A、270B、471A、471B、472A、472B、571A、571B、572A、572B、871、872、873、874、971、 972、973、974‧‧‧導線焊盤
174‧‧‧假想邊界線
175‧‧‧導線
176‧‧‧虛線
230、330、530、630、830‧‧‧絕緣核心層
240、340、540、640、840‧‧‧金屬核心層
259、359、655‧‧‧模製化合物
271va、271vb、571va、571vb‧‧‧通孔墊
275、575、875‧‧‧接合導線
281、282、283、283a、283b、284、284a、284b、581a、581b、582a、582b、582c、583a、583b、586a、586b、587a、587b、587c、588、588a、588b‧‧‧通孔
321、322、621、622‧‧‧覆晶連接器焊盤
323、324、623、624‧‧‧覆晶連接器
349、447、448、477、649‧‧‧記憶體控制電路
355‧‧‧底填充材料
357、561va、561vb、562va、562vb、657‧‧‧矽穿孔
910a、910b、910c、910d‧‧‧半導體基板
2000‧‧‧模組
2010‧‧‧模組基板
2020、2214‧‧‧微處理器
2031A、2031B‧‧‧導電性連接器
2040‧‧‧I/O終端機
2100、2200‧‧‧電子系統
2110‧‧‧主體
2120‧‧‧微處理器單元
2130‧‧‧電源供應器單元
2140‧‧‧功能性單元
2150‧‧‧顯示控制器單元
2160‧‧‧顯示單元
2170‧‧‧外部設備
2180‧‧‧有線或無線通信單元
2212‧‧‧記憶體系統
2216‧‧‧RAM
2218‧‧‧使用者介面
2220‧‧‧匯流排
2300‧‧‧行動無線電話
7100‧‧‧主控半導體晶片
7110、7210、7310、7410‧‧‧記憶胞區域
7111、7211、7311、7411‧‧‧記憶胞陣列
7112、7212、7312、7412‧‧‧感測放大器陣列
7113‧‧‧閘控電路
7114、7214、7314、7414‧‧‧列位址解碼器
7115、7215、7315、7415‧‧‧行位址解碼器
7116‧‧‧記憶庫控制器
7120‧‧‧周邊區域
7121‧‧‧命令解碼器
7122‧‧‧位址暫存器
7124‧‧‧資料電路
7125‧‧‧位址/控制電路
7200‧‧‧從屬半導體晶片
A1、A2a、A2b、A2c、B1、B2‧‧‧區域
B‧‧‧下半部分
C1、C2、C3、C4‧‧‧轉角
L‧‧‧左半部分
Ls‧‧‧左區域
R‧‧‧右半部分
Rs‧‧‧右區域
S1、S1a、S1b、S1c、S1d‧‧‧第一側
S1g、S1j‧‧‧第一邊緣
S2、S2a、S2b、S2c‧‧‧第二側
S2d‧‧‧第二邊緣
S2j‧‧‧第二邊緣
S3b‧‧‧第三側
S3j‧‧‧第三邊緣
S4b‧‧‧第四側
S4j‧‧‧第四邊緣
T‧‧‧上半部分
圖1A至圖1D為展示根據發明概念之一些實施例的半導體裝置之輸入/輸出(I/O)元件之配置的概念平面圖。
圖2A至圖2D為示意性地說明根據發明概念之一些實施例的重新分佈半導體裝置之輸入/輸出(I/O)元件之方法的平面圖以及沿著圖2A之線I-I'所截取的截面圖。
圖3A至圖3I為根據發明概念之各種實施例之封裝堆疊結構的分解透視圖。
圖3J為說明根據發明概念之實施例的圖3A之封裝堆疊結構的平面圖。
圖4A以及圖4B為根據發明概念之各種實施例之上部封裝的橫向剖視圖以及縱向剖視圖。
圖5A至圖5J為根據發明概念之各種實施例的諸如系統級封裝(system-on-package；SOC)或堆疊封裝(POP)堆疊結構之封裝堆疊結構的橫向剖視圖、縱向剖視圖以及部分分解圖。
圖6A至圖6K為根據發明概念之各種實施例之封裝堆疊結構的分解透視圖。
圖7A至圖7H為根據發明概念之各種實施例之上部封裝的示意圖。
圖8A至圖8I為根據發明概念之一些實施例之下部封裝的橫向剖視圖、縱向剖視圖以及部分分解圖。
圖9A至圖9H為根據發明概念之各種實施例之封裝堆疊結構的截面圖。
圖10為展示根據發明概念之一些實施例的半導體裝置之接合墊之配置的概念平面圖。
圖11A以及圖11B為根據發明概念之一些實施例之半導體封裝的橫向剖視圖、縱向剖視圖以及部分分解圖。
圖12A至圖12J為根據發明概念之各種實施例之封裝堆疊結構的橫向剖視圖以及縱向剖視圖。
圖13A至圖13D為根據發明概念之一些實施例之上部封裝的示意性橫向剖視圖。
圖14A至圖14U為發明概念之各種實施例之封裝堆疊結構的橫向剖視圖以及縱向剖視圖。
圖15A至圖15D為根據發明概念之各種實施例之封裝間連接器的示意圖。
圖16A以及圖16B為根據發明概念之一些實施例之模組的示意圖。
圖17為根據發明概念之一些實施例之電子系統的方塊圖。
圖18為使用了根據發明概念之一些實施例的半導體裝置或封裝堆疊結構之電子系統的示意圖。
圖19為使用了根據發明概念之實施例的電子系統之行動電話的示意圖。
圖20A為根據發明概念之一個實施例之例示性主控半導體晶片的方塊圖。
圖20B為根據發明概念之另一實施例之例示性從屬半導體晶片的方塊圖。
圖20C為根據發明概念之又一實施例之例示性半導體封裝的方塊圖。
340‧‧‧金屬核心層
605c‧‧‧封裝
606c‧‧‧封裝基板
609‧‧‧板連接器
610A、610B‧‧‧封裝間連接器焊盤
621、622‧‧‧覆晶連接器焊盤
623、624‧‧‧覆晶連接器
640‧‧‧金屬核心層
649‧‧‧記憶體控制電路
650、951、952‧‧‧半導體裝置
655‧‧‧模製化合物
900c‧‧‧封裝
901c‧‧‧封裝基板
910A、910B‧‧‧封裝間連接器焊盤
961、962、963、964‧‧‧接合墊
971、972、973、974‧‧‧導線焊盤
990A、990B‧‧‧封裝間連接器
1000i‧‧‧封裝堆疊結構
S1‧‧‧第一側
S2‧‧‧第二側

Claims (20)

  1. 一種封裝堆疊結構，包括：上部封裝，包括具有第一邊緣以及與所述第一邊緣相對之第二邊緣的上部封裝基板，所述上部封裝基板具有配置於所述第一邊緣附近之第一區域以及配置於所述第二邊緣附近之第二區域，所述上部封裝包括上覆於所述上部封裝基板上的第一上部半導體裝置；以及下部封裝，具有下部封裝基板以及下部半導體裝置，所述下部封裝經由多個封裝間連接器連接至所述上部封裝，所述封裝間連接器包括：第一封裝間連接器，經組態以傳輸資料信號；第二封裝間連接器，經組態以傳輸位址/控制信號；第三封裝間連接器，經組態以提供用於位址/控制電路之供應電壓；以及第四封裝間連接器，經組態以提供用於資料電路之供應電壓，其中所述第一封裝間連接器以及所述第二封裝間連接器中之大部分安置於所述第一區域中，且其中所述第三封裝間連接器中之大部分安置於所述第二區域中。
  2. 如申請專利範圍第1項所述之封裝堆疊結構，其中所述第四封裝間連接器中之大部分安置於所述第一區域中。
  3. 如申請專利範圍第1項所述之封裝堆疊結構，其中所述第一上部半導體裝置包含：第一接合墊，經組態以傳輸所述資料信號且電連接至所述第一封裝間連接器；第二接合墊，經組態以傳輸所述位址/控制信號且電連接至所述第二封裝間連接器；第三接合墊，經組態以提供用於所述位址/控制電路之供應電壓；以及第四接合墊，經組態以提供用於所述資料電路之供應電壓。
  4. 如申請專利範圍第3項所述之封裝堆疊結構，其中所述第一接合墊中之大部分安置於所述第一邊緣附近，且所述第二接合墊中之大部分安置於所述第二邊緣附近。
  5. 如申請專利範圍第3項所述之封裝堆疊結構，其中所述第一接合墊以及所述第二接合墊中之大部分安置於所述第一邊緣附近。
  6. 如申請專利範圍第5項所述之封裝堆疊結構，其中所述第三接合墊中之大部分位於所述第二邊緣附近，且其中所述第四接合墊中之大部分位於所述第一邊緣附近。
  7. 如申請專利範圍第3項所述之封裝堆疊結構，其中所述上部封裝更包含鄰近於所述第一上部半導體裝置之第二上部半導體裝置，其中所述第二上部半導體裝置包含： 所述第一接合墊，經組態以傳輸所述資料信號且電連接至所述第一封裝間連接器；所述第二接合墊，經組態以傳輸所述位址/控制信號且電連接至所述第二封裝間連接器；所述第三接合墊，經組態以提供用於所述位址/控制電路之供應電壓；以及所述第四接合墊，經組態以提供用於所述資料電路之供應電壓。
  8. 如申請專利範圍第7項所述之封裝堆疊結構，其中所述第一上部半導體裝置以及所述第二上部半導體裝置之所述第一接合墊以及所述第二接合墊中的大部分安置於所述第一區域附近，且所述第一上部半導體裝置以及所述第二上部半導體裝置之所述第三接合墊中的大部分安置於所述第二區域附近。
  9. 如申請專利範圍第8項所述之封裝堆疊結構，其中所述下部半導體裝置包含安置於所述上部封裝基板之所述第一區域附近的記憶體控制電路，其中單一信號通道形成於所述第一上部半導體裝置以及所述第二上部半導體裝置之所述第一接合墊以及所述第二接合墊與所述記憶體控制電路之間，以用於一起控制所述第一上部半導體裝置以及所述第二上部半導體裝置。
  10. 如申請專利範圍第7項所述之封裝堆疊結構，其中所述上部封裝基板具有安置於所述第一邊緣與所述第二邊緣之間的第三邊緣以及與所述第三邊緣相對的第四邊 緣，其中所述第二上部半導體裝置之所述第一接合墊以及所述第二接合墊中的大部分安置於所述第三邊緣附近，且其中所述第二上部半導體裝置之所述第三接合墊中的大部分安置於與所述第三邊緣相對的所述第四邊緣附近。
  11. 如申請專利範圍第10項所述之封裝堆疊結構，其中所述下部半導體裝置包含安置於所述上部封裝基板之所述第一邊緣附近的第一記憶體控制電路以及安置於所述上部封裝基板之所述第三邊緣附近的第二記憶體控制電路，其中第一通道形成於所述第一上部半導體裝置之所述第一接合墊以及所述第二接合墊與所述第一記憶體控制電路之間以控制所述第一上部半導體裝置，且其中第二通道形成於所述第二上部半導體裝置之所述第一接合墊以及所述第二接合墊與所述第二記憶體控制電路之間以控制所述第二上部半導體裝置，使得多個通道形成於所述第一上部半導體裝置以及所述第二上部半導體裝置與所述下部半導體裝置之間。
  12. 如申請專利範圍第1項所述之封裝堆疊結構，其中所述上部封裝基板包含依序堆疊之第一上部金屬層、上部金屬核心層以及第二上部金屬層，且所述上部金屬核心層厚於所述第一上部金屬層以及所述第二上部金屬層中之每一者。
  13. 如申請專利範圍第12項所述之封裝堆疊結構，其中所述上部封裝基板之所述上部金屬核心層電連接至所述 第二封裝間連接器。
  14. 如申請專利範圍第1項所述之封裝堆疊結構，其中所述下部封裝基板包含依序堆疊之第一下部金屬層、第二下部金屬層、下部金屬核心層、第三下部金屬層以及第四下部金屬層，且所述下部金屬核心層厚於所述第一下部金屬層、所述第二下部金屬層、所述第三下部金屬層以及所述第四下部金屬層中之每一者。
  15. 如申請專利範圍第14項所述之封裝堆疊結構，其中所述下部封裝基板之所述下部金屬核心層電連接至所述第二封裝間連接器。
  16. 如申請專利範圍第14項所述之封裝堆疊結構，其中所述第一封裝間連接器經由所述第一金屬層電連接至所述第一上部半導體裝置。
  17. 一種經組態以附接至封裝堆疊結構中之下部封裝之上部封裝，所述上部封裝包括：上部封裝基板，具有第一邊緣以及與所述第一邊緣相對之第二邊緣，所述上部封裝基板具有配置於所述第一邊緣附近之第一區域以及配置於所述第二邊緣附近之第二區域，所述上部封裝更包括上覆於所述上部封裝基板上的上部半導體裝置，所述上部封裝可經由多個封裝間連接器連接至所述下部封裝，所述多個封裝間連接器包括：第一封裝間連接器，經組態以傳輸資料信號；第二封裝間連接器，經組態以傳輸位址/控制信號； 第三封裝間連接器，經組態以提供用於位址/控制電路之供應電壓；以及第四封裝間連接器，經組態以提供用於資料電路之供應電壓，其中所述第一封裝間連接器以及所述第二封裝間連接器中之大部分安置於所述第一區域中，且其中所述第三封裝間連接器中之大部分安置於所述第二區域中。
  18. 一種半導體封裝，包括：封裝基板，具有第一邊緣以及與所述第一邊緣相對之第二邊緣，所述封裝基板具有配置於所述第一邊緣附近之第一區域以及配置於所述第二邊緣附近的第二區域；半導體裝置，上覆於所述封裝基板上；多個封裝間連接器，附接至所述封裝基板之下表面，所述多個封裝間連接器包括：第一封裝間連接器，經組態以傳輸資料信號；第二封裝間連接器，經組態以傳輸位址/控制信號；第三封裝間連接器，經組態以提供用於位址/控制電路之供應電壓；以及第四封裝間連接器，經組態以提供用於資料電路之供應電壓，其中所述第一封裝間連接器以及所述第二封裝間連接器中之大部分安置於所述第一區域中，且其中所述第三封裝間連接器中之大部分安置於所述 第二區域中。
  19. 一種封裝堆疊結構，包括：上部封裝，包括第一邊緣以及與所述第一邊緣相對或在所述第一邊緣附近之第二邊緣，所述上部封裝更包括表面，所述表面包括配置於所述第一邊緣附近之第一區域以及位於所述第二邊緣附近之第二區域；以及下部封裝，經由多個封裝間連接器連接至所述上部封裝，所述封裝間連接器包括：第一封裝間連接器，經組態以傳輸資料信號，第二封裝間連接器，經組態以傳輸位址/控制信號，以及第三封裝間連接器，經組態以提供用於位址/控制電路之供應電壓，其中所述第一封裝間連接器以及所述第二封裝間連接器獨佔地安置於所述第一區域中，且其中所述第三封裝間連接器獨佔地安置於所述第二區域中。
  20. 一種封裝堆疊結構，包括：上部封裝，具有封裝基板，所述封裝基板包含連接第一邊緣與第三邊緣之第一轉角、連接所述第一邊緣與第四邊緣之第二轉角、連接所述第三邊緣與第二邊緣之第三轉角，以及連接所述第二邊緣與所述第四邊緣的第四轉角，其中假想的對角線在所述第一轉角與所述第四轉角 之間延伸，所述對角線將所述上部封裝之區域劃分為在所述第一邊緣附近之第一區域以及在所述第二邊緣附近的第二區域；以及下部封裝，經由多個封裝間連接器連接至所述上部封裝，所述封裝間連接器包括：第一組封裝間連接器，經組態以傳輸資料信號，第二組封裝間連接器，經組態以傳輸位址/控制信號，第三組封裝間連接器，經組態以提供用於位址/控制電路之供應電壓，以及第四組封裝間連接器，經組態以提供用於資料電路之供應電壓，其中所述第一組封裝間連接器以及所述第二組封裝間連接器中之大部分安置於所述第一區域中，且其中所述第三組封裝間連接器中之大部分安置於所述第二區域中。
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KR (1) KR101831692B1 (zh)
CN (1) CN102956587B (zh)
TW (1) TWI534981B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777233B (zh) * 2013-11-19 2022-09-11 美商艾馬克科技公司 半導體封裝以及製造其之方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
JP5285806B1 (ja) 2012-08-21 2013-09-11 太陽誘電株式会社 高周波回路モジュール
JP5117632B1 (ja) 2012-08-21 2013-01-16 太陽誘電株式会社 高周波回路モジュール
KR101951956B1 (ko) * 2012-11-13 2019-02-26 매그나칩 반도체 유한회사 반도체 패키지용 연성회로기판
KR20140067727A (ko) * 2012-11-27 2014-06-05 삼성전자주식회사 멀티칩 패키지 및 이의 제조 방법
KR20140081193A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 고밀도 및 저밀도 기판 영역을 구비한 하이브리드 기판 및 그 제조방법
US9349616B2 (en) * 2013-03-13 2016-05-24 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP with semiconductor die embedded within interconnect structure
US9111941B2 (en) * 2013-03-15 2015-08-18 Globalfoundries Singapore Pte. Ltd. Non-volatile memory device with TSI/TSV application
KR102104060B1 (ko) * 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
US9070423B2 (en) * 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
CN103400835B (zh) * 2013-07-12 2016-01-20 广东洲明节能科技有限公司 Led模组的集成封装方法
KR20160031523A (ko) * 2013-07-15 2016-03-22 인벤사스 코포레이션 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
KR102064870B1 (ko) * 2013-08-16 2020-02-11 삼성전자주식회사 반도체 패키지
US9355892B2 (en) * 2013-09-09 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with active and passive devices in different tiers
KR102149150B1 (ko) * 2013-10-21 2020-08-28 삼성전자주식회사 전자 장치
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9190355B2 (en) * 2014-04-18 2015-11-17 Freescale Semiconductor, Inc. Multi-use substrate for integrated circuit
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102219296B1 (ko) 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
KR102150111B1 (ko) * 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지
JP6566625B2 (ja) * 2014-11-06 2019-08-28 キヤノン株式会社 電子部品、電子モジュール及びこれらの製造方法、電子機器
US9626311B2 (en) * 2015-01-22 2017-04-18 Qualcomm Incorporated Memory controller placement in a three-dimensional (3D) integrated circuit (IC) (3DIC) employing distributed through-silicon-via (TSV) farms
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
KR102367512B1 (ko) * 2015-09-08 2022-02-24 삼성전자주식회사 시스템 온 패키지
KR20170044919A (ko) * 2015-10-16 2017-04-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TWI569390B (zh) * 2015-11-16 2017-02-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102554415B1 (ko) * 2016-11-18 2023-07-11 삼성전자주식회사 반도체 패키지
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
KR102437245B1 (ko) * 2017-10-24 2022-08-30 삼성전자주식회사 인쇄회로기판 및 그를 포함하는 반도체 패키지
US10312219B2 (en) * 2017-11-08 2019-06-04 Micron Technology, Inc. Semiconductor device assemblies including multiple shingled stacks of semiconductor dies
CN110061002B (zh) * 2018-08-31 2021-09-21 济南德欧雅安全技术有限公司 一种存储器件
US11476200B2 (en) * 2018-12-20 2022-10-18 Nanya Technology Corporation Semiconductor package structure having stacked die structure
US20200321272A1 (en) * 2019-03-07 2020-10-08 Skyworks Solutions, Inc. Module with ball grid array having increased die area
US10939562B2 (en) 2019-03-26 2021-03-02 Taiyo Yuden Co., Ltd. Multilayer board and manufacturing method of the same
KR102600154B1 (ko) * 2019-06-12 2023-11-07 삼성전자주식회사 반도체 패키지
KR20210026539A (ko) 2019-08-30 2021-03-10 삼성전자주식회사 디스플레이 모듈 패키지
JP2021044509A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置
US11410929B2 (en) 2019-09-17 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
DE102020106799A1 (de) * 2019-09-20 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelemente und verfahren zur herstellung
US11856800B2 (en) * 2019-09-20 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with system on chip devices
US11350519B2 (en) 2020-01-22 2022-05-31 Delta Electronics (Shanghai) Co., Ltd. Power module
EP3855488A1 (en) * 2020-01-22 2021-07-28 Delta Electronics (Shanghai) Co., Ltd. Power module
CN113161309B (zh) * 2020-01-22 2024-06-04 台达电子企业管理（上海）有限公司 载板及其适用的功率模块
KR20210143568A (ko) * 2020-05-20 2021-11-29 에스케이하이닉스 주식회사 코어 다이가 제어 다이에 스택된 스택 패키지
US11226767B1 (en) 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same
JP2022136786A (ja) * 2021-03-08 2022-09-21 キオクシア株式会社 不揮発性記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3658304B2 (ja) 2000-09-26 2005-06-08 キヤノン株式会社 プリント配線板
DE60039569D1 (de) 1999-11-02 2008-09-04 Canon Kk Gedruckte Leiterplatte
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP2004071838A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
US8129625B2 (en) * 2003-04-07 2012-03-06 Ibiden Co., Ltd. Multilayer printed wiring board
JP2007184414A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体素子実装用基板、半導体装置及び電子機器
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
KR100866137B1 (ko) 2007-03-28 2008-10-31 주식회사 하이닉스반도체 스택 패키지
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
KR101519440B1 (ko) * 2007-10-04 2015-05-13 삼성전자주식회사 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법
JP5449686B2 (ja) * 2008-03-21 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル マルチポートメモリ及びそのマルチポートメモリを用いたシステム
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7901988B2 (en) * 2008-08-08 2011-03-08 Eems Asia Pte Ltd Method for forming a package-on-package structure
JP5206217B2 (ja) * 2008-08-19 2013-06-12 富士通株式会社 多層配線基板及びそれを用いた電子装置
KR101479509B1 (ko) * 2008-08-29 2015-01-08 삼성전자주식회사 반도체 패키지
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777233B (zh) * 2013-11-19 2022-09-11 美商艾馬克科技公司 半導體封裝以及製造其之方法
US11652038B2 (en) 2013-11-19 2023-05-16 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package with front side and back side redistribution structures and fabricating method thereof
TWI819767B (zh) * 2013-11-19 2023-10-21 美商艾馬克科技公司 半導體封裝以及製造其之方法

Also Published As

Publication number Publication date
KR101831692B1 (ko) 2018-02-26
US8680667B2 (en) 2014-03-25
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