KR101056749B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR101056749B1
KR101056749B1 KR1020100047838A KR20100047838A KR101056749B1 KR 101056749 B1 KR101056749 B1 KR 101056749B1 KR 1020100047838 A KR1020100047838 A KR 1020100047838A KR 20100047838 A KR20100047838 A KR 20100047838A KR 101056749 B1 KR101056749 B1 KR 101056749B1
Authority
KR
South Korea
Prior art keywords
substrate
lid
lead
semiconductor chip
semiconductor package
Prior art date
Application number
KR1020100047838A
Other languages
English (en)
Inventor
김정태
정종대
홍성준
정양규
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020100047838A priority Critical patent/KR101056749B1/ko
Application granted granted Critical
Publication of KR101056749B1 publication Critical patent/KR101056749B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 보호하는 동시에 열방출 등의 기능을 수행하는 리드(Lid)를 견고하게 잠금 고정시킬 수 있도록 한 반도체 패키지에 관한 것이다.
즉, 본 발명은 반도체 칩을 보호하는 동시에 열방출 등의 기능을 수행하도록 기판상에 지지 고정되는 리드(Lid)에 별도의 잠금수단을 부가하여 리드의 부착 상태를 견고하게 유지시킴으로써, 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드가 기판으로부터 떨어지는 문제점을 해결할 수 있도록 한 반도체 패키지를 제공하고자 한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 보호하는 동시에 열방출 등의 기능을 수행하는 리드(Lid)를 견고하게 잠금 고정시킬 수 있도록 한 반도체 패키지에 관한 것이다.
각종 전자기기내에는 반도체 칩을 감싸면서 반도체 칩의 전기적 신호를 입출력시키는 반도체 패키지가 탑재되는 바, 반도체 칩의 동작중 많은 열이 발생되기 때문에 히트스프레더와 같은 열방출수단을 부가하여 외부로 열을 원활하게 방출시킬 수 있도록 함으로써, 반도체 패키지의 열적 성능(thermal performance)을 개선시키고 있다.
이러한 열적 성능을 개선시킨 반도체 패키지의 일례를 첨부한 도 4를 참조로 설명하면 다음과 같다.
도 4에 도시된 반도체 패키지는 기판(10)상에 반도체 칩(12)을 플립칩(14)을 이용하여 전기적 신호 교환 가능하게 부착시킨 구조로서, 기판(10)의 상면 중앙부에 구획된 칩부착영역에 다수의 플립칩(14)에 의하여 반도체 칩(12)이 적층 부착되고, 반도체 칩(12)의 저면과 기판(10)의 상면 사이공간에 언더필 재료에 의한 충진이 이루어진 구조로 제조된다.
또한, 별도의 몰딩 공정을 진행하지 않고, 반도체 칩(12)을 외부로부터 보호하는 동시에 반도체 칩(12)에서 발생된 열을 방출시킬 수 있는 히트스프레더(이하, 리드(Lid)라 칭함)가 기판(10)상에 지지되며 부착된다.
즉, 상기 리드(20)의 상판(22) 저면은 반도체 칩(12)의 상면과 밀착되면서 접착수단(30)에 의하여 접착되고, 리드(20)의 다리부(24)는 기판(10)의 테두리 부위에 에폭시 수지와 같은 접착수단(30)에 의하여 접착된다.
그러나, 상기 리드(20)의 다리부(24)와 기판(10)의 테두리 부위가 접착수단(30)에 의하여 그 접착된 상태를 지속적으로 유지해야 하나, 제조공정중의 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드(20)의 다리부(24)가 기판(10)으로부터 떨어지는 문제점이 있었다.
한편, RF와 무선 장치, 이미지 센서, 플래시 카드에서 기능을 통합시키는 동시에 성능을 개선시킬 수 있도록 능동소자인 트랜지스터 또는 IC와 같은 반도체 칩, 수동소자인 저항, 콘덴서 또는 인덕터 등이 하나의 패키지로 제조된 시스템 인 패키지가 출시되고 있는 바, 이 시스템 인 패키지에도 내부 구성들을 외부로부터 보호하는 동시에 열방출 기능을 수행하거나, 또는 수광을 위한 투명창을 갖거나 전자파를 차폐하는 등의 기능을 수행하는 리드(Lid)가 포함되어 있다.
즉, 첨부한 도 5 및 도 6에 도시된 바와 같이 기판(10)상에 복수개의 반도체 칩(12)이 부착되고, 각 칩(12)들간, 그리고 칩(12)과 기판(10)간이 와이어(16)로 연결되며, 그 밖에 수동소자 및 콘덴서 등(미도시됨)이 탑재된 구조로서, 별도의 몰딩 공정없이 반도체 칩(12) 등을 외부로부터 보호하기 위한 리드(20)가 포함되어 있다.
이때, 도 5에 도시된 리드(20)는 상판(22)과 다리부(24)로 구성되어, 다리부(24)가 기판(10)상에 접착수단(30)으로 부착 고정되고, 도 6에 도시된 리드(20)는 기판(10)의 테두리부에 세워진 세라믹 또는 몰딩수지 재질의 지지대(18)상에 지지되며 고정되는 수평판 형태로 채택된 것이다.
이러한 시스템 인 패키지에 포함되어 있는 리드도 단순히 접착수단의 접착력에 의하여 그 접착상태가 유지될 뿐, 제조공정중의 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드가 기판으로부터 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 반도체 칩을 보호하는 동시에 열방출 등의 기능을 수행하도록 기판상에 지지 고정되는 리드(Lid)에 별도의 잠금수단을 부가하여 리드의 부착 상태를 견고하게 유지시킴으로써, 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드가 기판으로부터 떨어지는 문제점을 해결할 수 있도록 한 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 기판과, 이 기판의 칩부착영역에 부착된 반도체 칩과, 반도체 칩의 상면에 접착수단에 의하여 접착되는 상판 및 기판의 테두리에 접착수단에 의하여 접착되는 다리부를 갖는 리드를 포함하는 반도체 패키지에 있어서, 상기 리드의 다리부에 복수개의 잠금홈을 등간격으로 형성하여, 다리부와 기판의 테두리부간을 접착하고 있는 접착수단이 잠금홈내에 유입되어 리드의 다리부를 잠금시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 리드의 상판에도 적어도 하나 이상의 잠금홈을 더 형성하여, 상판과 반도체 칩의 상면간을 접착하고 있는 접착수단이 잠금홈내에 유입되어 리드의 상판을 잠금시킬 수 있도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예로서, 기판과, 이 기판의 칩부착영역에 부착되는 반도체 칩과, 기판의 테두리에 세워진 지지대에 접착수단에 의하여 접착되는 수평형 리드를 포함하는 반도체 패키지에 있어서, 상기 리드의 측단에 복수개의 잠금홈을 등간격으로 형성하여, 리드의 측단과 지지대의 테두리부위를 접착하고 있는 접착수단이 잠금홈내로 유입되어 리드의 잠금이 이루어지도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 잠금홈은 "T"자형, 역사다리꼴, 타원형 단면중 선택된 하나의 단면 형상으로 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 칩을 보호하는 동시에 열방출 등의 기능을 수행하도록 리드를 갖는 반도체 패키지에 있어서, 기판 또는 기판 및 반도체 칩에 지지 고정되는 리드(Lid)에 별도의 잠금홈을 형성하여, 리드와 기판간을 접착하는 접착수단이 잠금홈내에 유입되어 리드의 잠금이 이루어지도록 함으로써, 리드의 부착 상태를 견고하게 유지시킬 수 있고, 종래에 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드가 기판으로부터 떨어지는 문제점을 해소시킬 수 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 패키지로서, 잠금홈을 갖는 리드 구조를 나타내는 단면도,
도 4 내지 도 6은 종래의 리드를 갖는 반도체 패키지를 나타내는 개략적 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명의 반도체 패키지를 나타내는 단면도로서, 기판(10)상에 반도체 칩(12)을 플립칩(14)을 이용하여 전기적 신호 교환 가능하게 부착시킨 구조를 나타내고 있다.
즉, 도 1에 도시된 반도체 패키지는 상기 기판(10)의 상면 중앙부에 구획된 칩부착영역에 다수의 플립칩(14)에 의하여 반도체 칩(12)이 적층 부착되고, 반도체 칩(12)의 저면과 기판(10)의 상면 사이공간에 언더필 재료가 충진된 구조를 나타내고 있다.
이때, 상기 반도체 칩(12)을 외부로부터 보호하는 동시에 반도체 칩(12)에서 발생된 열을 방출시킬 수 있는 금속 재질의 리드(20)가 기판(10)상에 지지되며 부착된다.
상기 리드(20)는 수평판 형태의 상판(22)과 상판(22)의 모서리부위에서 하향 절곡된 다리부(24)로 구성되는 바, 리드(20)의 상판(22) 저면이 반도체 칩(12)의 상면과 밀착되면서 접착수단(30)에 의하여 접착되고, 리드(20)의 다리부(24)는 기판(10)의 테두리 부위에 에폭시 수지와 같은 접착수단(30)에 의하여 접착된다.
특히, 상기 리드(20)의 다리부(24)에는 그 둘레방향을 따라 복수개의 잠금홈(40a)이 등간격으로 형성된다.
더욱 바람직하게는, 상기 리드(20)의 상판(22)에도 적어도 하나 이상의 잠금홈(40b)이 형성된다.
상기 리드(20)의 상판(22) 및 다리부(24)에 형성되는 잠금홈(40a,40b)은 위쪽은 넓은 단면적을 가지고 아래쪽은 좁은 단면적을 갖는 어떠한 단면 형상도 가능하고, 바람직하게는 "T"자형, 역사다리꼴, 타원형 단면중 선택된 하나의 단면 형상으로 형성된다.
따라서, 상기 리드(20)가 탑재될 때, 리드(20)의 다리부(24)와 기판(10)의 테두리간을 접착하는 에폭시 수지와 같은 접착수단(30)이 유동성을 갖는 상태이므로, 다리부(24)의 잠금홈(40a)내로 접착수단(30)이 유입되어 리드(20)의 다리부(24)를 잠금하는 효과를 발휘하게 된다.
또한, 상기 리드(20)의 상판(22)에 형성된 잠금홈(40b)내에도 리드(20)의 상판(22)과 반도체 칩(12)간을 접착하고 있는 접착수단(30)이 유입되어, 리드(20)의 상판(22)도 잠금되는 상태가 된다.
이에, 상기 리드(20)의 다리부(24)와 기판(10)의 테두리간을 접착하는 접착수단(30), 그리고 리드(20)의 상판(22)과 반도체 칩(12)을 접착하는 접착수단(30)이 경화(CURE)공정에 의하여 경화됨에 따라, 최종적으로 리드(20)의 다리부(24) 및 상판(22)에 대한 잠금이 이루어진다.
결국, 상기 접착수단(30)의 저면은 기판(10)의 표면을 덮고 있는 솔더 레지스트와 같은 절연수지와는 강한 접착력을 발휘하므로 잘 떨어지지 않게 되고, 또한 접착수단(30)의 상부는 잠금홈(40a)내에 유입되어 리드(20)의 다리부(24)를 잠금하는 상태가 되므로, 리드(20)의 부착 상태를 항상 견고하게 유지시킬 수 있다.
또한, 상기 리드(20)의 상판(22)도 잠금홈(40b)내로 유입된 접착수단(30)에 의하여 잠금된 상태가 됨에 따라, 리드(20)의 상판(22)이 반도체 칩(12)으로부터 들뜨는 등의 현상을 방지할 수 있다.
한편, 첨부한 도 2 및 도 3에 도시된 바와 같이 기판(10)상에 복수개의 반도체 칩(12)이 부착되고, 각 칩(12)들간, 그리고 칩(12)과 기판(10)간이 와이어(16)로 연결되며, 그 밖에 수동소자 및 콘덴서 등(미도시됨)이 탑재된 시스템 인 패키지에도 반도체 칩(12) 등을 외부로부터 보호하기 위한 리드(20)가 포함되어 있다.
이러한 시스템 인 패키지의 리드(20)는 도 2에서 보듯이 상판(22) 및 다리부(24)를 갖는 구조, 또는 도 3에서 보듯이 수평판 형상으로서, 기판(10)의 테두리에 세워진 세라믹 또는 몰딩수지 재질의 지지대(18)에 접착수단(30)에 의하여 접착된다.
마찬가지로, 시스템 인 패키지에 사용되는 리드(20)의 다리부(24) 또는 측단에도 복수개의 잠금홈(40a)을 등간격으로 형성하여, 리드(20)의 측단과 지지대(18)의 테두리부위를 접착하고 있는 접착수단(30)이 잠금홈(40a)내로 유입되도록 한 후, 경화 공정을 거치게 함으로써, 지지대(18)에 대한 리드(20)의 잠금이 이루어져, 리드(20)의 부착 상태를 견고하게 유지시킬 수 있다.
이와 같이, 본 발명에 따르면 기판(10) 또는 기판(10) 및 반도체 칩(12)에 지지 고정되는 리드(20,Lid)에 별도의 잠금홈(40a,40b)을 형성하여, 리드(20)와 기판(10)간을 접착하는 접착수단(30)이 잠금홈(40a,40b)내에 유입되어 리드(20)의 잠금이 이루어지도록 함으로써, 리드의 부착 상태를 견고하게 유지시킬 수 있고, 종래에 핸들링시 부주의, 외부 충격, 접착수단의 접착력 약화 등의 원인으로 리드(20)가 기판 등으로부터 떨어지는 문제점을 완전히 해소시킬 수 있다.
10 : 기판 12 : 반도체 칩
14 : 플립칩 16 : 와이어
18 : 지지대 20 : 리드
22 : 상판 24 : 다리부
30 : 접착수단 40a,40b : 잠금홈

Claims (4)

  1. 기판(10)과, 이 기판(10)의 칩부착영역에 부착되는 반도체 칩(12)과, 반도체 칩(12)의 상면에 접착수단(30)에 의하여 접착되는 상판(22) 및 기판(10)의 테두리에 접착수단(30)에 의하여 접착되는 다리부(24)를 갖는 리드(20)를 포함하는 반도체 패키지에 있어서,
    상기 리드(20)의 다리부(24)에 복수개의 잠금홈(40a)을 등간격으로 형성하여, 상기 다리부(24)와 기판(10)의 테두리간을 접착하고 있는 접착수단(30)이 잠금홈(40)내에 유입되어 리드(20)의 다리부(24)를 잠금시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 리드(20)의 상판(22)에도 적어도 하나 이상의 잠금홈(40b)을 더 형성하여, 상판(22)과 반도체 칩(12)의 상면간을 접착하고 있는 접착수단(30)이 잠금홈(40)내에 유입되어 리드(20)의 상판(22)을 잠금시킬 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  3. 기판(10)과, 이 기판(10)의 칩부착영역에 부착된 반도체 칩(12)과, 기판(10)의 테두리에 세워진 지지대(18)에 접착수단(30)에 의하여 접착되는 수평형 리드(20)를 포함하는 반도체 패키지에 있어서,
    상기 리드(20)의 측단에 복수개의 잠금홈(40a)을 등간격으로 형성하여, 리드(20)의 측단과 지지대(18)의 테두리부위를 접착하고 있는 접착수단(30)이 잠금홈(40)내로 유입되어 리드(20)의 잠금이 이루어지도록 한 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1 또는 청구항 3에 있어서,
    상기 잠금홈은 "T"자형, 역사다리꼴, 타원형 단면중 선택된 하나의 단면 형상으로 형성되는 것을 특징으로 하는 반도체 패키지.
KR1020100047838A 2010-05-24 2010-05-24 반도체 패키지 KR101056749B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100047838A KR101056749B1 (ko) 2010-05-24 2010-05-24 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100047838A KR101056749B1 (ko) 2010-05-24 2010-05-24 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101056749B1 true KR101056749B1 (ko) 2011-08-16

Family

ID=44933280

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100047838A KR101056749B1 (ko) 2010-05-24 2010-05-24 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101056749B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488892B2 (en) 2011-02-18 2022-11-01 Amkor Technology Singapore Holding Pte. Ltd. Methods and structures for increasing the allowable die size in TMV packages
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US10347562B1 (en) 2011-02-18 2019-07-09 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9728514B2 (en) 2012-11-20 2017-08-08 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10679952B2 (en) 2012-11-20 2020-06-09 Amkor Technology, Inc. Semiconductor device having an encapsulated front side and interposer and manufacturing method thereof
US11527496B2 (en) 2012-11-20 2022-12-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device comprising semiconductor die and interposer and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9852976B2 (en) 2013-01-29 2017-12-26 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US11652038B2 (en) 2013-11-19 2023-05-16 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package with front side and back side redistribution structures and fabricating method thereof
US10192816B2 (en) 2013-11-19 2019-01-29 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10943858B2 (en) 2013-11-19 2021-03-09 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
US10490716B2 (en) 2016-09-06 2019-11-26 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US11437552B2 (en) 2016-09-06 2022-09-06 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof
US10784422B2 (en) 2016-09-06 2020-09-22 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11942581B2 (en) 2016-09-06 2024-03-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US11329006B2 (en) Semiconductor device package with warpage control structure
US10879194B2 (en) Semiconductor device package and method of manufacturing the same
KR101332866B1 (ko) 반도체 장치
US7271480B2 (en) Constraint stiffener design
US20190057952A1 (en) Stack type sensor package structure
US9355966B2 (en) Substrate warpage control using external frame stiffener
US9892990B1 (en) Semiconductor package lid thermal interface material standoffs
TWI676217B (zh) 半導體封裝結構
US20160372397A1 (en) Semiconductor package
US10714454B2 (en) Stack packaging structure for an image sensor
KR101056749B1 (ko) 반도체 패키지
US20130320513A1 (en) Semiconductor package and fabrication method thereof
US20150145115A1 (en) Emiconductor device and manufacturing method thereof
JP2009260359A (ja) 放熱部材を具備したｃｏｆ型半導体パッケージ
JP2007281129A (ja) 積層型半導体装置
US10833235B2 (en) Light source, method of manufacturing the light source, and method of mounting the light source
KR20140030889A (ko) 반도체 칩 패키지 및 그 제조방법
US8810028B1 (en) Integrated circuit packaging devices and methods
US7692290B2 (en) Heat slug and semiconductor package
US9397015B2 (en) Semiconductor device and semiconductor device casing
KR20150076816A (ko) 전자 부품 모듈
JP2013106031A (ja) 半導体パッケージ及びその製造方法
KR101640126B1 (ko) 반도체 패키지 제조방법
US20090045501A1 (en) Structure on chip package to substantially match stiffness of chip
KR102561986B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190807

Year of fee payment: 9