KR101694932B1 - 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법 - Google Patents

반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법 Download PDF

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Abstract

웨이퍼 레벨 패키지의 제조 방법이 제공된다. 이 제조 방법은, 웨이퍼로부터 낱개로 분리된 다수의 반도체 칩을 인캡슐레이션 하는 제1 리패시베이션층(repassivation layer)을 형성하는 단계; 상기 제1 리패시베이션층의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)으로서, 상기 반도체 칩의 측면을 인캡슐레이션 하는 상기 리패시베이션층의 내부를 관통하는 제1 TEV와, 상기 반도체 칩의 제1 면에 반대면인 제2 면에 형성된 입출력 패드를 인캡슐레이션 하는 상기 제1 리패시베이션층의 내부를 관통하여 상기 입출력 패드에 전기적으로 연결되는 제2 TEV을 포함하는 상기 TEV를 형성하는 단계; 상기 제1 리패시베이션층 상에 형성되고, 상기 TEV의 일단부와 전기적으로 연결되는 재배선층을 형성하는 단계; 및 (D) 상기 재배선층 상에 형성되고, 상기 재배선층과 전기적으로 연결되는 도전성 범프를 형성하여, 웨이퍼 레벨 패키지를 완성하는 단계를 포함한다.

Description

반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법{SMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING WAFER LEVEL PACKAGE AND METHOD THEREOF}
본 발명은 웨이퍼 레벨 패키지의 제조 방법에 관한 것으로서, 더욱 상세하게는 팬 아웃형 웨이퍼 레벨 패키지(FAN-OUT TYPE WAFER LEVEL PACKAGE)의 제조 방법에 관한 것이다.
기존의 패키지는 다수의 칩(chip)을 포함하는 웨이퍼를 다이싱 라인(dicing line)을 따라 절단하여 개개의 칩으로 분리한 후, 분리한 개개의 칩 별로 패키징 공정을 실시하는 방식으로 제조되었다.
이러한 기존의 패키징 공정은 칩 단위로 다이 어태치 공정, 와이어 본딩 공정, 몰딩 공정 등과 같은 많은 공정을 이루어지기 때문에, 하나의 웨이퍼에서 획득하는 칩들의 수를 고려할 때, 모든 칩을 패키징화 하는 데 소요되는 시간이 너무 길다는 문제 점이 있다. 따라서, 최근에는 웨이퍼 레벨 상태에서 패키징 공정을 우선적으로 실시한 후 개별 패키지로 다이싱하는 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package: WLP)라 한다.
한편, 종래의 웨이퍼 레벨 패키지 공정에서는, 웨이퍼 상태의 웨이퍼 칩들을 분리하여 몰드 프레임 상에 재배치한 후, 재배치된 웨이퍼 칩들을 몰딩재로 인캡슐레이션하여, 웨이퍼 형태로 재구성한다(reconstituted).
이후, 상기 웨이퍼 칩들이 내장된 몰딩재를 상기 몰드 프레임으로 분리하고, 상기 몰드 프레임이 분리된 상기 몰딩 재의 하부에 재배선층(re-distribution layer) 공정 등을 진행한다.
이러한 종래의 웨이퍼 레벨 패키지 공정에서는, 몰딩재를 이용하여 웨이퍼 형태를 재구성하기 때문에, 공정 과정에서 몰딩재의 특성으로 인한 휨 결함(warpage defect)이 발생한다.
이러한 휨 결함은 상기 재배선층 형성하기 위해 진행하는 포토마스크 공정(photomask processing)의 신뢰도를 저하시킨다.
또한, 재배치된 웨이퍼 칩을 몰딩재로 웨이퍼 형태로 재구성하기 위해 진행하는 몰딩 공정은 전체 공정 시간에 차지하는 비율이 높기 때문에, 수율(yield) 저하 및 비용(cost) 상승을 일으킨다.
따라서, 본 발명의 목적은 생산성과 품질을 향상시키고, 공정비용을 절감시킬 수 있는 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일면에 따른 웨이퍼 레벨 반도체 패키지의 제조 방법은, (A) 웨이퍼로부터 낱개로 분리된 다수의 반도체 칩을 인캡슐레이션 하는 제1 리패시베이션층(repassivation layer)을 형성하는 단계; (B) 상기 제1 리패시베이션층의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)으로서, 상기 반도체 칩의 측면을 인캡슐레이션 하는 상기 리패시베이션층의 내부를 관통하는 제1 TEV와, 상기 반도체 칩의 제1 면에 반대면인 제2 면에 형성된 입출력 패드를 인캡슐레이션 하는 상기 제1 리패시베이션층의 내부를 관통하여 상기 입출력 패드에 전기적으로 연결되는 제2 TEV을 포함하는 상기 TEV를 형성하는 단계; (C) 상기 제1 리패시베이션층 상에 형성되고, 상기 TEV의 일단부와 전기적으로 연결되는 재배선층을 형성하는 단계; 및 (D) 상기 재배선층 상에 형성되고, 상기 재배선층과 전기적으로 연결되는 도전성 범프를 형성하여, 웨이퍼 레벨 패키지를 완성하는 단계를 포함한다.
본 발명의 다른 일면에 따른 반도체 패키지는, 반도체 칩을 인캡슐레이션 하는 리패시베이션층(repassivation layer); 상기 리패시베이션층의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)으로서, 상기 반도체 칩의 측면을 인캡슐레이션 하는 상기 리패시베이션층의 내부를 관통하는 제1 TEV와, 상기 반도체 칩의 제1 면에 반대면인 제2 면에 형성된 입출력 패드를 인캡슐레이션 하는 상기 제1 리패시베이션층의 내부를 관통하여 상기 입출력 패드에 전기적으로 연결되는 제2 TEV을 포함하는 상기 TEV; 상기 리패시베이션층 상에 형성되고, 상기 TEV의 일단부와 전기적으로 연결되는 재배선층; 및 상기 재배선층 상에 형성되고, 상기 재배선층과 전기적으로 연결되는 도전성 범프를 포함한다.
본 발명의 따르면, 실리콘 웨이퍼 또는 글래스 웨이퍼와 같은 지지 프레임 위에서 웨이퍼 레벨 패키지를 제조하기 위한 일련의 모든 공정을 진행하기 때문에, 몰딩 프레임으로부터 분리된 상태에서 몰딩재 기반의 웨이퍼 레벨 패키지를 제조하는 종래의 공정을 진행하는 동안에 발생하는 휨 결함(warpage defect)을 줄일 수 있다.
또한 상기 휨 결함의 개선으로 인해, 포토 공정에서의 마스크 정확도(mask accuracy)를 향상시킬 수 있다.
또한 몰딩 공정을 생략함으로써, 전체 공정 시간을 단축한다.
또한 다수의 웨이퍼 칩을 몰딩재 기반의 웨이퍼 레벨로 재구성하는 종래와는 달리, 다수의 웨이퍼 칩을 리패시베이션 물질로 재구성하고, 상기 리패시베이션 물질 내부에 관통 인캡슐레이션 전극을 형성함으로써, 다른 패키지 및 부품 소자를 적층할 수 있는 다양한 패키지 구조에 적용할 수 있다.
도 1은 본 발명의 일 실시 예에 따라 제조된 팬 아웃형 웨이퍼 레벨 패키지로부터 낱개로 분리된 반도체 패키지의 단면도이다.
도 2 내지 도 16은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조방법을 도시한 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 18은 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 19는 도 1에 도시된 반도체 패키지의 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 20은 도 1에 도시된 반도체 패키지의 다른 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 21은 도 18에 도시된 TSV가 형성된 반도체 패키지의 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 22는 도 18에 도시된 반도체 패키지의 다른 응용 예에 따른 멀티 스택 반도체 패키지의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기에 앞서, 본 발명에서 소개하는 기술적 용어 패시베이션(passivation)과 이와 유사한 리패시베이션(re passivation)을 명확히 정의한다.
패시베이션(passivation)과 리패시베이션(repassivation)을 각각 명확히 정의하기 위해, 전처리 공정과 후처리 공정을 정의한다.
전처리 공정은, 웨이퍼 제조사가 웨이퍼를 생산하기 위해 진행하는 일련의 모든 공정으로 정의하고, 후처리 공정은 패키지 제조사가 웨이퍼 제조사로부터 제공받은 웨이퍼로부터 다수의 웨이퍼 칩을 낱개로 분리하고, 낱개로 분리된 다수의 웨이퍼 칩을 재배치하고, 재배치된 다수의 웨이퍼 칩에 대해 범핑 공정을 일괄적으로(혹은 동시에) 진행하는 일련의 모든 공정이라 할 때, 상기 패시베이션은 상기 전처리 공정에서 형성되는 모든 종류의 코팅막을 의미하고, 리패시베이션은 상기 후처리 공정에서 형성되는 모든 종류의 코팅막을 의미한다.
특히, 본 발명에서 언급하는 리패시베이션은 상기 웨이퍼 칩 내에 형성된 소자 또는 층들의 표면을 유해 환경으로부터 보호하는 상기 패시베이션의 용도 외에 상기 웨이퍼 칩을 인캡슐레이션(Encapsulation) 하는 용도로 사용됨을 주목해야 한다.
따라서, 웨이퍼로부터 낱개로 분리된 다수의 웨이퍼 칩들을 웨이퍼 형태(혹은 웨이퍼 레벨)로 재구성(reconstituted)하기 위한 종래의 몰드 공정이 생략될 수 있다.
더 나아가, 종래의 몰드 공정에서 파생되는 재구성된(reconstituted) 웨이퍼의 결함(defect) 및 몰드 공정 생략에 따른 전체 공정 시간을 단축할 수 있다.
도 1은 본 발명의 일 실시 예에 따라 제조된 팬 아웃형 웨이퍼 레벨 패키지로부터 낱개로 분리된 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따라 제조된 팬 아웃형 웨이퍼 레벨 패키지로부터 낱개로 분리된 반도체 패키지(100)는 웨이퍼 칩(110), 상기 웨이퍼 칩(110)을 인캡슐레이션 (encapsulation) 하는 제1 리패시베이션층(a first repassivation layer)(120), 상기 제1 리패시베이션층(120)의 내부에 형성되는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)(130: 130a, 130b), 상기 제1 리패시베이션층(120) 상에 형성되어 상기 TEV(130: 130a, 130b)와 전기적으로 연결되는 재배선 시드층(ReDistribution seed layer)(140: 140a, 140b), 상기 재배선 시드층(140) 상에 형성되어 상기 재배선 시드층(140: 140a, 140b)과 전기적으로 연결되는 재배선층(ReDistribution Layer: RDL)(150: 150a, 150b), 상기 RDL(150) 상에 형성되어 상기 RDL(150)의 일부 표면을 노출시키는 제2 리패시베이션층(160), 상기 노출된 상기 RDL(150)의 일부 표면 상에 형성되는 하부 범프 메탈층(Under Bump Metallization layer: UBM layer)(170: 170a, 170b) 및 상기 UBM(160)위에 형성된 도전성 범프(180)를 포함한다.
상기 웨이퍼 칩(110)은 상기 웨이퍼로부터 낱개로 분리된 실리콘 재질의 칩으로서, 반도체 칩(111), 입출력 패드(113) 및 패시베이션층(passivation layer)(115)을 포함한다. 상기 반도체 칩(111)은 제1 면(111a)과, 상기 제1 면(111a)에 반대면인 제2 면(111b) 및 상기 제1 면(111a)과 제2 면(111b)을 연결하는 측면(111c)을 갖는다. 상기 입출력 패드(113)는 상기 반도체 칩(111)의 상기 제2 면(111b) 상에 형성된다. 상기 상기 패시베이션층(115)은 상기 입출력 패드(113)가 노출되도록 상기 제2 면(111b) 상에 형성된다. 상기 패시베이션층(115)의 재질로서, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있다. 이들 재질은 단독 또는 혼합될 수 있다.
상기 제1 리패시베이션층(a first repassivation layer)(120)은 상기 웨이퍼 칩(110)을 인캡슐레이션(encapsulation)층으로서, 웨이퍼로부터 낱개로 분리된 다수의 웨이퍼 칩을 웨이퍼 형태(혹은 웨이퍼 레벨)로 재구성(reconstituted)하는 층으로 기능한다. 상기 제1 리패시베이션층(120)의 재질로, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나일 수 있다. 이들 재질은 단독 또는 혼합될 수 있다.
상기 TEV(130)는 상기 제1 리패시베이션층(120)의 내부를 관통하는 금속 또는 금속 포스트(post) 일 수 있다. 상기 TEV(130)는 제1 TEV(130a)와 제2 TEV(130b)를 포함한다. 상기 제1 TEV(130a)는 상기 반도체 칩(111)의 측면(111c)을 인캡슐레이션 하는 상기 제1 리패시베이션층(120)의 내부를 수직으로 관통한다. 도면에 도시하지는 않았으나, 본 발명의 일 실시 예에 따른 반도체 패키지(100)가 멀티 스택 반도체 패키지에 적용되는 경우, 상기 제1 TEV(130a)의 일단부는 상기 제1 리패시베이션층(120)의 제2 면(120b) 상에 형성된 재배선 시드층(140a)과 전기적으로 연결되고, 상기 제1 TEV(130a)의 타단부는, 상기 제1 리패시베이션층(120)의 제1 면(120a)의 상부에 적층되는 다른 반도체 패키지(도시하지 않음)와 전기적으로 연결되는 접속 단자로 기능한다.
상기 제2 TEV(130b)는 상기 반도체 칩(111)의 제2 면(111b) 상에 형성된 상기 입출력 패드(113)와 상기 패시베이션층(115)을 인캡슐레이션하는 상기 제1 리패시베이션층(120)의 내부를 수직으로 관통한다. 여기서, 상기 제2 TEV(130b)의 일단부는 상기 제1 리패시베이션층(120)의 제2 면(120b) 상에 형성된 재배선 시드층(140b)과 전기적으로 연결되고, 상기 제2 TEV(130b)의 타단부는 상기 입출력 패드(113)와 전기적으로 연결된다. 상기 TEV(130)의 재질로는, Ti/Cu, TiW/Ni, Ti/Ni, TiW/NiV, Cr/Cu, Cr/Ni, Cr/NiV, Ti/Cu/Ni, TiW/Cu/Ni, TiW/Cu/NiV 및 Cr/Cu/NiV 등이 있을 수 있다. 이들 재질은 단독 혹은 혼합되어 사용될 수 있다.
상기 재배선 시드층(140)은 상기 재배선층(150: 150a, 150b)을 형성하기 위한 시드(seed)로서, 상기 제1 리패시베이션층(120)의 제2 면(120b) 상에 형성된다. 상기 재배선 시드층(140)은 상기 제1 TEV(130a)의 타단부와 전기적으로 연결되는 제1 재배선 시드층(140a)과 제2 TEV(130b)의 타단부와 전기적으로 연결되는 제2 재배선 시드층(140a)을 포함한다.
상기 재배선층(150)은 상기 재배선 시드층(140) 상에 형성되어, 상기 재배선 시드층(140)과 전기적으로 연결된다. 상기 재배선층(150)은 반도체 칩(111)의 입출력 패드(113)의 위치에 관계없이, 반도체 칩(111)의 입출력 패드(113)와 도전성 범프(180)를 전기적으로 연결하는 경로를 재배선하는 역할을 한다. 상기 재배선층(150)은 제1 재배선층(150a)과 제2 배선층(150b)을 포함한다. 제1 재배선층(150a)은 상기 제1 재배선 시드층(140a) 상에 형성되어, 상기 제1 배선 시드층(140a)과 전기적으로 연결된다. 상기 제2 재배선층(150b)은 상기 제2 재배선 시드층(140b) 상에 형성되어 상기 제2 재배선 시드층(140b)과 전지거으로 연결된다.
상기 제2 리패시베이션층(160)은 상기 제1 리패시베이션층(120) 상에 형성되고, 상기 재배선층(150)의 일부 표면을 노출시키는 개구부를 갖는다.
상기 UBM층(170)은 상기 도전성 범프(180)의 증착을 유도하는 층으로서, 상기 개구부에 의해 노출된 상기 재배선층(150)의 일부 표면 상에 형성되어, 상기 재배선층(150)과 전기적으로 연결된다.
상기 UBM층(170)은 제1 UBM층(170a)와 제2 UBM층(170b)을 포함한다. 상기 제1 UBM층(170a)는 상기 제1 재배선층(150a)의 일부 표면 상에 형성되어 상기 제1 재배선층(150a)과 전기적으로 연결된다. 상기 제2 UBM층(170b)은 상기 제2 재배선층(150b)의 일부 표면 상에 형성되어 상기 제2 재배선층(150b)과 전기적으로 연결된다. 상기 UBM층(170)의 재질로, 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 및 이들의 등가물 중 선택된 어느 하나일 수 있다. 이들 재질은 단독 또는 혼합될 수 있다.
상기 도전성 범프(180)는 상기 UBM층(170)의 상에 형성되어, 상기 UBM층(170)과 전기적으로 연결된다. 따라서, 상기 도전성 범프(180)는, 상기 제1 TEV(130a), 상기 제1 재배선 시드층(140a), 상기 제1 재배선층(150a) 및 상기 제1 UBM층(170a)를 포함하는 전기적 경로를 통해 상기 제1 리패시베이션층(120)의 상부에 적층되는 다른 반도체 패키지(도시하지 않음) 및/또는 다른 부품 소자와 전기적으로 연결될 수 있다. 또한, 상기 도전성 범프(180)는, 상기 입출력 패드(113), 상기 제2 TEV(130b), 상기 제2 재배선 시드층(140b), 상기 제2 재배선층(150b) 및 상기 제1 UBM층(170b)을 포함하는 전기적 경로를 통해 상기 반도체 칩(111)과 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 반도체 패키지(100)는 제1 리패시베이션층(120)을 관통하는 TEV(130)를 통해 다른 패키지 또는 능동소자 또는 수동 소자를 포함하는 부품 소자를 적층할 수 있는 다양한 패키지 구조를 제공할 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 패키지(100)는 웨이퍼로부터 낱개로 분리된 웨이퍼 칩을 웨이퍼 형태(혹은 웨이퍼 레벨)로 재구성하는 물질로서, 종래의 몰딩재 대신에 상기 제1 리패시베이션층을 형성하는 리패시베이션 물질을 이용하기 때문에, 기존의 웨이퍼 레벨 패키지 공정에서 진행하는 몰딩 공정을 생략할 수 있고, 몰딩 공정의 생략(skip)에 따른 전체 공정 시간을 크게 단축시킬 수 있다.
도 2 내지 도 16은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조방법을 도시한 단면도들이다.
각 단면도에서는 하나의 웨이퍼 칩만을 도시하였다. 이는 발명의 이해를 돕기 위함이다. 실제 제조 공정에서는 웨이퍼로부터 낱개로 분리된 다수의 웨이퍼 칩에 대해 아래의 각 공정이 동시에 진행됨을 유의해야 한다. 동일한 이유로, 각 단면도에서는 4개의 TEV들만을 도시하였다.
먼저, 도 2를 참조하면, 다수의 웨이퍼 칩(110)을 지지 프레임(90)의 표면(92)에 부착하는 공정이 진행된다. 상기 지지 프레임(90)은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지를 제조하기 위한 모든 공정이 완료될 때까지 유지된다.
전술한 바와 같이, 종래의 웨이퍼 레벨 패키지 공정에서는, 몰딩재로 재구성된 웨이퍼가 금속 재질의 몰딩 프레임으로부터 분리된 상태에서 재배선층 공정(RDL processing) 및 범핑 공정(bumping processing)을 진행하기 때문에, 상기 몰딩재의 특성상 상기 공정들을 진행하는 과정에서 상기 몰딩재로 재구성된 웨이퍼의 휨 결함이 발생한다.
그러나 본 발명의 일 실시 예에서는, 도 2 내지 도 16의 모든 공정이 상기 지지 프레임(90) 상에서 진행하기 때문에, 상기 몰딩재로 재구성된 웨이퍼의 휨 결함을 개선할 수 있다.
상기 지지 프레임(90)으로서, 상기 몰딩 공정에서 사용하는 금속 재질의 몰딩 프레임을 이용할 수도 있겠지만, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 공정에서는 몰딩 공정이 생략되기 때문에, 상기 금속 재질의 몰딩 프레임(또는 금속 재질의 캐리어)을 대체할 수 있는 적절한 지지 프레임이 요구된다.
이에, 본 발명의 일 실시 예에서는, 지지 프레임(90)으로서 실리콘 웨이퍼 또는 글래스 웨이퍼가 제시된다. 실리콘 웨이퍼 또는 글래스 웨이퍼는 종래의 몰딩재에 비해 상대적으로 휨 결함에 우수하다.
상기 웨이퍼로부터 낱개로 분리된 다수의 웨이퍼 칩(110)을 실리콘 웨이퍼 또는 글래스 웨이퍼와 같은 상기 지지 프레임(90)의 표면(92)에 부착하기 위해, 먼저, 다수의 웨이퍼 칩(110)은 일정간격으로 배열된다.
이렇게 배열된 각 웨이퍼 칩(110) 저면에는 다이 접착 필름(Die Attach Film: DAF) 테이프(117)를 도포되어, 상기 다이 접착 필름 테이프를 매개로 상기 다수의 웨이퍼 칩(110)이 상기 실리콘 웨이퍼(90)의 표면(92)에 부착된다.
다음으로, 도 3을 참조하면, 상기 지지 프레임(90)의 표면(92)과 상기 웨이퍼 칩(110)을 리패시베이션 물질(repassivation material)로 인캡슐레이션 하여 상기 제1 리패시베이션층(120)을 형성한다. 상기 제1 리패시베이션층(120)을 형성하는 방법으로, 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition) 방법이 이용될 수 있다. 상기 제1 리패시베이션층(120)는 적절한 두께로 형성되며, 두께는 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition) 방법에서 규정하는 공정 변수에 따라 조절될 수 있다.
상기 제1 리패시베이션층(120)으로서, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나일 수 있다. 이들 물질은 단독 또는 혼합될 수 있다.
다음으로, 도 4를 참조하면, 상기 제1 리패시베이션층(120)의 내부를 관통하는 인터포즈 비아 홀(interposer via hole)(V1, V2)을 형성한다. 상기 인터포즈 비아 홀(V1, V2)은 노광 공정 및 현상 공정을 포함하는 포토 공정을 이용하여 형성될 수 있다.
상기 인터포즈 비아 홀(V1, V2)은 상기 제1 인터포즈 비아홀(V1)과 제2 인터포즈 비아홀(V2)을 포함한다. 상기 제1 인터포즈 비아홀(V1)은 상기 반도체 칩(111)의 측면(111c)으로부터 일정 간격을 두고, 상기 반도체 칩(111)의 측면(111c)을 인캡슐레이션 하는 상기 제1 리패시베이션층(120)의 내부를 관통하도록 형성된다. 상기 제2 인터포즈 비아홀(v2)는 상기 반도체 칩(111)의 제2 면(111b) 상에 형성된 입출력 패드(113)를 노출하도록 상기 반도체 칩(111)의 제2 면(111b) 상에 형성된 상기 입출력 패드(113)과 상기 패시베이션층(115)을 인캡슐레이션 하는 상기 제1 리패시베이션층(120)의 내부를 관통하도록 형성된다.
다음으로, 도 5를 참조하면, 상기 형성된 인터포즈 비아 홀(V1, V2)의 내부에 금속 또는 금속 포스트(metal post)와 같은 도전성 물질을 충진하여 상기 제1 리패시베이션층(120)을 관통하는 TEV(130: 130a, 130b)을 형성한다. 상기 인터포즈 비아 홀(123)의 내부에 상기 도전성 물질을 채우는 방법으로는, 전해 도금 또는 무전해 도금 방법이 이용될 수 있다.
다음으로, 도 6을 참조하면, 상기 제1 리패시베이션층(120)와 상기 TEV(130: 130a, 130b)의 일단부 상에 상기 재배선층(150: 150a, 150b)을 형성하기 위한 상기 금속 시드층(140')을 전면적으로 형성한다.
다음으로, 도 7을 참조하면, 상기 금속 시드층(140') 상에 제1 포토레지스트층(PR1)을 전면적으로 형성한 후, 상기 제1 포토레지스트층(PR1)의 노광 영역을 노광 공정 및 현상 공정을 이용하여 제거한다.
다음으로, 도 8을 참조하면, 상기 제1 포토레지스트층(PR1)의 노광 영역을 제거함에 따라 노출되는 상기 금속 시드층(140') 상에 상기 재배선층(150: 150a, 150b)을 형성한다. 여기서, 상기 재배선층(150: 150a, 150b)을 형성하는 방법으로, 도금 방법이 이용될 수 있다.
다음으로, 도 9를 참조하면, 상기 금속 시드층(140') 상에 남아 있는 상기 제1 포토레지스트층(PR1)을 제거한다. 상기 제1 포토레지스트층(PR1)을 제거하는 방법으로, 건식 또는 습식 식각 방법이 이용될 수 있다.
다음으로, 도 10을 참조하면, 상기 제1 포토레지스트층(PR1)의 제거에 따라 노출되는 상기 금속 시드층(140')을 제거한다. 이때, 상기 금속 시드층(140')의 제거에 따라 제1 리패시베이션층(120)의 일부 표면이 노출된다. 상기 금속 시드층(140')을 제거하는 방법으로, 습식 또는 건식 식각이 이용될 수 있다. 여기서, 상기 금속 시드층(140')을 식각하는 공정에서, 별도의 식각 마스크를 사용하지 않을 수도 있다. 이 경우, 상기 금속 시드층(140') 상에 형성된 재배선층(150)이 식각 마스크의 역할을 수행할 수 있다. 물론 상기 노출된 금속 시드층(140')을 식각하는 동안, 상기 재배선층(150) 또한 식각될 수도 있겠지만, 식각률을 적절히 조절함으로써, 상기 재배선층(150)에 영향을 주지 않으면서, 상기 금속 시드층(140')만을 식각할 수 있다.
이하, 용어와 층의 구분을 명확히 하기 위해, 상기 금속 시드층(140')을 식각하는 공정에 의해 상기 재배선층(150: 150a, 150b)의 하부에 남아있는 상기 금속 시드층(140')을 "재배선 시드층"라 하고, 그 참조 번호를 140'에서 140으로 변경한다.
다음으로, 도 11을 참조하면, 상기 금속 시드층(140')의 제거에 따라 노출되는 상기 제1 리패시베이션층(120)과 상기 재배선층(150: 150a, 150b) 상에 상기 제2 리패시베이션층(160)을 형성한다. 상기 제2 리패시베이션층(160)은 균일한 높이로 형성된다. 다만, 상기 제2 리패시베이션층(160)은 상기 재배선층(150: 150a, 150b)의 일부 영역이 노출되도록 형성된다. 이러한 상기 제2 리패시베이션층(160)을 형성하는 방법으로, 상기 노광 공정 및 상기 현상 공정을 포함하는 포토 공정이 이용될 수 있다.
다음으로, 도 12를 참조하면, 상기 제2 리패시베이션층(160) 상에 제2 포토레지스트층(PR2)을 형성한다. 상기 제2 포토레지스트층(PR2)은 상기 제2 리패시베이션층(160) 상에 균일한 높이로 형성된다. 다만, 상기 제2 포토레지스트층(PR2)은 상기 일부 영역에 대응하는 콘택홀(162)을 갖도록 형성된다. 따라서, 상기 콘택홀(162)에 의해 상기 재배선층(150: 150a, 150b)의 일부 영역이 상부로 노출된다. 상기 콘택홀(162)이 형성된 제2 포토레지스트층(PR2)을 형성하는 방법으로, 노광 공정 및 현상 공정을 포함하는 포토 공정이 이용될 수 있다.
다음으로, 도 13을 참조하면, 상기 콘택홀(162)의 내부에 상기 UBM층(170: 170a, 170b)과 상기 범프 물질(180)을 순차적으로 형성한다. 상기 UBM층(170: 170a, 170b)과 상기 범프 물질(180)를 형성하는 방법으로, 무전해 도금 또는 전해 도금 방법이 이용될 수 있다. 여기서, 전해 도금 방법을 이용하는 경우, 상기 재배선층(150: 150a, 150b)과 상기 UBM층(170: 170a, 170b) 사이에 추가로 UBM 시드층(미도시)이 형성될 수 있다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있다.
다음으로, 도 14를 참조하면, 상기 콘택홀(162)이 형성된 제2 포토레지스트층(PR2)을 제거한다. 상기 제2 포토레지스트층(PR2)을 제거하는 방법으로, 건식 또는 습식 식각이 이용될 수 있다. 상기 제2 포토레지스트(PR2)이 제거됨에 따라, 상기 UBM층(170: 170a, 170b)의 상에는 상기 콘택홀(162)의 단면 프로파일과 유사한 단면 프로파일을 갖는 상기 범프 물질(180)만이 잔존하게 된다.
다음으로, 도 15를 참조하면, 리플로우(reflow) 및 플럭스 클리닝(flux cleaning) 공정을 진행하여 상기 범프 물질로부터 둥근 형상의 상기 도전성 범프(180)를 형성한다. 이로서, 상기 지지 프레임 상에서 진행하는 웨이퍼 레벨 패키지를 제조하기 위한 일련의 모든 공정이 완료된다.
이와 같이, 종래의 몰딩재로 재구성된 웨이퍼 레벨이 몰딩 프레임으로부터 분리된 상태에서 몰딩재로 재구성된 웨이퍼 레벨에 대한 재배선층 공정 및 범핑 공정을 진행하는 반면, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서는, 리패시베이션 물질로 재구성된 웨이퍼 레벨이 실리콘 웨이퍼 또는 글래스 웨이퍼로 이루어진 상기 지지 프레임(90) 상에 고정된 상태에서 리패시베이션 물질로 재구성된 웨이퍼 레벨에 대한 재배선층 공정 및 범핑 공정을 포함하는 모든 공정을 진행하기 때문에, 공정을 진행하는 동안 발생할 수 있는 휨 결함(warpage defect)을 방지할 수 있다.
다음으로, 도 16을 참조하면, 상기 지지 프레임(90) 상에서 진행하는 모든 공정이 완료되면, 상기 웨이퍼 레벨 패키지로부터 상기 지지 프레임(90)과 DAF 테이프(117)를 순차적으로 제거한다. 상기 지지 프레임(90)과 DAF 테이프(117)를 제거하는 방법으로, 백 그라인딩(back grinding)(192) 공정이 이용될 수 있다.
이후, 상기 웨이퍼 레벨 패키지를 다이싱 라인(dicing line)(194)을 따라 낱개의 반도체 패키지로 싱귤레이션(singulate)하여, 도 1에 도시된 반도체 패키지(100)를 완성한다.
이상 설명한 바와 같이, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에 따르면, 실리콘 웨이퍼 또는 글래스 웨이퍼와 같은 지지 프레임 위에서 웨이퍼 레벨 패키지를 제조하기 위한 일련의 모든 공정을 진행하기 때문에, 몰딩 프레임으로부터 분리된 상태에서 몰딩재 기반의 웨이퍼 레벨 패키지를 제조하는 종래의 공정을 진행하는 동안에 발생하는 휨 결함(warpage defect)을 줄일 수 있다. 또한 상기 휨 결함을 개선함으로써, 포토 공정에서의 마스크 정확도(mask accuracy)를 향상시킬 수 있다. 또한 몰딩 공정이 생략되기 때문에, 전체 공정 시간을 단축할 수 있고, 몰드 프레임(혹은 캐리어)을 사용하지 않기 때문에 효율적인 공정 관리가 가능하다. 또한 다수의 웨이퍼 칩을 몰딩재 기반의 웨이퍼 레벨로 재구성하는 종래와는 달리, 다수의 웨이퍼 칩을 리패시베이션 물질로 재구성하고, 상기 리패시베이션 물질 내부에 관통 인캡슐레이션 전극을 형성함으로써, 다른 패키지 및 부품 소자를 적층할 수 있는 다양한 패키지 구조에 적용할 수 있다.
한편, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서는, 무전해 또는 전해 도금 방식을 이용하여 도전성 범프를 형성하는 범프 공정(도 12 내지 도 15)을 설명하고 있으나, 이에 한정하지 않고, 필러 형상의 범프를 형성하는 구리 필러 솔더 범프(Cu Pillar solder Bump: CPB) 공정, 볼 드롭 스텐실(ball drop stencil)을 이용한 볼 드랍(ball drop) 공정 또는 스크린 인쇄 공정을 이용해 도전성 범프를 형성할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 17을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 패키지(200)는, 하나의 웨이퍼 칩(110)이 리패시베이션층(120) 내에 인캡슐레이션된 도 1의 반도체 패키지(100)와는 달리, 수평한 방향으로 배열된 두 개의 웨이퍼 칩(110, 110A)이 리패시베이션층(120) 내에서 인캡슐레이션된 점에서 차이가 있다.
이러한 본 발명의 다른 실시 예에 따른 반도체 패키지(200)는 본 발명의 실시 예에 따른 반도체 패키지(100)의 제조 방법을 설명하는 도 2 내지 도 16의 각 공정을 상기 두 개의 웨이퍼 칩(110, 110A)에 대해 동시에 진행함으로써, 용이하게 제조될 수 있다. 따라서, 상기 반도체 패키지(200)의 제조 방법에 대한 구체적인 설명은 생략한다.
도 18은 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 도 1의 반도체 패키지(100)와는 달리, 제1 리패시베이션층(120)에 관통 실리콘 전극(Through Silicon Via: TSV)을 갖는 웨이퍼 칩(110B)이 인캡슐레이션되는 점에서 차이가 있다.
즉, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는, 상기 웨이퍼 칩(110B)이 TSV(117B)가 형성된 반도체 칩(111B)과 상기 TSV(117B)와 전기적으로 연결된 입출력 패드(113B)를 포함하도록 구성된 점을 제외하면, 도 1에 도시된 반도체 패키지(100)와 동일하다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)의 제조 방법은, 본 발명의 실시 예에 따른 반도체 패키지(100)의 제조 방법을 설명한 도 2 내지 도 16의 설명으로부터 당업자라면 충분히 이해할 수 있으므로, 이에 대한 구체적인 설명은 생략한다.
도 19는 도 1에 도시된 반도체 패키지의 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 19를 참조하면, 멀티 스택 반도체 패키지(mul-stacked semiconductor package)(400)는 도 1의 상기 반도체 패키지(100)와 그 상부에 적층된 다른 반도체 패키지(200)를 포함한다. 편의상, 상기 반도체 패키지(100)를 하부 반도체 패키지(100)라 하고, 상기 다른 반도체 패키지(200)를 상부 반도체 패키지(200)라 한다.
상기 하부 반도체 패키지(100)는 도 1에 도시된 반도체 패키지(100)와 동일하며, 다만, 도 1에 도시된 반도체 패키지(100)와는 달리, 제1 리패시베이션층(120)을 관통하는 TEV(130)가 8개이고, 상기 상부 반도체 패키지(200)의 도전성 범프(240)와 전기적으로 연결되는 접속 패드(190)를 추가로 구비한 점에서 차이가 있을 뿐이다. 따라서, 상기 하부 반도체 패키지(100) 및 이의 제조 방법에 대한 상세한 설명은 도 1 내지 도 16의 설명으로 대신한다.
다만, 상기 접속 패드(190)는 웨이퍼 제조사의 웨이퍼 제조 공정에서 형성되거나 도 16의 백 그라인딩 공정 이후, 실리콘 웨이퍼(90) 및 DAF 필름(117)의 제거에 따라 노출되는 웨이퍼 레벨 패키지의 전면에 걸쳐 형성될 수 있다.
상기 상부 반도체 패키지(200)는 그 하부면에 형성된 접속 패드(230)가 형성된 기판(210)과, 상기 기판(210) 상에 형성되는 반도체 칩(220) 및 상기 기판(210)의 상부면과 상기 반도체 칩(220)를 인캡슐레이션 하는 몰딩재(240) 및 상기 접속 패드(230) 상에 형성된 도전성 범프(240)를 포함하도록 구성될 수 있다. 상기 몰딩재(240)는 EMC일 수 있다.
상기 하부 반도체 패키지(100)의 접속 패드(190)와 상기 상부 반도체 패키지(200)의 접속 패드(230)는 상기 도전성 범프(240)를 이용하는 리플로우 공정으로 서로 전기적으로 접속될 수 있다. 이렇게 함으로써, 하부 반도체 패키지(100)의 상부에 상부 반도체 패키지(200)가 적층된 멀티 스택 반도체 패키지(300)를 구성할 수 있다.
도 20은 도 1에 도시된 반도체 패키지의 다른 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 20을 참조하면, 다른 응용예에 따른 멀티 스택 반도체 패키지(500)는 도 21에 도시된 멀티 스택 반도체 패키지(400)와는 달리, 하부 반도체 패키지(100)와 그 상부에 적층된 상부 반도체칩(410)이 도전성 와이어(412)로 전기적으로 연결된 점에서 차이가 있다.
즉, 상부 반도체칩(410)을 하부 반도체 패키지(100)의 상면에 부착한 후, 와이어 본딩 공정을 이용하여 상기 도전성 와이어(412)를 하부 반도체 패키지(100)의 상부면에 형성된 접속 패드(190)에 스티치 본딩한다. 이렇게 함으로써, 하부 반도체 패키지(100)의 상부에 상부 반도체 칩(410)이 적층된 멀티 스택 반도체 패키지(500)가 구현된다.
도 21은 도 18에 도시된 TSV가 형성된 반도체 패키지의 응용예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 21을 참조하면, 상기 멀티 스택 반도체 패키지(600)는 도 18에 도시된 반도체 패키지(300)의 상부에 다수의 부품 소자(310)가 적층된 구조이다.
도 21에서 참조번호 310은 접속 패드이다. 이 접속 패드(310)는 도 19에서 설명한 바와 같이, 웨이퍼 제조사의 웨이퍼 제조 공정에서 형성되거나 도 18의 백 그라인딩 공정 이후, 실리콘 웨이퍼(90) 및 DAF 필름(117)의 제거에 따라 노출되는 웨이퍼 레벨 패키지의 상부면에 형성될 수 있다.
각 부품 소자(320)는 수동 소자(322, Passive Component)와 상기 수동 소자(322)의 측면에 형성된 전극(324)을 포함한다. 상기 수동 소자(322)는 커패시터(Capacitor) 또는 인덕터(Inductor)일 수 있다. 각 부품 소자(320)는 상기 수동 소자 대신 능동 소자로 이루어질 수 있다. 이때, 능동 소자는 집적 회로(IC)로 일 수 있다.
각 부품 소자의 전극(324)은 상기 접속 패드와 전기적으로 연결되도록 상기 접속 패드(310)의 상에 형성된다. 따라서, 각 부품 소자(320)는 상기 접속 패드(310)를 통해 상기 제1 리패시베이션층(120)을 관통하는 다수의 TEV(130a)와 반도체 칩(110B)을 관통하는 TSV(117B)와 전기적으로 연결된다.
도 22는 도 18에 도시된 반도체 패키지의 다른 응용 예에 따른 멀티 스택 반도체 패키지의 단면도이다.
도 22를 참조하면, 상기 멀티 스택 반도체 패키지(700)는 도 20의 반도체 패키지의 상부(300)에 부품 소자(320)외에 다수의 반도체 칩(710, 720, 730)이 적층된 점에서 도 21의 멀티 스택 반도체 패키지(600)와 차이가 있다.
즉, 다른 응용 예에 따른 멀티 스택 반도체 패키지(700)는 리패시베이션층(120)을 관통하는 TEV(130a)의 상부에 형성된 접속 패드(310)의 상부에 상기 부품 소자(320)가 형성되고, 웨이퍼 칩(110B)을 관통하는 TSV(117B)의 상부에 형성된 접속 패드(310)와 다수의 반도체 칩(710, 720, 730)중 맨 아래에 위치한 반도체 칩(710)이 도전성 범프(712)에 의해 전기적으로 연결된다.
그리고, 상기 반도체 칩(7120)과 그 상부에 적층된 반도체 칩(720)이 도전성 범프(722)에 의해 전기적으로 연결되고, 상기 반도체 칩(720)과 그 상부에 적층된 상기 반도체 칩(730)이 도전성 범프(732)에 의해 전기적으로 연결된다.
이렇게 함으로써, 부품 소자(320)와 다수의 반도체 칩(710, 720, 730)이 적층된 멀티 스택 반도체 패키지(700)이 구성된다.
이상에서 본 발명의 실시예들을 구체적으로 설명하였지만, 본 발명은 이에 한정되지 않고 다양한 변형 실시가 가능함은 물론이다. 즉, 본 발명의 반도체 패키지를 구성하는 구성부품의 수치나 재질 등을 다양하게 선택하여 사용할 수 있음은 물론이다.

Claims (17)

  1. (A) 웨이퍼로부터 낱개로 분리된 다수의 반도체 칩을 인캡슐레이션 하는 제1 리패시베이션층(repassivation layer)을 형성하는 단계;
    (B) 상기 제1 리패시베이션층의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)으로서, 상기 반도체 칩의 측면으로 일정 간격으로 이격된 제1 TEV와, 상기 반도체 칩의 입출력 패드에 전기적으로 연결되는 제2 TEV을 포함하는 상기 TEV를 형성하는 단계;
    (C) 상기 제1 리패시베이션층 상에 형성되고, 상기 TEV의 일단부와 전기적으로 연결되는 재배선층을 형성하는 단계; 및
    (D) 상기 재배선층 상에 형성되고, 상기 재배선층과 전기적으로 연결되는 도전성 범프를 형성하여, 웨이퍼 레벨 패키지를 완성하는 단계;를 포함하고,
    상기 반도체 칩은,
    상기 제2 TEV와 전기적으로 연결되도록 내부에 관통 실리콘 전극이 형성됨을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  2. 제1항에 있어서, 상기 (A) 단계 이전에, 상기 웨이퍼로부터 낱개로 분리된 상기 반도체 칩의 제1 면을 지지 프레임에 부착하는 단계를 더 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  3. 제2항에 있어서, 상기 (A), (B), (C) 및 (D) 단계는,
    상기 지지 프레임 상에서 진행함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  4. 제2항에 있어서, 상기 (D) 단계 이후, 상기 완성된 웨이퍼 레벨 패키지로부터 상기 지지 프레임을 제거하는 단계를 더 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  5. 제4항에 있어서, 상기 지지 프레임을 제거하는 단계는,
    백그라인딩 공정을 이용하여 상기 지지 프레임을 제거하는 단계임을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  6. 제2항에 있어서, 상기 지지 프레임은,
    실리콘 웨이퍼 또는 글래스 웨이퍼임을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  7. 제1항에 있어서, 상기 (A) 단계에서, 상기 제1 리패시베이션층의 물질은,
    폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합임을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  8. 제1항에 있어서, 상기 (B) 단계는,
    포토 공정을 이용하여, 상기 반도체 칩의 측면을 인캡슐레이션 하는 상기 제 1리패시베이션층의 내부를 관통하는 제1 인터포즈 비아 홀을 형성하고, 상기 반도체 칩의 제2 면 상에 형성된 상기 입출력 패드가 노출되도록 상기 입출력 패드를 인캡슐레이션 하는 상기 제1 리패시베이션층의 내부를 관통하는 제2 인터포즈 비아 홀을 형성하는 단계; 및
    도금 공정으로 이용하여, 상기 제1 인터포즈 비아 홀의 내부에 도전성 물질을 형성하여 상기 제1 TEV를 형성하고, 상기 제2 인터포즈 비아홀의 내부에 상기 도전성 물질을 형성하여 상기 제2 TEV를 형성하는 단계
    를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  9. 제1항에 있어서, 상기 (C) 단계는,
    상기 제1 리패시베이션층 상의 전면에 형성되어, 상기 TEV의 일단부와 전기적으로 연결되는 금속 시드층을 형성하는 단계;
    상기 금속 시드층 상의 전면에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층의 노광 영역을 노광 공정 및 현상 공정을 이용하여 제거하는 단계;
    상기 노광 영역의 제거에 따라 노출되는 상기 금속 시드층 상에 도금 공정을 이용하여 상기 재배선층을 형성하는 단계;
    상기 금속 시드층 상에 남아있는 상기 포토레지스트층을 제거하는 단계; 및
    상기 포토레지스트층의 제거에 따라 노출되는 상기 금속 시드층을 식각 공정을 이용하여 제거하는 단계
    를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  10. 제1항에 있어서, 상기 (D) 단계는,
    상기 재배선층의 일부 영역이 노출시키는 제2 리패시베이션층을 형성하는 단계;
    상기 제2 리패시베이션층 상에 상기 일부 영역에 대응하는 콘택홀이 형성된 포토레지스트층을 형성하는 단계;
    상기 콘택홀 내부에 도금 공정을 이용하여 범프 메탈층과 범프 물질을 순차적으로 형성하는 단계;
    상기 콘택홀이 형성된 포토레지스트층을 제거하는 단계; 및
    리플로우 공정을 이용하여 상기 범프 메탈층 상에 형성된 범프 물질로부터 상기 도전성 범프를 형성하는 단계
    를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  11. 제1항에 있어서, 상기 (D) 단계는,
    필러 형상의 구리 필러 솔더 범프(Cu Pillar solder Bump: CPB) 공정, 볼 드롭 스텐실(ball drop stencil)을 이용한 볼 드랍(ball drop) 공정 또는 스크린 인쇄 공정을 이용하여 상기 도전성 범프를 형성하는 단계임을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  12. 웨이퍼 레벨 패키지로부터 낱개로 분리된 반도체 패키지에 있어서,
    반도체 칩을 인캡슐레이션 하는 리패시베이션층(repassivation layer);
    상기 리패시베이션층의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)으로서, 상기 반도체 칩의 측면을 인캡슐레이션 하는 상기 리패시베이션층의 내부를 관통하는 제1 TEV와, 상기 반도체 칩의 제1 면에 반대면인 제2 면에 형성된 입출력 패드를 인캡슐레이션 하는 상기 리패시베이션층의 내부를 관통하여 상기 입출력 패드에 전기적으로 연결되는 제2 TEV을 포함하는 상기 TEV;
    상기 리패시베이션층 상에 형성되고, 상기 TEV의 일단부와 전기적으로 연결되는 재배선층; 및
    상기 재배선층 상에 형성되고, 상기 재배선층과 전기적으로 연결되는 도전성 범프를 포함하고,
    상기 반도체 칩은,
    상기 제2 TEV와 전기적으로 연결되도록 내부에 관통 실리콘 전극이 형성됨을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서, 상기 리패시베이션층은,
    폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합임을 특징으로 하는 반도체 패키지.
  14. 삭제
  15. 제12항에 있어서, 상기 반도체 칩은,
    수평하게 배치된 적어도 2개로 구성된 멀티 칩임을 특징으로 하는 반도체 패키지.
  16. 제12항에 있어서, 상기 반도체 칩의 상기 제1 면의 상부에 적층된 다른 반도체 패키지를 더 포함함을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서, 상기 다른 반도체 패키지는,
    상기 다른 반도체 패키지의 하부면에 형성된 도전성 범프 또는 상기 다른 반도체 패키지의 상부면에 형성된 도전성 와이어를 통해 상기 TEV와 전기적으로 연결됨을 특징으로 하는 반도체 패키지.
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KR100949021B1 (ko) * 2008-02-19 2010-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR20100098087A (ko) * 2009-02-27 2010-09-06 삼성전기주식회사 솔더볼 형성방법 및 이를 이용한 기판 제조방법
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
WO2013062590A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach

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