KR102459551B1 - Cowos 구조물 및 이의 형성 방법 - Google Patents

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Abstract

방법은 인터포저에 디바이스 다이를 본딩하는 단계를 포함한다. 상기 인터포저는 상기 인터포저의 반도체 기판의 상면으로부터 상기 반도체 기판의 상기 상면 및 바닥면 사이의 중간 레벨 내로 연장하는 관통 비아를 포함한다. 싱귤레이션 공정이 수행되어 상기 디바이스 다이 및 상기 인터포저를 패키지로 소잉한다. 상기 방법은 캐리어 위에 상기 패키지를 배치하는 단계, 상기 패키지를 인캡슐런트 내에 밀봉하는 단계, 상기 관통 비아가 노출될 때까지 상기 인터포저의 상기 반도체 기판 및 상기 제1 인캡슐런트를 시닝하는 단계; 및 재분배 라인들을 형성하는 단계를 더 포함하며, 상기 재분배 라인들 내의 재분배 라인은 상기 관통 비아와 접촉한다.

Description

COWOS 구조물 및 이의 형성 방법{COWOS STRUCTURES AND METHODS FORMING SAME}
집적 회로의 패키징에서, 복수의 다이는 복수의 인터포저를 그 안에 포함하는 인터포저 웨이퍼 상에 본딩될 수 있다. 다이의 본딩 이후, 언더필이 다이와 인터포저 웨이퍼 사이의 갭 내에 분배된다. 경화 공정이 이후 언더필을 경화하기 위해 수행될 수 있다.
언더필은 경화된 후 수축할 수 있다. 그 결과, 경화된 언더필은 다이 및 인터포저 웨이퍼 상에 응력을 가하며, 인터포저 웨이퍼의 휨을 야기할 수 있다. 인터포저 웨이퍼의 휨은 또한 후속 공정에서 공정의 어려움을 초래한다. 예를 들어, 후속 공정(예를 들어, 몰딩, 그라인딩, 시닝(thinning) 등)에서, 인터포저 웨이퍼는 금속 라인 및 그 위의 솔더 영역을 형성하기 위해 진공을 통해 척 테이블 상에 고정될 필요가 있다. 그러나, 휨을 갖는 인터포저 웨이퍼의 경우, 인터포저 웨이퍼는 척 테이블 상에 고정될 수 없을 수 있다.
본 개시물의 양상은 첨부 도면과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 일반적 관행에 따라, 다양한 피처는 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 18은 일부 실시예에 따른 패키지의 형성에서의 중간 스테이지의 단면도이다.
도 19 내지 도 24는 일부 실시예에 따른 패키지의 형성에서의 중간 스테이지의 단면도이다.
도 25은 일부 실시예에 따른 패키지의 일부의 확대도를 도시한다.
도 26은 일부 실시예에 따른 패키지 형성을 위한 공정 흐름을 도시한다.
아래의 개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정예들이 아래에서 설명된다. 물론, 이는 단지 예시에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 및 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예에 따른 패키지 및 이의 형성 방법이 제공된다. 일부 실시예에 따른 패키지 형성의 중간 스테이지가 도시된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 본 개시의 일부 실시예에 따르면, 칩-온-웨이퍼-온-기판(CoWoS) 패키지를 형성하는 공정은 인터포저 웨이퍼 상에 디바이스 다이를 본딩하는 단계, 디바이스 다이를 밀봉(encapsulate)하는 단계, 및 결과로 초래된 재구축된 웨이퍼를 이후 개별 칩-온-웨이퍼(CoW) 패키지로 소잉(sawing)하는 단계를 포함한다. 개별 CoW 패키지는 이후 캐리어 위에 놓여져 밀봉된다. 인터포저의 관통 비아를 드러내보이도록 시닝/평탄화 공정이 수행된다. 재배선 라인(RDL)은 팬-아웃 공정을 사용하여 형성되며, RDL 및 대응하는 유전체층은 결합하여 기판으로서 작용한다. 따라서, 본 개시의 기판은 미리 형성되고 CoW 패키지에 결합되기보다는 인터포저로부터 시작하여 형성된다.
특정 상황, 즉 CoWoS 패키지와 관련하여 실시예가 설명될 것이다. 그러나, 다른 실시예는 디바이스 다이를 트랜지스터와 같은 능동 디바이스를 포함하는 (인터포저 웨이퍼가 아닌) 디바이스 웨이퍼에 본딩하는 것과 같은 다른 패키지 및 다른 공정에도 적용될 수 있다. 본 명세서에서 논의된 실시예는 본 발명개시의 발명내용을 실시하거나 또는 사용할 수 있게 하는 예시를 제공하기 위한 것이며, 본 업계의 당업자는 상이한 실시예의 구상가능한 범위 내에 남아있으면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 아래의 도면에서 동일한 참조 번호 및 문자는 동일한 구성요소를 지칭한다. 방법 실시예가 특정 순서로 수행되는 것으로서 설명될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 18는 본 개시의 일부 실시예에 따른 패키지 형성의 중간 스테이지의 단면도를 도시한다. 대응하는 공정은 또한 도 26에 도시된 공정 흐름(200)에서 개략적으로 반영된다.
도 1은 인터포저 웨이퍼(20)의 단면도를 나타낸다. 인터포저 웨이퍼(20)는 기판(22)을 포함할 수 있다. 일부 실시예에 따르면, 기판(22)은 반도체 기판이며, 또한 결정질 실리콘 기판일 수 있지만, 기판(22)은 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 재료를 포함할 수 있다. 대안적 실시예에 따르면, 기판(22)은 유전체 기판이다. 일부 실시예에 따르면, 인터포저 웨이퍼(20)는 그 안에 트랜지스터 및 다이오드와 같은 능동 장치를 갖지 않는다. 이 실시예에서, 인터포저 웨이퍼(20)는 그 안에 형성된 커패시터, 인덕터 및 저항과 같은 수동 디바이스를 포함하거나 포함하지 않을 수 있다. 대안적 실시예에 따르면, 웨이퍼(20)는 반도체 기판(22)의 상부 표면에 형성된 트랜지스터(도시되지 않음)와 같은 능동 소자를 포함하는 디바이스 웨이퍼이다. 관통 비아(TV, 이를 때때로 기판 관통 비아(TSV)라고 칭함)(24)가 기판(22) 내로 기판(22)의 상면으로부터 연장하도록 형성될 수 있다. TV(24)는, 실리콘 기판 내에 형성될 때, 실리콘 관통 비아라고도 칭해진다. 도 1에 도시되지는 않았으나, TV(24) 각각은 격리 라이너(26)에 의해 둘러싸일 수 있으며(도 25), 이 격리 라이너(28)는 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 재료로 형성된다. 격리 라이너(26)는 각각의 TV(24)를 반도체 기판(22)으로부터 격리시킨다.
웨이퍼(20)가 인터포저 웨이퍼인 실시예에서, 인터포저 웨이퍼(20)는 서로 동일할 수 있는 복수의 인터포저(40)를 포함한다. 인터포저 웨이퍼(20) 내의 기판(22)은 인터포저 웨이퍼(20) 전체에 걸쳐 연속적으로 연장될 수 있고, 복수의 인터포저(40) 내의 기판(22)은 유전체 영역에 의해 서로 분리되지 않고 상호 연결된다. 대안적 실시예에 따르면, 웨이퍼(20)는 로직/코어 다이, 메모리 다이, 아날로그 다이 등일 수 있는 디바이스 다이(40)(칩이라고도 함)를 포함할 수 있다.
상호접속 구조물(28)은 반도체 기판(22) 위에 형성되고 TV(24)에 전기적으로 접속하는데 사용된다. 상호접속 구조물(28)은 복수의 유전체층을 포함할 수 있다. 금속 라인(28)은 유전체층(30) 내에 형성된다. 비아(34)는 상부 및 하부 금속 라인(32) 사이에 형성되고 상부 및 하부 금속 라인(32)을 상호 연결한다. 금속 라인(32) 및 비아(34)는 때때로 재배선층(RDL)(32/34)으로 지칭된다. 일부 실시예에 따르면, 유전체층(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 이들의 조합, 및/또는 이들의 다층으로 형성된다. 대안적으로, 유전체층(30)은 저-k 값을 갖는 하나 이상의 저-k 유전체층을 포함할 수 있다. 유전체층(30) 내의 저-k 유전체 재료의 k 값은 예를 들어 약 3.0 미만 또는 약 2.5 미만일 수 있다.
전기 커넥터(36)가 인터포저 웨이퍼(20)의 상면에 형성된다. 일부 실시예에 따르면, 전기 커넥터(36)는 금속 필라를 포함하고, 여기서 솔더 캡은 금속 필라의 상면 상에 형성되거나 형성되지 않을 수 있다. 대안적 실시예에 따르면, 전기 커넥터(36)는 솔더 영역을 포함한다. 또 다른 실시예에서, 전기 커넥터(36)는 구리 포스트, 니켈 층, 솔더 캡, ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 등을 포함하는 복합 범프일 수 있다.
추가로 도 1을 참조하면, 패키지 컴포넌트(42)는 예를 들어 플립-칩 본딩을 통해 인터포저(40)에 본딩된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(202)으로서 도시된다. 전기 커넥터(38)는 패키지 컴포넌트(42) 내의 회로를 전기 커넥터(36)를 통해 인터포저 웨이퍼(20) 내의 RDL(32/34) 및 TV(24)에 전기적으로 연결한다. 패키지 컴포넌트(42)는 논리 회로, 메모리 회로 등을 포함하는 디바이스 다이일 수 있다. 따라서, 패키지 컴포넌트(42)는 이후에 대안적으로 다이(42)로 지칭된다. 본 개시의 다른 실시예에 따르면, 패키지 컴포넌트(42)는 각각의 인터포저, 패키지 기판 등에 본딩된 다이를 포함하는 패키지를 포함한다. 각각의 인터포저(40) 상에는 하나, 둘 또는 그 이상의 다이(42)가 그 위에 본딩될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 언더필(44)은 다이(42)와 인터포저 웨이퍼(20) 사이의 공간(갭)으로 분배된다. 언더필(44)은 기저 재료로서 폴리머, 수지, 에폭시 등을 포함할 수 있고, 그 안에 필러 입자를 포함할 수 있다. 필러 입자는 실리카, 산화 알루미늄 등으로 형성될 수 있으며, 구형(spherical shape)일 수 있다. 언더필(44)은 이후 경화 공정에서 경화된다. 경화 공정은 언더필(44)의 유형에 따라 열 경화 공정 또는 UV(Ultra-Violet) 경화 공정을 포함할 수 있다.
언더필(44)이 도포된 후, 디바이스 다이(42)는 인캡슐런트(46) 내에 밀봉된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(204)으로서 도시된다. 인캡슐런트(46)는 몰딩 화합물, 몰딩 언더필 등일 수 있다. 인캡슐런트(46)의 상면은 디바이스 다이(42)의 상면보다 높다. 대안적 실시예에 따르면, 언더필(44) 및 인캡슐런트(46)는 예를 들어 몰딩 언더필을 사용하여 동일한 공정으로 도포된다.
도 3은 인캡슐런트(46)의 일부 세부 사항을 개략적으로 도시한다. 인캡슐런트(46)는, 폴리머, 수지, 에폭시 등일 수 있는 기저 재료(46A), 및 기저 재료 내의 필러(filler) 입자(46B)를 포함할 수 있다. 필러 입자(46B)는 SiO2, Al2O3, 실리카와 같은 유전체 재료(들)의 입자, 철(Fe)의 유전체 화합물, 나트륨(Na)의 유전체 화합물 등일 수 있고, 구 형상을 가질 수 있다. 또한, 구형 필러 입자(46B)는 일부 예에 따라 도 3에 도시된 바와 같이 동일하거나 상이한 직경을 가질 수 있다.
도 2를 다시 참조하면, 인캡슐런트(46)가 경화된 후, 화학적 기계적 연마(CMP) 공정 또는 기계적 연마 공정일 수 있는 평탄화 공정이 뒤따른다. 본 개시의 일부 실시예에 따르면, 평탄화 공정 후에, 일부 또는 모든 디바이스 다이(42)의 상면(반도체 기판의 상면일 수 있음)이 드러난다. 본 개시의 일부 실시예에 따르면, 평탄화 공정 후에, 디바이스 다이(42)는 남아있는 인캡슐런트(46)의 층으로 덮인다.
설명 전체에 걸쳐, 인터포저 웨이퍼(20), 다이(42), 언더필(44) 및 인캡슐런트(46)를 포함하는 구조물은 집합적으로 재구축된 웨이퍼(48)로 지칭된다. 재구축된 웨이퍼(48)는 또한 CoW 웨이퍼로 지칭된다. 일부 실시예에 따르면, 접착막인 다이 부착막(Die-Attach Film; DAF)(52)은 싱귤레이션 공정 전에 재구축된 웨이퍼(48)의 상면에 부착될 수 있고, DAF는 재구축된 웨이퍼(48)와 함께 소잉(saw)된다.
평탄화 공정 후에, 재구축된 웨이퍼(48)를 개별 패키지(54)로 분리하기 위해 싱귤레이션 공정이 수행된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(206)으로서 도시된다. 싱귤레이션 공정은 인터포저 웨이퍼(20)의 스크라이브 라인(50)을 따라 수행될 수 있다. 결과 패키지(54) 중 하나(때때로 CoW 다이 또는 CoW 패키지로 지칭됨)가 도 3에 도시된다. 소잉된 DAF(52)는 패키지(54)에 부착되고, 인캡슐런트(46) 및 다이(42)의 반도체 기판(별도로 도시되지 않음)과 접촉할 수 있다.
도 3은 패키지(54)의 일례를 도시한다. 평탄화 공정의 결과, 일부 필러 입자(46B)는 부분적으로 연마되어, 일부 필러 입자(46B)는 일부 부분(도 3의 하단 부분)이 제거되고 상부 부분이 남게 된다. 따라서 결과적인 부분 필러 입자(46B)는 평면이 되는 바닥면을 가질 것이며, 이 평면 바닥면은 기저 재료(46A)의 바닥면 및 디바이스 다이(42)의 반도체 기판과 동일 평면에 있다. 또한, 싱귤레이션 공정으로 인해, 일부 필러 입자(46B)가 소잉되어, 일부 필러 입자(46B)가 일부 부분(예컨대, 도 3에 도시된 바와 같은 가장 왼쪽의 필러 입자(46B)의 좌측 부분)이 제거되게 한다. 결과적인 부분 필러 입자(46B)는 평면이 되는 좌측 또는 우측 표면(측벽)을 가질 것이며, 이 평면 표면은 기저 재료(46A)의 측벽과 동일 평면(같은 높이)에 있다.
도 4 내지 20은 패키지(54)가 패킹된 팬-아웃 패키지의 형성을 도시한다. 도 4를 참조하면, 캐리어(60)가 제공되고, 릴리스막(62)은 캐리어(60) 상에 코팅된다. 캐리어(60)는 투명한 재료로 형성되며, 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(60)는 라운드 탑-뷰 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 릴리스막(32)은 광열변환(Light-to-Heat Conversion; LTHC) 코팅 재료로 형성될 수 있다. 릴리스막(32)은 코팅을 통해 캐리어(60) 상에 도포될 수 있다. 본 개시의 일부 실시예에 따르면, LTHC 코팅 재료는 (레이저와 같은) 광/방사선의 가열 하에서 분해될 수 있으며, 이에 따라 캐리어(60)를 그 위에 형성된 구조물로부터 떼어낼 수 있다.
일부 실시예에 따르면, 도 4에서 도시된 바와 같이, 버퍼층(64)이 릴리스막(62) 상에 형성된다. 폴리머 버퍼층(64)은 유전체 재료로 형성될 수 있으며, 이는 폴리 벤족사졸(PBO), 폴리이미드, 벤조사이클로 부텐(BCB) 등과 같은 폴리머일 수 있다. 재분배 라인(RDL)(66)은 버퍼층(64) 위에 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(208)으로서 도시된다. RDL(66)의 형성은 버퍼층(64) 위에 시드층(도시되지 않음)을 형성하는 단계, 시드층 상에 패터닝된 포토레지스트와 같은 패터닝된 마스크(도시되지 않음)를 형성하는 단계, 및 이후 금속 도금 공정을 수행하여 RDL(66)을 형성하는 단계를 포함할 수 있다. 이후, 패터닝된 마스크 및 패터닝된 마스크에 의해 덮인 시드층의 일부가 제거되어, 도 4에서와 같이 RDL(66)이 남는다. 본 개시의 일부 실시예에 따르면, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD(Physical Vapor Deposition)를 사용하여 형성될 수 있다. 도금은 예를 들어 전기 화학 도금 또는 무전해 도금을 사용하여 수행될 수 있다.
추가로 도 4를 참조하면, 유전체층(68)은 RDL(66) 상에 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(210)으로서 도시된다. 유전체층(68)의 바닥면은 버퍼층(64) 및 RDL(66)의 상면과 접촉할 수 있다. 본 개시의 일부 실시예에 따르면, 유전체층(68)은 PBO, 폴리이미드 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 대안적 실시예에 따르면, 유전체층(68)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. 유전체층(68)은 그 안에 개구부(70)를 형성하도록 패터닝된다. 따라서, RDL(66)의 일부 패드 부분은 유전체층(68)에서 개구부(70)를 통해 노출된다.
도 5를 참조하면, 금속 시드층(72)은 예를 들어 PVD를 통해 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(212)으로서 도시된다. 본 개시의 일부 실시예에 따르면, 금속 시드층(72)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 본 개시의 대안적 실시예에 따르면, 금속 시드층(72)은 버퍼층(64)과 접촉하는 구리층을 포함한다.
도 5에 도시된 바와 같이, 포토레지스트(74)와 같은 도금 마스크가 금속 시드층(72) 위에 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(214)으로서 도시된다. 이후 포토리소그래피 마스크(도시되지 않음)를 사용하여 포토레지스트(74) 상에 노광이 수행된다. 포토레지스트(74)의 후속 현상 공정 후에, 포토레지스트(74) 내에 개구부(76)가 형성된다. 금속 시드층(72)의 일부는 개구부(76)를 통해 노출된다.
다음으로, 도 6에 도시된 바와 같이, 개구부(76) 내에 금속성 재료를 도금함으로써 금속 포스트(78)가 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(216)으로서 도시된다. 금속 포스트(78)는 그 뒤에 형성된 밀봉 재료(몰딩 화합물일 수 있음)를 최종 패키지에서 관통하기 때문에 대안적으로 관통 비아 또는 관통 몰딩 비아로 지칭된다. 도금된 금속성 재료는 구리 또는 구리 합금일 수 있다. 금속 포스트(78)의 상면은 포토레지스트(74)의 상면보다 낮으므로, 금속 포스트(78)의 형상은 개구부(76)에 의해 한정된다. 금속 포스트(78)는 실질적으로 수직 및 직선 에지를 가질 수 있다. 대안적으로, 금속 포스트(78)는 단면에서 모래 타이머 형상을 가질 수 있으며, 금속 포스트(78)의 중간 부분은 각각의 상부 부분 및 하부 부분보다 좁다.
후속 단계에서, 포토레지스트(74)가 제거되고, 그 아래에 있던 금속 시드층(72)의 일부분이 노출된다. 이후 금속 시드층(72)의 노출된 부분이 에칭 공정에서, 예를 들어, 이방성 또는 등방성 에칭 단계에서 제거된다. 따라서, 잔존하는 시드층(72)의 에지는 그 위에 있는 금속 포스트(78)의 각각의 부분과 동일한 종단을 형성(co-terminus)하거나 실질적으로 동일한 종단을 형성한다. 결과적인 금속 포스트(78)가 도 7에서 도시된다. 설명 전체에서, 도금된 금속 포스트(78) 바로 아래에 있는 금속 시드층(72)의 나머지 부분은 금속 포스트(78)의 일부로 간주된다. 금속 포스트(78)의 평면도의 형상은 원형, 직사각형, 육각형, 팔각형 등을 포함하지만 이에 제한되지는 않는다. 금속 포스트(78)의 형성 후에, 버퍼층(64)이 노출된다.
도 8은 DAF(52)가 유전체층(68)에 각각의 패키지(54)를 부착한 CoW 패키지(54)의 배치/부착을 도시한다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(218)으로서 도시된다. 다음으로, 도 9에서 도시된 바와 같이, 패키지(54)와 금속 포스트(78)는 인캡슐런트(80) 내에 밀봉된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(220)으로서 도시된다. 인캡슐런트(80)는 이웃해 있는 관통 비아(78) 사이의 갭과 관통 비아(78)와 패키지(54) 사이의 갭을 채운다. 인캡슐런트(80)는 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 인캡슐런트(80)의 상면은 금속 포스트(78)의 상단 및 패키지(54)의 상면보다 높다. 몰딩 화합물은 폴리머, 수지, 에폭시 등일 수 있는 기저 재료(80A)(도 9에는 도시되지 않음, 도 25 참조), 및 기저 재료 내의 필러 입자(80B)(도시되지 않음)를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있으며, 구형(spherical shape)일 수 있다. 또한, 구형 필러 입자는 동일하거나 상이한 직경을 가질 수 있다. 기저 재료(80A) 및 필러 입자(80B)가 도 25에 도시되어 있다.
후속 단계에서, 도 10에 도시된 바와 같이, 인터포저(40) 내에서 인캡슐런트(80) 및 기판(22)을 시닝하기 위해 CMP 단계 또는 기계적 그라인딩 단계와 같은 평탄화 단계가 수행된다. 다이(40) 내의 인캡슐런트(80) 및 기판(22) 둘 다 연마된다. 본 개시의 일부 실시예에 따르면, 평탄화 공정은 인터포저(40) 내의 금속 포스트(78) 및 관통 비아(24) 둘 다 노출될 때까지 수행된다. 또한, 관통 비아(24)를 둘러싸고 있는 격리 라이너(26)(도 25)가 또한 드러난다. 평탄화 공정으로 인해, 관통 비아(24) 및 금속 포스트(78)의 상단은 인캡슐런트(80)의 상면과 수평(공면)이다. 금속 포스트(78)는 인캡슐런트(80)를 관통하기 때문에, 이하에서 금속 포스트(78)를 대안적으로 관통 비아(78)라고 칭한다.
도 11 내지 13은 패키지(54) 및 금속 포스트(78) 위에 놓이고 패키지(54) 및 금속 포스트(78)에 연결되는 재분배 구조물의 형성을 도시한다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(222)으로서 도시된다. 도 11 및 12는 RDL의 제1 층 및 각각의 유전체층의 형성을 도시한다. 도 11을 참조하면, 유전체층(82)이 형성된다. 본 개시의 일부 실시예에 따르면, 유전체층(82)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 형성 방법은, 유전체층(82)을 유동가능한 형태로 코팅하는 단계, 및 이후 유전체층을 경화시키는 단계를 포함한다. 본 개시의 대안적인 실시예에 따르면, 유전체층(82)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 유전체 재료로 형성된다. 형성 방법은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PECVD(Plasma-Enhanced Chemical Vapor Deposition) 또는 다른 적용 가능한 성막 방법을 포함할 수 있다. 개구부(84)는 이후, 예를 들어 포토 리소그래피 공정을 통해 형성된다. 유전체층(82)이 PBO 또는 폴리이미드와 같은 감광성 재료로 형성되는 일부 실시예에 따르면, 개구부(84)의 형성은 리소그래피 마스크(도시되지 않음)를 사용한 유전체층(82) 상의 노광 공정 및 노출된 유전체층(82)의 현상을 포함한다. 관통 비아(24, 78)는 개구부(84)를 통해 노출된다.
다음으로, 도 12를 참조하면, RDL(86)이 형성된다. RDL(86)은 관통 비아(24, 78)와 접촉하기 위해 유전체층(82) 내에 형성된 비아(86A), 및 유전체층(82) 위의 금속 트레이스(금속 라인)(86B)를 포함한다. 본 개시의 일부 실시예에 따르면, RDL(86)은 도금 공정에서 형성되며, 도금 공정은 금속 시드층(도시되지 않음)을 성막하는 단계, 금속 시드층 위에 포토레지스트(도시되지 않음)를 형성 및 패터닝하는 단계, 및 금속 시드층 위의 구리 및/또는 알루미늄과 같은 금속 재료를 도금하는 단계를 포함한다. 금속 시드층 및 도금된 금속 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. 그 후, 패터닝된 포토레지스트가 제거되고, 이어서, 패터닝된 포토레지스트에 의해 이전에 덮혀 있었던 금속 시드층의 부분을 에칭한다. 도 25는 RDL(86) 및 유전체층(82) 중 하나의 확대도를 도시한다.
도 13을 참조하면, 더 많은 유전체층이 유전체층(82) 위에 형성되고, 더 많은 RDL이 RDL(86) 위에 형성되어 RDL(86)에 연결된다. 유전체층은 일부 예에서 유전체층(88, 92 및 96)을 포함한다. RDL은 일부 예에서 RDL(90 및 94)를 포함한다. 유전체층(88, 92 및 96)은 PBO, 폴리이미드, BCB, 또는 다른 유기 또는 무기 재료를 포함할 수 있는 유전체층(82)을 형성하기 위한 동일하거나 상이한 그룹의 후보 재료로부터 선택된 재료를 사용하여 형성될 수 있다. RDL(90 및 94)의 재료 및 형성 공정은 RDL(86)의 형성과 동일할 수 있으며, 이는 시드층 형성 단계, 패터닝된 마스크 형성 단계, RDL(90 및 94) 도금 단계, 및 이후 시드층의 원하지 않는 부분 및 패터닝된 마스크를 제거하는 단계를 포함한다. 설명 전반에 걸쳐, 릴리스막(62) 위에 있는 컴포넌트를 집합적으로 재구축된 웨이퍼(100)라고 지칭한다.
도 25에 도시된 바와 같이, RDL(86)은 유전체층(82) 내의 비아(86A) 및 유전체층(82) 위의 금속 라인(86B)을 포함할 수 있다. 개구부(84)(도 11)로부터 형성된 RDL(86)의 일부 부분의 상면은 유전층(82) 바로 위에 있는 금속 라인(86B)의 상면보다 아래로 리세스될 수 있다. RDL(90 및 94)과 같은 RDL(86) 위에 형성된 RDL은 유사한 프로파일을 가질 수 있다.
다음으로, 도 13에 도시된 바와 같은 재구축된 웨이퍼(100)가 캐리어(60)로부터 디본딩(de-bond)된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(224)으로서 도시된다. 디본딩은 릴리스막(62) 상에 (레이저 빔과 같은) 광 빔을 투영함으로써 수행될 수 있으며, 그로 인해 광 빔으로부터 발생된 열은 릴리스막(62)의 분해를 야기하고, 재구축된 웨이퍼(100)는 캐리어(60)로부터 릴리스된다. 이어서, 릴리스막(62)의 잔류물은 예를 들어 플라즈마 세정 단계를 통해 제거된다. 결과적인 재구축된 웨이퍼(100)가 도 14에서 도시된다.
도 15는 버퍼층(64) 내의 개구부(102)의 형성을 도시한다. 일부 실시예에 따르면, 개구부(102)는 레이저 빔을 사용하는 레이저 드릴을 통해 형성된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(226)으로서 도시된다. RDL(66)은 레이저 빔의 정지층으로서 작용하고, RDL(66)의 일부는 개구부(102)를 통해 노출된다. 일부 실시예에 따르면, 개구부(103)는 또한 RDL(66)의 일부를 노출시키도록 형성된다. 다른 실시예에 따르면, 개구부(103)는 형성되지 않는다. 개구부(103)는 방열을 위해 사용될 수 있다. 예를 들어, 최종 패키지에서 결과적인 패키지가 패킹될 때, 열 인터페이스 재료(TIM)가 RDL(66)과 접촉하도록 개구부(103) 내로 분배될 수 있고, TIM은 또한 히트 싱크 내로 열을 방출하도록 히트 싱크와 접촉한다.
도 16은 IPD(Integrated Passive Device)(104)의 RDL(66)로의 본딩을 도시한다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(228)으로서 도시된다. 일부 실시예에 따르면, IPD(104)는 이산 디바이스 다이로서 형성되는 커패시터, 인덕터, 저항 또는 이들의 조합을 포함한다. 본딩은 솔더 영역(106)을 통할 수 있다. 언더필(108)은 IPD(104)와 재구축된 웨이퍼(100) 사이에 분배될 수 있다.
도 17은 일부 예시적인 실시예에 따른 UBM(Under-Bump Metallurgies)(110) 및 전기 커넥터(112)의 형성을 도시한다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(230)으로서 도시된다. 본원 개시의 일부 실시예에 따르면, UBM(110)은 유전체층(96) 내의 개구부 내로 연장하여 RDL(94) 내의 금속 패드와 접촉하도록 형성된다. UBM(110)은 니켈, 구리, 티타늄 또는 이들의 다층으로 형성될 수 있다. 일부 예시적인 실시예에 따르면, UBM(110)은 티타늄층 및 티타늄층 위의 구리층을 포함한다.
그 후, 전기 커넥터(112)가 형성된다. 전기 커넥터(112)의 형성은 UBM(110)의 노출된 부분 상에 솔더 볼을 배치하는 단계, 및 이후, 솔더 볼을 리플로우(reflow)시키는 단계를 포함할 수 있다. 결과적인 전기 커넥터(112)는 솔더 영역이다. 본 개시의 대안적인 실시예에 따르면, 전기 커넥터(112)의 형성은 UBM(110) 위에 솔더층을 형성하기 위해 도금 단계를 수행하는 단계, 및 이후 솔더층을 리플로우하는 단계를 포함한다. 전기 커넥터(112)는 또한 비-솔더(non-solder) 금속 필라, 또는 비-솔더 금속 필라 위의 금속 필라 및 솔더 캡을 포함할 수 있으며, 이는 또한 도금을 통해 형성될 수 있다.
다음으로, 재구축된 웨이퍼(100)는 다이싱 테이프(도시되지 않음) 상에 배치되고, 이는 프레임(도시되지 않음)에 부착된다. 본 개시의 일부 실시예에 따르면, 전기 커넥터(112) 또는 IPD(104)는 다이싱 탭과 접촉한다. 다음으로, 재구축된 웨이퍼(100)는 예를 들어 블레이드를 사용하여 다이-소(die-saw) 공정에서 싱귤레이션된다. 각각의 공정은 도 26에 도시된 공정 흐름(200)에서의 공정(232)으로서 도시된다. 커브(kerves)는 재구축된 웨이퍼(100)의 스크라이브 라인(114)을 통과하고, 패키지(116)가 형성된다. 도 18은 일부 실시예에 따른 결과 패키지(116)를 도시한다. 패키지(116)는 또한 RDL(86, 90, 94) 및 상응하는 유전체층(82, 88, 92 및 96)이 집합적으로 기판(97)으로서 작용하는 칩-온-웨이퍼-온-기판 패키지 또는 CoWoS 패키지로 지칭된다. CoWoS 패키지(116)는 기판(97)이 (코어드(cored) 또는 코어리스(core-less) 패키지 기판으로서) 미리 형성되고 인터포저에 본딩되기보다는 팬-아웃 공정에서 인터포저(40) 및 인캡슐런트(80)로부터 직접 형성된다는 점에서 종래의 CoWoS 패키지와 다르다.
도 19 내지 도 24는 본 개시의 대안적 실시예에 따른 패키지 형성의 중간 스테이지의 단면도를 도시한다. 이 실시예는 패키지(54)와 동일한 레벨에서 관통 비아가 형성되지 않고, IPD가 부착되지 않으며, RDL이 패키지의 양면이 아닌 일측에 형성된다는 점을 제외하고는 도 1 내지 18에 도시된 실시예와 유사하다. 이러한 실시예에서의 컴포넌트의 형성 공정 및 재료는, 달리 명시되지 않는 한, 도 1 내지 도 18에서 도시된 실시예에서 유사한 참조 번호에 의해 표기된 유사한 컴포넌트와 본질적으로 동일하다. 따라서 도 19 내지 24에 도시된 컴포넌트의 형성 공정 및 재료에 관한 세부 사항은 도 1 내지 18에 도시된 실시예의 논의에서 찾을 수 있다.
이 실시예의 초기 단계는 패키지(54)가 형성되는 도 1 내지 도 3에 도시된 것과 본질적으로 동일하다. 다음으로, 도 19를 참조하면, 릴리스막(62)이 캐리어(60) 상에 코팅되고, 버퍼층(64)이 릴리스막(62) 상에 형성된다. 다음으로, 패키지(54)는 DAF(52)를 통해 버퍼층(64)에 부착된다. 본 개시의 일부 실시예에 따르면, 금속 포스트는 버퍼층(64) 상에 형성되지 않는다.
도 20를 다시 참조하면, 패키지(54) 및 DAF(52)가 인캡슐런트(80) 내에 밀봉된다. 본 개시의 일부 실시예에 따르면, 패키지(54)는 완전히 밀봉되며, 인캡슐런트(80)의 상면은 패키지(54)의 상면보다 더 높다. 이후 인캡슐런트(80)가 경화되고, 인터포저(40) 내의 반도체 기판(22)을 시닝하기 위한 평탄화 공정이 이어진다. 결과 구조물은 도 21에 도시된다. 평탄화 공정 후에, 관통 비아(24)(및 도 25에 도시된 바와 같은 격리 층(26))가 드러나고, 관통 비아(24)의 상면은 인캡슐런트(80)의 상면과 동일 평면에있다.
도 22는 예를 들어 유전체층(82, 88, 92 및 96) 및 RDL(86, 90 및 94)을 포함하는 재분배 구조물(기판(97))의 형성을 도시한다. 재분배 구조물의 형성 후에, 결과적인 재구축된 웨이퍼(100)는 캐리어(60)로부터 디본딩된다. 후속 공정에서, 도 23에 도시된 바와 같이, UBM(110) 및 전기 커넥터(112)가 형성된다. 이어서, 재구축된 웨이퍼(100)가 싱귤레이션되고, 결과적인 패키지(116)가 도 24에 도시된다.
일부 실시예에 따르면, 패키지(116)는 DAF(52)를 포함하고, DAF(52)는 인캡슐런트(80) 내에 밀봉된다. 버퍼층(64)은 DAF(52) 및 인캡슐런트(80)에 부착될 수 있다. 대안적인 실시예에 따르면, 재구축된 웨이퍼(100)는 버퍼층(64) 및 DAF(52)를 제거하도록 연마될 수 있다. 도 24는 점선(120)을 도시하며, 버퍼층(64) 및 DAF(52)가 제거될 때 패키지(116)의 바닥면은 라인(120)으로 표현된 레벨에 있을 수 있다.
도 18 및 도 24에 도시된 바와 같은 패키지(116)는 다른 패키지에 본딩될 수 있다. 예를 들어, 도 18 및 도 24의 패키지(116)의 전기 커넥터(112)는 인쇄 회로 기판, 프레임, 패키지 등과 같은 다른 패키지 컴포넌트에 본딩될 수 있다. 언더필(미도시)은 또한 패키지(116)와 대응하는 본딩 패키지 컴포넌트 사이에 배치되어 전기 커넥터(112)를 보호할 수 있다. TIM 및 히트 싱크가 부착될 수 있으며, 열 인터페이스 재료는 패키지(116)와 히트 싱크 사이에 있으며 패키지(116) 및 히트 싱크와 접촉한다. TIM은 또한 도 13에서 개구부(103) 내로 연장될 수 있다.
도 25는 도 18에 도시된 바와 같은 패키지(116)의 일부분(124)의 확대도를 도시한다. 관통 비아(24)를 둘러싸는 격리 라이너(26)가 도시된다. 격리 라이너(26)는 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 재료로 형성된다. 격리 라이너(26) 및 관통 비아(24)의 상면은 동일 평면에 있으며, RDL(86) 내의 비아(86A)의 바닥면과 접촉한다. 격리 라이너(26)의 상면은 또한 관통 비아(24) 및 비아(86A)의 상대적인 크기에 따라 유전체층(82)의 바닥면과 접촉할 수 있다. 또한, 관통 비아(24)는 RDL(86)의 시드층과 접촉할 수 있으며, 시드층은 예를 들어 티타늄을 포함할 수 있다. 도 25는 인캡슐런트(80)가 유전체층(82)과 접촉하는 일부의 부분 필러 입자(80B)를 포함하는 것을 도시한다. 필러 입자(80B)의 이 부분은 도 10에 도시된 평탄화 공정에서 연마되기 때문에, 이 부분 입자(80B)는 유전체층(82)과 접촉하는 평면의 상면을 가질 수 있다. 비교로서, 유전체층(68)과 접촉하는 부분 필러 입자(80B)는 연마되지 않은 완전 구형 입자이며, 둥근 바닥면을 가질 수 있다.
또한, 패키지(54)의 인캡슐런트(46)는 인캡슐런트(80)와 접촉하는 좌측 에지를 갖는다. 일부 실시예에 따르면 일부 부분 필러 입자(46B)는 인캡슐런트(46)와 인캡슐런트(80) 사이의 계면에 있고, 부분 필러 입자(46B)는 인캡슐런트(80) 및 DAF(52)와 접촉하는 평평한 표면을 갖는다.
위에서 설명된 실시예들에서, 일부 공정 및 피처가 본 개시의 일부 실시예들에 따라 논의된다. 다른 특징 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 장치의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재분배 층 내에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 몇몇의 유리한 특징을 갖는다. 일부 CoW 패키지(인터포저를 포함함)는 크며, 예를 들어, 약 70mm x 70mm보다 큰 크기를 갖는다. 통상적인 패키징 공정에서, 큰 CoW 패키지는 인터포저의 관통 비아 상에 형성된 솔더 영역 및 가능하게는 RDL을 포함할 수 있다. CoW 패키지는 솔더 영역을 통해 미리 형성된 패키지 기판(코어드(cored) 또는 코어리스 기판일 수 있음)에 본딩된다. CoW 패키지가 크고, 또한 인터포저와 미리 형성된 패키지 기판의 열팽창 계수(CTE) 사이에 상당한 차이가 있기 때문에, 패키지는 솔더 조인트 불량, 언더필 보이드, 평탄성 불량 및 신뢰성 저하와 같은 문제를 겪는다. 본 개시의 실시예에 따르면, InFO(Integrated Fan-Out) 공정은 CoW 패키지로부터 직접 기판을 형성하기 위해 사용되며, 따라서 솔더 영역은 CoW 패키지를 기판에 본딩하는데 사용되지 않는다. 대안적으로, 인터포저 웨이퍼의 시닝은 인터포저 웨이퍼를 소잉하기 전이 아니라 후에 수행된다. 결과적으로 결과 패키지의 신뢰성이 향상된다.
1. 본 개시의 일부 실시예에 따르면, 방법은 인터포저에 디바이스 다이를 본딩하는 단계 - 상기 인터포저는 상기 인터포저의 반도체 기판의 상면으로부터 상기 반도체 기판의 상기 상면 및 바닥면 사이의 중간 레벨 내로 연장하는 관통 비아를 포함함 -; 제1 싱귤레이션 공정을 수행하여 상기 디바이스 다이 및 상기 인터포저를 제1 패키지로 소잉(saw)하는 단계; 캐리어 위에 상기 제1 패키지를 배치하는 단계; 상기 제1 패키지를 제1 인캡슐런트(encapsulant) 내에 밀봉하는 단계; 상기 관통 비아가 노출될 때까지, 상기 인터포저의 상기 반도체 기판 및 상기 제1 인캡슐런트를 시닝(thinning)하는 단계; 및 재분배 라인들을 형성하는 단계 - 상기 재분배 라인들 내의 재분배 라인은 상기 관통 비아와 접촉함 - 를 포함한다.
2. 실시예에서, 상기 방법은 상기 제1 인캡슐런트 및 상기 제1 패키지에 접촉하는 유전체층을 형성하는 단계를 더 포함하고, 상기 재분배 라인들은 상기 유전체층 내로 연장하며, 상기 관통 비아는 격리층에 의해 에워싸이고, 상기 격리층은 상기 재분배 라인 및 상기 유전체층 중 하나와 접촉한다.
3. 실시예에서, 상기 방법은 상기 디바이스 다이가 상기 인터포저에 본딩된 후, 제2 인캡슐런트 내에 상기 디바이스 다이를 밀봉하는 단계를 더 포함하고, 상기 제1 싱귤레이션 공정 내에서, 상기 제2 인캡슐런트는 관통하여 소잉(sawed-through)된다.
4. 실시예에서, 상기 인터포저는 능동 디바이스가 없다.
5. 실시예에서, 상기 인터포저의 상기 반도체 기판이 시닝되기 전에, 상기 반도체 기판의 일부는 상기 관통 비아와 오버랩되고, 상기 반도체 기판의 일부는 시닝 중에 제거된다.
6. 실시예에서, 상기 방법은 상기 캐리어 위에 금속 포스트를 형성하는 단계를 더 포함하고, 상기 금속 포스트는 상기 제1 인캡슐런트 내에 밀봉되고, 상기 제1 인캡슐런트의 시닝 후에, 상기 금속 포스트가 드러난다(revealed).
7. 실시예에서, 상기 방법은 상기 캐리어 위에 추가적 재분배 라인들을 형성하는 단계 - 상기 제1 패키지는 상기 추가적 재분배 라인들 위에 배치됨 -; 및 수동 디바이스를 상기 추가적 재분배 라인들에 본딩하는 단계를 더 포함한다.
8. 실시예에서, 상기 방법은 제2 싱귤레이션 공정을 수행하여 제2 패키지를 형성하는 단계를 더 포함하고, 상기 재분배 라인들의 부분들, 상기 제1 인캡슐런트의 부분들 및 상기 제1 패키지는 상기 제2 패키지 내에 있다.
9. 본 개시의 일부 실시예에 따르면, 방법은 인캡슐런트 내에 복수의 인터포저들을 밀봉하는 단계 - 상기 복수의 인터포저들은 상기 인캡슐런트에 의해 서로 분리되고, 상기 복수의 인터포저들은 상기 복수의 인터포저들 내의 반도체 기판들 내로 연장하는 관통 비아들을 포함함 -; 상기 반도체 기판들의 일부를 제거하기 위해 상기 인터포저들을 연마하는 단계 - 상기 관통 비아들의 표면들이 드러남 -; 상기 복수의 인터포저들의 상기 관통 비아들 및 상기 반도체 기판들 위에서 상기 복수의 인터포저들의 상기 관통 비아들 및 상기 반도체 기판들에 접촉하는 제1 유전체층을 형성하는 단계; 상기 복수의 인터포저들의 상기 관통 비아들에 접촉하도록 상기 제1 유전체층 내로 연장하는 재배선 라인들을 형성하는 단계; 및 복수의 패키지들 내로 상기 복수의 인터포저들을 분리하기 위해 상기 인캡슐런트를 관통하여 소잉하는 단계를 포함한다.
10. 실시예에서, 상기 인캡슐런트를 관통하여 소잉하는 단계에서, 상기 인터포저들은 관통하여 소잉되지 않는다.
11. 실시예에서, 상기 방법은 복수의 디바이스 다이들을 본딩하는 단계 - 상기 복수의 디바이스 다이들 각각은 상기 복수의 인터포저들 중 하나에 본딩되고, 상기 인캡슐런트는 상기 복수의 인터포저들과 동일한 레벨에 있는 제1 부분, 및 상기 복수의 디바이스 다이들과 동일한 레벨에 있는 제2 부분을 포함함 - 를 더 포함한다.
12. 실시예에서, 상기 방법은 추가적 인캡슐런트 내에 상기 복수의 디바이스 다이들 중 하나를 밀봉하는 단계; 및 인캡슐런트 내에 상기 복수의 인터포저들을 밀봉하는 단계 전에 상기 추가적 인캡슐런트를 관통하여 소잉하는 단계를 더 포함한다.
13. 실시예에서, 상기 제1 유전체층은 상기 인캡슐런트 위로 연장하고, 상기 제1 유전체층의 바닥면은 상기 인캡슐런트의 상면과 접촉한다.
14. 실시예에서, 상기 인터포저는 그 안에 능동 디바이스 및 수동 디바이스가 없다.
15. 본 개시의 일부 실시예에 따르면, 집적 회로 디바이스는 패키지를 포함하고, 상기 패키지는: 디바이스 다이; 상기 디바이스 다이에 본딩되는 인터포저 - 상기 인터포저는, 반도체 기판; 및 상기 반도체 기판을 관통하는 관통 비아를 포함함 - 를 포함하는, 패키지; 및 상기 패키지를 그 안에 밀봉하는 제1 인캡슐런트; 상기 제1 인캡슐런트 및 상기 반도체 기판에 접촉하는 유전체층; 및 상기 유전체층 내로 연장하는 재분배 라인들 - 상기 재분배 라인들 내의 재분배 라인은 상기 관통 비아와 접촉함 - 를 포함한다.
16. 실시예에서, 상기 인터포저는 상기 관통 비아를 에워싸는 격리 라이너를 더 포함하고, 상기 격리 라이너는 상기 반도체 기판으로부터 상기 관통 비아를 분리시키고, 상기 격리 라이너는 상기 유전체층 및 상기 재분배 라인 중 하나와 접촉한다.
17. 실시예에서, 상기 인터포저는 그 안에 능동 디바이스가 없다.
18. 실시예에서, 상기 패키지는 그 안에 상기 디바이스 다이를 밀봉하는 제2 인캡슐런트를 더 포함하고, 상기 제2 인캡슐런트의 측벽들은 상기 인터포저의 대응하는 측벽들과 동일 평면을 이룬다(flush).
19. 실시예에서, 상기 집적 회로 디바이스는 상기 제1 인캡슐런트를 관통하는 금속 포스트; 및 상기 제1 인캡슐런트의 상기 재분배 라인들과 반대측 상의 수동 디바이스를 더 포함하고, 상기 수동 디바이스는 상기 금속 포스트와 전기적으로 결합된다.
20. 실시예에서, 상기 집적 회로 디바이스는 상기 패키지에 접촉하는 접착막을 더 포함하고, 상기 접착막은 상기 제1 인캡슐런트 내에 밀봉된다.
본 개시의 양태를 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예의 동일한 목적을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정 및 구조물을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경, 대안책, 및 개조를 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 인터포저에 디바이스 다이를 본딩하는 단계 - 상기 인터포저는 상기 인터포저의 반도체 기판의 상면으로부터 상기 반도체 기판의 상기 상면 및 바닥면 사이의 중간 레벨 내로 연장하는 관통 비아를 포함함 -;
    제1 싱귤레이션 공정을 수행하여 상기 디바이스 다이 및 상기 인터포저를 제1 패키지로 소잉(saw)하는 단계;
    캐리어 위에 복수의 제1 재분배 라인들을 형성하는 단계;
    상기 복수의 제1 재분배 라인들과 상기 캐리어 위에 상기 제1 패키지를 배치하는 단계 - 상기 제1 패키지는 다이 부착막을 통해 상기 복수의 제1 재분배 라인들에 부착되고, 상기 디바이스 다이는 상기 다이 부착막과 물리적으로 접촉함 -;
    상기 제1 패키지를 제1 인캡슐런트(encapsulant) 내에 밀봉하는 단계;
    상기 관통 비아가 노출될 때까지, 상기 인터포저의 상기 반도체 기판 및 상기 제1 인캡슐런트를 시닝(thinning)하는 단계;
    복수의 제2 재분배 라인들을 형성하는 단계 - 상기 복수의 제2 재분배 라인들 내의 재분배 라인은 상기 관통 비아와 접촉함 -; 및
    상기 복수의 제1 재분배 라인들에 수동 디바이스를 본딩하는 단계
    를 포함하는, 집적 회로 형성 방법.
  2. 제1항에 있어서, 상기 제1 인캡슐런트 및 상기 제1 패키지에 접촉하는 유전체층을 형성하는 단계를 더 포함하고, 상기 복수의 제2 재분배 라인들은 상기 유전체층 내로 연장하며, 상기 관통 비아는 격리층에 의해 에워싸이고, 상기 격리층은 상기 재분배 라인 및 상기 유전체층 중 하나와 접촉하는 것인, 집적 회로 형성 방법.
  3. 제1항에 있어서, 상기 디바이스 다이가 상기 인터포저에 본딩된 후, 제2 인캡슐런트 내에 상기 디바이스 다이를 밀봉하는 단계를 더 포함하고, 상기 제1 싱귤레이션 공정 내에서, 상기 제2 인캡슐런트는 관통하여 소잉되는(sawed-through) 것인, 집적 회로 형성 방법.
  4. 제1항에 있어서, 상기 시닝하는 단계는 상기 제1 패키지가 상기 캐리어에 부착된 채로 수행되는 것인, 집적 회로 형성 방법.
  5. 제1항에 있어서, 상기 인터포저의 상기 반도체 기판이 시닝되기 전에, 상기 반도체 기판의 일부는 상기 관통 비아와 오버랩되고, 상기 반도체 기판의 일부는 시닝 중에 제거되는 것인, 집적 회로 형성 방법.
  6. 제1항에 있어서,
    상기 캐리어 위에 금속 포스트를 형성하는 단계를 더 포함하고, 상기 금속 포스트는 상기 제1 인캡슐런트 내에 밀봉되고, 상기 제1 인캡슐런트의 시닝 중에, 상기 금속 포스트와 상기 관통 비아 둘 다 연마되는 것인, 집적 회로 형성 방법.
  7. 복수의 디바이스 다이들을 인터포저 웨이퍼 내의 복수의 인터포저들에 본딩하는 단계 - 상기 인터포저 웨이퍼는 상기 복수의 인터포저들 내로 연속적으로 연장하는 반도체 기판을 포함함 -;
    상기 복수의 디바이스 다이들이 상기 인터포저 웨이퍼 상에 본딩된 채로, 상기 인터포저 웨이퍼에 제1 싱귤레이션 공정을 수행하여 상기 복수의 인터포저들을 복수의 제1 패키지들로 분리하는 단계 - 상기 반도체 기판은 상기 제1 싱귤레이션 공정에 의해 컷스루(cut-through)되고, 상기 인터포저들 각각은 상기 반도체 기판의 피스(piece)와 상기 반도체 기판의 상기 피스 내로 연장하는 관통 비아를 포함함 -;
    캐리어 위에 제1 재분배 라인들을 형성하는 단계;
    상기 제1 재분배 라인들 위에 상기 복수의 제1 패키지들을 배치하는 단계;
    상기 복수의 제1 패키지들을 인캡슐런트 내에 밀봉하는 단계;
    상기 복수의 제1 패키지들이 상기 캐리어에 부착된 채로, 상기 인캡슐런트와 상기 복수의 제1 패키지들을 시닝하여 상기 복수의 제1 패키지들의 상기 인터포저들 내의 관통 비아들을 노출시키는 단계;
    상기 관통 비아들에 접촉하는 제2 재분배 라인들을 형성하는 단계;
    상기 제1 재분배 라인들에 수동 디바이스를 본딩하는 단계; 및
    제2 싱귤레이션 공정을 수행하여 상기 인캡슐런트와 상기 복수의 제1 패키지들을 복수의 제2 패키지들로 분리하는 단계
    를 포함하는, 집적 회로 형성 방법.
  8. 제1항에 있어서, 상기 복수의 제2 재분배 라인들을 형성하는 단계 후에, 제2 싱귤레이션 공정을 수행하여 제2 패키지를 형성하는 단계를 더 포함하고, 상기 복수의 제2 재분배 라인들의 부분들, 상기 제1 인캡슐런트의 부분들 및 상기 제1 패키지는 상기 제2 패키지 내에 있는 것인, 집적 회로 형성 방법.
  9. 캐리어 위에 제1 재분배 라인들을 형성하는 단계;
    상기 제1 재분배 라인들 위에 유전체층을 형성하는 단계;
    상기 유전체층 위에 복수의 패키지들을 배치하는 단계 - 상기 복수의 패키지들은 복수의 인터포저들을 포함함 -;
    공통의 도금 공정에서 복수의 금속 포스트들과 복수의 비아들을 형성하는 단계 - 상기 복수의 금속 포스트들은 상기 유전체층 위에 있고, 상기 복수의 비아들은 상기 유전체층 내로 연장하여 상기 제1 재분배 라인들에 접촉함 -;
    인캡슐런트 내에 상기 복수의 인터포저들과 상기 복수의 금속 포스트들을 밀봉하는 단계 - 상기 복수의 인터포저들은 상기 인캡슐런트에 의해 서로 분리되고, 상기 복수의 인터포저들은 상기 복수의 인터포저들 내의 반도체 기판들 내로 연장하는 관통 비아들을 포함함 -;
    상기 반도체 기판들의 일부를 제거하기 위해 상기 인터포저들과 상기 복수의 금속 포스트들을 연마하는 단계 - 상기 관통 비아들과 상기 복수의 금속 포스트들의 표면들이 드러남 -;
    상기 복수의 인터포저들의 상기 관통 비아들 및 상기 반도체 기판들 위에서 상기 복수의 인터포저들의 상기 관통 비아들 및 상기 반도체 기판들에 접촉하는 제1 유전체층을 형성하는 단계;
    상기 복수의 금속 포스트들과 상기 복수의 인터포저들의 상기 관통 비아들에 접촉하도록 상기 제1 유전체층 내로 연장하는 제2 재분배 라인들을 형성하는 단계; 및
    추가적인 복수의 패키지들 내로 상기 복수의 인터포저들을 분리하기 위해 상기 인캡슐런트를 관통하여 소잉하는 단계
    를 포함하는, 집적 회로 형성 방법.
  10. 집적 회로 디바이스로서,
    패키지를 포함하고, 상기 패키지는:
    디바이스 다이;
    상기 디바이스 다이에 본딩되는 인터포저 - 상기 인터포저는,
    반도체 기판; 및
    상기 반도체 기판을 관통하는 관통 비아를 포함함 -
    를 포함하는, 패키지; 및
    상기 패키지를 그 안에 밀봉하는 제1 인캡슐런트;
    상기 제1 인캡슐런트 및 상기 반도체 기판에 접촉하는 유전체층; 및
    상기 유전체층 내로 연장하는 재분배 라인들 - 상기 재분배 라인들 내의 재분배 라인은 상기 관통 비아와 접촉함 -
    을 포함하고,
    상기 패키지는 그 안에 상기 디바이스 다이를 밀봉하는 제2 인캡슐런트를 더 포함하고, 상기 제2 인캡슐런트의 측벽들은 상기 인터포저의 대응하는 측벽들과 동일 평면을 이루는(flush) 것인, 집적 회로 디바이스.
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