CN118098994A - 半导体结构的制造方法和半导体结构 - Google Patents

半导体结构的制造方法和半导体结构 Download PDF

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构的制造方法和半导体结构，半导体结构的制造方法包括：在基板上至少堆叠一个芯片单元；形成芯片单元的步骤包括：提供第一芯片，将第一芯片的背面朝向基板设置，第一芯片的正面具有第一凸块；形成第一密封层，第一密封层覆盖第一芯片并露出第一凸块的顶面；形成重布线层，重布线层位于第一密封层上，并与第一凸块电连接；形成连接柱，连接柱贯穿第一密封层，还与重布线层和基板电连接；在第一芯片上堆叠第二芯片，第二芯片的正面具有第二凸块，第二凸块与第一凸块电连接；芯片单元包括第一芯片、第二芯片、连接柱、第一密封层和重布线层。本公开实施例至少可以降低工艺难度，且提高芯片容量密度。

Description

半导体结构的制造方法和半导体结构
技术领域
本公开属于半导体领域，具体涉及一种半导体结构的制造方法和半导体结构。
背景技术
人工智能、机器学习、高性能计算、图形和网络应用的快速发展和广泛扩展，对存储器的容量提出了更高的要求。比如，可以通过增加每个插槽的存储通道数量并采用更高密度的双列直插式内存模块来扩展内存子系统的容量。另外，硅通孔(Through SiliconVia,简称TSV)已经成为一种实现存储设备容量的有效基础技术。这是一种在硅晶圆的厚度方向上打孔的技术，从而在芯片正面和背面之间形成数千个垂直互连。在早期，TSV技术仅被视为一种用于取代引线键合技术的封装技术。但是目前这种技术已经成为一种提升存储性能和密度的重要手段。然而TSV技术在工艺难度、生产成本等方面存在许多不足之处。
发明内容
本公开实施例提供一种半导体结构的制造方法和半导体结构，至少有利于提高半导体结构的容量密度，并有利于降低工艺难度和生产成本。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，其中，半导体结构的制造方法包括：提供基板，在所述基板上至少堆叠一个芯片单元；形成所述芯片单元的步骤包括：提供第一芯片，将所述第一芯片的背面朝向所述基板设置，所述第一芯片的正面具有第一凸块；形成第一密封层，所述第一密封层覆盖所述第一芯片的正面和侧壁，并露出所述第一凸块的顶面；形成重布线层，所述重布线层位于所述第一密封层上，并与所述第一凸块电连接；形成连接柱，所述连接柱位于所述第一芯片的周侧，并贯穿所述第一密封层，还与所述重布线层和所述基板电连接；在所述第一芯片上堆叠第二芯片，所述第二芯片的正面具有第二凸块，所述第二凸块与所述第一凸块电连接；所述芯片单元包括所述第一芯片、所述第二芯片、所述连接柱、所述第一密封层和所述重布线层。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，半导体结构包括：基板，所述基板上至少具有一个芯片单元；所述芯片单元包括第一芯片、第二芯片、连接柱、第一密封层和重布线层；其中，所述第一芯片和所述第二芯片堆叠设置；所述第一芯片的背面朝向所述基板设置，所述第一芯片的正面朝向所述第二芯片的正面；所述第一芯片的正面具有第一凸块，所述第二芯片的正面具有第二凸块，所述第一凸块与所述第二凸块电连接；所述第一密封层覆盖所述第一芯片的正面和侧壁，并露出所述第一凸块的顶面；所述重布线层位于所述第一密封层上，并与所述第一凸块和所述第二凸块电连接；所述连接柱位于所述第一芯片的周侧，并贯穿所述第一密封层，还与所述重布线层和所述基板电连接。
本公开实施例提供的技术方案至少具有以下优点：
在本公开实施例中，在基底上堆叠第一芯片后，在第一芯片的正面形成第一密封层，第一密封层露出第一芯片的第一凸块。在第一密封层的上表面形成重布线层，在第一密封层内形成连接柱，从而实现了第一芯片与基板的电连接。即，第一密封层能够用于支撑重布线层和连接柱，为二者提供形成的空间位置。此后，在第一芯片上堆叠第二芯片，第二芯片通过第二凸块、重布线层、连接柱实现了与基板的电连接。由此，可以避免采用TSV技术以形成多层堆叠的芯片，从而有利于降低工艺难度和生产成本。另外，第二芯片与第一芯片共用重布线层和连接柱，因此，二者的通信速度几乎相同，有利于降低通信延时的差异。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种采用TSV技术的半导体结构；
图2示出了一种采用引线键合工艺的半导体结构；
图3示出了一种采用倒装焊接工艺的半导体结构；
图4-图15示出了本公开一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，TSV技术在工艺难度、生产成本等方面存在许多不足之处。参考图1，图1示出了一种采用TSV技术的半导体结构，TSV需要贯穿芯片，因此，对刻蚀工艺的要求很高。在形成TSV的过程中，芯片内也可能产生较多缺陷。另外，TSV与芯片内其他的元件之间还可能出现短路、较大的寄生电容等问题。TSV还会占据芯片较大的面积。参考图2，图2示出了一种采用引线键合工艺的半导体结构，图3示出了一种采用倒装焊接工艺的半导体结构。这两种继续无需改变原有芯片内的结构，因而生产成本更低，但是这两种技术通常只能在基板上封装一个芯片，限制了容量。
本公开实施例提供一种半导体结构的制造方法，制造方法包括：在第一芯片的正面形成露出第一凸块的第一密封层。此后，利用第一密封层的上表面的空间位置形成重布线层，利用第一密封层内的空间位置形成连接柱，第一芯片可以通过第一凸块、重布线层和连接柱与基板电连接。将第二芯片与第一芯片面对面设置，使得第二芯片可以通过第二凸块、重布线层、连接柱与基板进行电连接。由此，无需采用TSV技术就可以形成多层堆叠的芯片，从而有利于降低工艺难度和生产成本。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
如图4-图15所示，本公开一实施例提供一种半导体结构的制造方法，下面将结合附图对半导体结构的制造方法进行详细说明。下面对结合附图对半导体结构的制造方法进行说明。
参考图4，提供基板1，基板1可为后续形成的芯片单元2(参考图15)提供电连接、保护、支撑、散热、组装等作用，并实现多引脚化，缩小封装产品体积、改善电性能、散热性、容量密度等目的。基板1的材料可以包括陶瓷、树脂、金属等。基板1上可以设有接口11，此接口11可以将电路板(图中未示出)与芯片单元2电连接起来，用于向芯片单元2供电或提供通讯信号。
示例地，接口11可以位于基板1的下表面，此接口11与基板1下表面的焊球13相连，后续通过焊球13焊接的方式可以将基板1与电路板进行焊接。此外，基板1内还可以具有贯穿的导电通孔，基板1的上表面还可以具有焊垫12，导电通孔连接在焊垫12与接口11之间。
参考图4，提供第一芯片21，将第一芯片21的背面朝向基板1设置。第一芯片21可以为存储芯片，比如动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
第一芯片21的正面具有第一凸块31。第一凸块31用于与后续堆叠的第二芯片22(参考图11)以及后续形成的重布线层7(参考图7)电连接。在一些实施例中，第一凸块31可以为单层结构；在另一些实施例中，第一凸块31也可以为多层复合结构，以减小接触电阻，并增加焊料在第一凸块31上的附着力。第一凸块31的材料可以为纯金属，比如铜或铝，第一凸块31的材料也可以为合金，比如铜锡合金、银锡合金、铂锡合金等。
第一凸块31可以通过蒸镀、电镀、模板印刷等工艺形成在第一芯片21的正面。第一凸块31设置在第一芯片21的正面的原因在于，第一芯片21的正面也可以理解为有源面，有源面具有电路层，第一凸块31设置在第一芯片21的正面可以方便第一凸块31与电路层进行电连接以引出第一芯片21内的信号，从而有利于简化生产工艺。
第一凸块31可以相对于第一芯片21的表面呈凸出设置。如此，可以增加第一芯片21与后续堆叠的第二芯片22的距离，从而为两个芯片提供更加充足的散热空间，以避免热量出现堆积。
需要说明的是，第一凸块31可以为多个，用于引出第一芯片21内的不同信号。在一些实施例中，多个第一凸块31可以排列于第一芯片21的中间区域，且多个第一凸块31可以沿着同一直线进行排列。因此，虽然图4只示意出了一个第一凸块31，但图4为半导体结构的侧视图，在该方向上只能示出一个第一凸块31。图9为俯视图，在俯视方向上可以示出多个第一凸块31。
此外，第一芯片21的正面还可以形成有伪凸块33(参考图9)，伪凸块33可以分布于第一芯片21的边缘区域。由此，在后续将第二芯片22堆叠在第一芯片21上时，有利于提高结构的稳定性。
继续参考图4，在将芯片单元2堆叠在基板1上表面之前，还可以在基板1与芯片单元2之间黏附第二胶粘层42。也就是说，可以先在第一芯片21的背面黏附第二胶粘层42，此后将第一芯片21的背面朝向基板1设置，使得第二胶粘层42能够将第一芯片21与基板1粘连在一起。第二胶粘层42能够提高堆叠的稳定性，避免芯片单元2发生坍塌、倾斜的问题。另外，胶粘的工艺较为简单、成本较低。第二胶粘层42的材料可以为固晶用胶膜。此外，为了提高第二胶粘层42的导热率，可以在第二胶粘层42中掺杂部分金属粒子，从而保证第一芯片21的散热效果。
参考图5-图6，形成第一密封层51，第一密封层51覆盖第一芯片21的正面和侧壁，并露出第一凸块31的顶面。示例地，第一密封层51的形成工艺可以包括模塑工艺，第一密封层51的材料可以为环氧类树脂或酚醛类树脂。模塑工艺较为简单，且生产效率较高。第一密封层51还可以对第一凸块31起到固定和隔离作用，从而提高半导体结构的可靠性。密封层7能够保护第一芯片21和第二芯片22不受外界环境的影响，比如抵抗外部湿气、溶剂，还能够抵抗切割晶圆1、安装封装模块过程中的热冲击和机械振动。另外，密封层7还能够在后续形成第二重布线层32、焊接部5等过程中保护第一芯片21、第二芯片22不受污染。另外，模塑工艺所形成的第一密封层51的硬度低于第一芯片21的硬度，因此，第一密封层51能够在后续研磨、压合等步骤中起到较好的缓冲作用，以避免损坏第一芯片21。在另一些实施例中，第一密封层51的形成工艺也可以为化学气相工艺，第一密封层51的材料也可以为氧化硅、氮氧化硅等材料。
具体地，形成第一密封层51的步骤包括：参考图5，形成初始第一密封层511，初始第一密封层511覆盖第一凸块31的顶面和第一芯片21的正面。即模塑工艺形成了初始第一密封层511。参考图6，对初始第一密封层511进行研磨处理，以露出第一凸块31的顶面，剩余的初始第一密封层511作为第一密封层51。即，研磨处理可以使第一密封层511的顶面与第一凸块31的顶面齐平。研磨处理的工艺较为简单，能够降低成本。
在另一些实施例中，参考图7，形成初始第一密封层511后，对初始第一密封层511进行激光打孔处理，以形成凹槽34，凹槽34露出第一凸块31的顶面，剩余的初始第一密封层51作为第一密封层51。后续可以采用焊料层71将第一凸块31和第二凸块32进行电连接，焊料层71可以填充于凹槽34内。即凹槽34可以对焊料的流动方向起到限位作用，避免相邻焊料层71发生桥接。
在另一些实施例中，也可以先采用研磨处理，以增加初始第一密封层511上表面的平坦程度，以提高后续工艺过程的可靠性。此时初始第一密封层511的上表面仍高于第一凸块31的顶面。研磨处理后，再采用激光打孔处理以形成凹槽34，从而露出第一凸块31的顶面。
继续参考图5，对下层芯片单元2a的第一密封层51进行激光打孔处理，以形成连接孔60。连接孔60可以露出基板1上的焊垫12。即，连接孔60是位于第一芯片21周侧的。由于连接孔60的形成工艺与前述凹槽34的形成工艺相同，所以生产成本较低。
参考图6和图7，形成填充连接孔60的连接柱61，连接柱61与基板1电连接。即，连接柱61通过焊垫12与基板1上的接口11电连接。示例地，采用电镀工艺在连接孔60中沉积铜以作为连接柱61。至此，基于图6-图8所示的步骤可以形成位于第一芯片21周侧的连接柱61，且连接柱61还贯穿了第一密封层51。在另一些实施例中，也可以根据第一密封层51的材料选择不同的打孔处理方式以形成连接孔60，比如在第一密封层51为二氧化硅时，可以采用刻蚀的方法形成连接孔60。
需要说明的是，在形成连接柱61后，可以先暂时不填充连接孔60，而是利用后续形成重布线层7的工艺以填充连接孔60，由此，可以减少工艺步骤，将更低生产成本，下面将对此进行具体说明。
参考图8-图9，图9示出了图8所示的半导体结构的俯视图，为了更加直观，图9仅示出了半导体结构内的部分结构。形成重布线层7，重布线层7位于第一密封层51上，并与第一凸块31电连接。示例地，在第一密封层51的上表面形成掩膜层，掩膜层内具有布线槽。例如，掩膜层的材料可以为光刻胶层，采用旋涂工艺在第一密封层51的上表面以及连接孔60中形成光刻胶层，对光刻胶层进行图形化处理，可以形成布线槽。
在一些实施例中，掩膜层还露出连接孔60。也就是说，图形化处理不仅去除位于第一密封层51上表面的部分光刻胶层，还去除了连接孔60中的光刻胶层。
在布线槽和连接孔60中同时沉积金属层，位于布线槽中的金属层作为布线层，位于连接孔60中的金属层作为连接柱。由此，可以同时形成连接柱61和重布线层7，从而有利于节省工艺步骤。需要说明的是，连接孔60与布线槽是连通的，换言之，布线槽的局部区域是位于连接孔60的正上方的。如此，可以形成相互电连接的连接柱61和重布线层7。在沉积金属层之后，还可以通过清洁处理以去除掩膜层。
在另一些实施例中，还可以先在连接孔60以及第一密封层51的上表面沉积一层金属膜，此后，在金属膜上形成整面覆盖的掩膜层。对掩膜层进行图形化处理，以露出部分金属膜。比如，采用曝光、显影的方式将掩膜层图形化。此后，沿着图形化的掩膜层刻蚀金属膜，从而形成重布线层7。此外，还可以采用电镀的方法在布线层的表面形成金属保护层，以避免重布线层7氧化。采用电镀的方法填实连接孔60。
在另一些实施例中，重布线层7和连接柱61也可以在不同的工艺步骤中形成。比如，先形成重布线层7之后，再形成连接孔60，此后再形成填充连接孔60的连接柱61。
在另一些实施例中，先形成连接柱61，此后再形成填充掩膜层的重布线层7。比如采用金属填料填实连接柱61，在沉积或电镀形成重布线层7。
在另一些实施例中，连接孔60的侧壁、重布线层7的底部提供一层薄层阻挡层，再形成重布线层7和连接柱61。
由图8-图9可知，第一凸块31、重布线层7、连接柱61实现了第一芯片21与基板1的电气互连。此外，由于第一凸块31、重布线层7、连接柱61均可以为金属等高导热材料，因而，这三者之间可以形成一个导热路径，使得第一芯片21内的热量沿着导热路径传递至第一密封层51中，避免热量在第一芯片21内部堆叠。
在一些实施例中，参考图9，连接柱61为多个，多个连接柱61间隔设置，并至少位于第一芯片21的相对两侧。这样设置的好处在于，第一，相比于位于第一芯片21的同一侧，多个连接柱61位于第一芯片21的不同侧，有利于增加相邻连接柱61之间的距离，从而降低相邻连接柱61之间的寄生电容，以降低信号干扰，并提高半导体结构的运行速率。第二，多个连接柱61可以将第一芯片21和第二芯片22产生的热量从不同方向向外传出，从而有利于提高散热的效率。
在另一些实施例中，多个连接柱61还可以在第一芯片21的周向环绕第一芯片21。即多个连接柱61可以位于第一芯片21的四个周侧。
继续参考图9，在形成连接柱61的同时，还可以在第一密封层51内形成伪连接柱62，伪连接柱62也位于第一芯片21的周侧，但是并未与第一芯片21电连接。在连接柱61和伪连接柱62的共同作用下，第一芯片21所产生的热量可以从第一芯片21的周侧迅速向外传递。示例地，多个连接柱61位于第一芯片21的相对两侧，多个伪连接柱62位于第一芯片21另外的相对两侧。或者，多个连接柱61可以与多个伪连接柱62位于第一芯片21的同一侧，且连接柱61与伪连接柱62交替设置。由此，可以有利于增大相邻连接柱61之间的间距，以降低相邻连接柱61之间的寄生电容，从而降低通信延迟。
此外，连接柱61的横截面积可以大于伪连接柱62的横截面积。这是因为伪连接柱62不作为通信路径，采用较细的伪连接柱62可以避免其挤占连接柱的61空间位置；而连接柱62需要作为通信路径，采用较粗的伪连接柱62可以增大通信面积，进而提高通信速度。
继续参考图9，还可以在形成重布线层7的同时形成伪重布线层71。伪重布线层71连接在伪凸块33与伪连接柱62之间，三者构成另一散热路径，以引导第一芯片21表面的热量向外传递，从而提高散热效果。
参考图10，在第一芯片21上堆叠第二芯片22，第二芯片22的正面具有第二凸块32，第二凸块32与第一凸块31电连接。即，第一芯片21与第二芯片22是采用面对面的方式进行堆叠的，两个芯片具有相同信号的凸块可以通过焊料层71连接在一起。第二芯片22可以与第一芯片21相同，比如二者均为DRAM芯片。
在一些实施例中，第二凸块32可以在纯金属或合金结构的顶端制作焊料层71，用来与后面的第一凸块31焊接结合，焊料层71可以为低温钎料，比如锡银铜焊料、锡铅焊料等。
示例地，将第二芯片22进行翻转，以使得其具有焊料层71的表面朝向第一芯片21的正面，然后再将两个芯片进行焊接。也就是说，可以采用倒装焊接的方式将第一芯片21与第二芯片22进行堆叠和焊接。倒装焊接是较为成熟的工艺，其难度较低，成本更低。
在一些实施例中，可以采用焊料焊接法将第一凸块31和第二凸块32进行焊接，即第一凸块31和第二凸块32之间可以设置焊料层71。在升温条件下，焊料发生融化，进而将第一凸块31和第二凸块32焊接在一起。
在另一些实施例中，还可以采用热压倒装焊，即，第一凸块31的表面与第二凸块32的表面直接接触，向第二芯片22施加压力，以第二芯片22压合在第一芯片21上。在一定的压力和温度下，第一凸块31和第二凸块32之间产生结合力，从而键合在一起。一定的压力可以提高焊接的可靠性，避免发生虚焊的问题。
继续参考图10，由于第一凸块31与第二凸块32是正对连接关系，因而第二凸块32还与重布线层7电连接。由此，第二芯片22可以通过第二凸块32、重布线层7、连接柱61与基板1进行电气互连。
也就是说，第二芯片22和第一芯片21可以共用通信路径，因此二者与基板1的通信速度都是相同的，即提高不同芯片与基板1的信号传输速度的匹配程度。相比于两个芯片使用不同的通信路径，两个芯片共用通信路径可以简化结构，简化生产工艺，进而降低生产成本。
此外，第二芯片22内的热量也可以通过第二凸块32传递至重布线层7、连接柱61，进而分散于第一密封层51中。如此，可以提高半导体结构的散热效果，进而保证半导体结构的性能。另外，由于连接柱61位于第一芯片21的周侧，更靠近整个封装结构的边缘，因而连接柱61可以对热量的传到方向起到引导作用，避免热量在第一芯片21和第二芯片22之间堆积。
需要说明的是，芯片正面产生的热量大于芯片背面的产生的热量。因此，第一芯片21和第二芯片22的正面均朝向重布线层7可以提高芯片内部散热的均匀程度。另外，第二凸块32也可以增加第一芯片21与第二芯片22之间的间距，从而提供更充足的散热空间。
在一些实施例中，在第一芯片21与第二芯片22的堆叠方向上，第一凸块31的高度可以等于第二凸块32的高度。由此，重布线层7与第一芯片21和第二芯片22之间的距离可以相等，从而有利于保证通信速率的一致性、散热程度的一致性。
此外，第二芯片22的表面也可以具有伪凸块33，第二芯片22的伪凸块33与第一芯片21的伪凸块33对齐且相连，从而用于提高结构的稳定性和散热效果。
参考图10-图11，形成第二密封层52，第二密封层52至少覆盖第二芯片22的正面和侧壁。第二密封层52还填充于第一芯片21和第二芯片22之间的空间，并位于第一密封层51上，且覆盖了第二凸块32。即，第二密封层52可以增加第一芯片21与第二芯片22堆叠的牢固性，避免发生坍塌或倾斜的技术问题；且第二密封层52还可以对第二凸块32起到固定和隔离作用，以提高结构的可靠性。
第二密封层52的材料可以与第一密封层51的材料相同，且第二密封层52的形成工艺也可以与第一密封层51的形成工艺相同，比如第二密封层52的形成工艺也可以包括模塑工艺，由此，可以提高二者之间的匹配度，减少在二者之间产生的孔隙，以保证对芯片单元2的保护效果。后续将结合芯片单元2的数量对第二密封层52的形成方法以及位置进行详细说明。
至此，基于图4-图11所示的步骤，可以在基板1形成至少一个芯片单元2。芯片单元2包括：第一芯片21、第二芯片22、连接柱61、第一密封层51、第二密封层52和重布线层7。在另一些实施例中，若基板1上只堆叠一个芯片单元2，还可以不形成第二密封层52。即，芯片单元2包括：第一芯片21、第二芯片22、连接柱61、第一密封层51和重布线层7。
另外，若基板1上只堆叠一个芯片单元2，则第二密封层52还可以覆盖第二芯片22的背面，从而使得第二芯片22完全被第二密封层52所覆盖，进而提高第二密封层52对第二芯片22的保护效果。也就是说，通过模塑工艺形成覆盖第二芯片22的初始第二密封层521后，研磨工艺只去除位于第二芯片22背面的部分初始第二密封层521，剩余的初始第二密封层521作为第二密封层52，且此第二密封层52的上表面高于第二芯片22的背面；或者，也可以不采用研磨工艺进行平坦化处理，模塑工艺直接形成覆盖第二芯片22的第二密封层52。
参考图10-图15，在一些实施例中，在基板1上堆叠一个芯片单元2后，还包括：在一个芯片单元2上堆叠另一芯片单元2，两个芯片单元2分别被定义为下层芯片单元2a和上层芯片单元2b，上层芯片单元2b位于下层芯片单元2a远离基板1的一侧。下面将对此进行详细说明。
在需要堆叠上层芯片单元2b时，下层芯片单元2a的第二密封层52可以露出下层芯片单元2a的第二芯片22的背面。即，形成下层芯片单元2a的第二密封层52的步骤包括：参考图10，形成初始第二密封层521，初始第二密封层521覆盖下层芯片单元2a的第二芯片22的背面；对初始第二密封层521进行研磨处理，以露出第二芯片22的背面，剩余的初始第二密封层521作为第二密封层52。
换句话说，第二密封层52的上表面与下层芯片单元2a的第二芯片22的背面齐平，这样有利于减少半导体结构的厚度，从而保证半导体结构的微型化。在另一些实施例中，第二密封层52也可以覆盖下层芯片单元2a的第二芯片22的背面，该部分第二密封层52位于下层芯片单元2a与后续堆叠的上层芯片单元2b之间。
参考图11，在下层芯片单元2a与上层芯片单元2b之间黏附第一胶粘层41。具体的，可以先在上层芯片单元2b的第一芯片21的背面黏附第一胶黏层，此后将上层芯片单元2b的第一芯片21的背面朝下设置并堆叠在下层芯片单元2a上，以粘连下层芯片单元2a的第二芯片22。胶粘的工艺比较简单，可以降低成本。示例地，第一胶粘层41为固晶用胶膜。此外，第一胶粘层41中也可以设置金属粒子等具有良好导热性能的材料，从而提高两个芯片单元2之间的散热效果。
继续参考图12，形成上层芯片单元2b的第一密封层51，以覆盖上层芯片单元2b的第一芯片21。上层芯片单元2b的第一密封层51还覆盖下层芯片单元2a的第二密封层52，且二者可以采用相同的材料，由此，有利于避免在二者的交界处形成孔洞等缺陷，从而可以提高半导体结构的可靠性。
上层芯片单元2b的第一密封层51的形成步骤可以参考前述下层芯片单元2a的第一密封层51的详细说明，在此不再赘述。
上层芯片单元2b的第一密封层51露出上层芯片单元2b的第一凸块31。因此，通过曝光、显影、电镀等工艺步骤形成的重布线层7可以与第一凸块31电连接。
继续参考图12，形成上层芯片单元2b的连接柱61的步骤包括：对上层芯片单元2b的第一密封层51和下层芯片单元2a的第二密封层52进行激光打孔处理，以形成连接孔60；形成填充此连接孔60的连接柱61，上层芯片单元2b的连接柱61还贯穿上层芯片单元2b的第一密封层51和下层芯片单元2a的第二密封层52。也就是说，形成上层芯片单元2b的连接柱61与形成下层芯片单元2a的连接柱61的区别在于：下层芯片单元2a的连接孔60可以只贯穿自身的第一密封层51，而上层芯片单元2b的连接孔60除了贯穿自身的第一密封层51以外，还需要贯穿下层芯片单元2a的第二密封层52。如此，能够使得上层芯片单元2b的连接柱61还贯穿下层芯片单元2a的第二密封层52，且上层芯片单元2b的连接柱61与下层芯片单元2a的连接柱61正对且相连。即，上层芯片单元2b可以通过自身的连接柱61以及上层芯片单元2a的连接柱61，实现自身的芯片与基板1的电气互连。
需要说明的是，连接柱61包括两类，一类连接柱61为供电连接柱，用于对各芯片进行供电；一类连接柱为61为通讯连接柱，用于向芯片提供通讯信号。在前述上层芯片单元2b的连接柱61与下层芯片单元2a的连接柱61正对且相连的情况下，此连接柱61可以为供电连接柱，即上层芯片单元2b与下层芯片单元2a可以共用供电路径，由此可以减少基板1上用于供电的接口11，从而生产工艺。
而上层芯片单元2b的通讯连接柱可以不与下层芯片单元2a的通讯连接柱正对且相连。即，上层芯片单元2b的通讯连接柱贯穿上层芯片单元2b的第一密封层51、下层芯片单元2a的第二密封层52和第一密封层51，并与下层芯片单元2a的通讯连接柱间隔设置，也就是说，二者在基板1上的正投影相互错开。由此，可以避免两个芯片单元2的通讯信号发生干扰。
参考图13，在形成上层芯片单元2b的连接柱61和重布线层7后，还可以形成第三密封层53，第三密封层53覆盖重布线层7的侧壁，并露出重布线层7的上表面。此外，第三密封层53还可以覆盖上层芯片单元2b的连接柱61的部分上表面。也就是说，可以再采用一次模塑工艺和一次研磨工艺，以增强结构上表面的平坦程度，使得后续上层芯片单元2b的第二芯片22能够精准、平稳地堆叠于第一芯片21上。在另一些实施例中，也可以不形成第三密封层53，以简化生产工艺。
参考图14，采用倒装焊接的工艺将上层芯片单元2b的第二芯片22堆叠在第一芯片21上，此第一芯片21的第一凸块31与第二芯片22的第二凸块32正对且连接。即，上层芯片单元2b的两个芯片也可以通用通信路径，因而上层芯片单元2b的两个芯片之间的通信速度可以相同。
继续参考图15，形成上层芯片单元2b的第二密封层52，此第二密封层52至少覆盖第二芯片22的正面和侧壁。若后续不堆叠第三个芯片单元2，则第二密封层52还可以覆盖第二芯片22的背面。若后续还堆叠第三个芯片单元2，那么第二密封层52也可以露出第二芯片22的背面。
需要说明的是，各密封层的形成步骤是与各芯片堆叠步骤交替进行的。各密封层不仅能够对各芯片起到保护作用，且重布线层7和连接柱61的形成过程有赖于密封层。即，密封层可以为重布线层7和连接柱61提供形成位置，以对重布线层7起到支撑和固定作用。
除了形成上层芯片单元2b和下层芯片单元2a之外，还可以重复前述堆叠芯片、形成密封层、形成连接柱61、形成重布线层7、堆叠另一芯片等工艺步骤，从而实现多个芯片单元2的堆叠，以提高半导体结构的容量。有关多个芯片单元2的堆叠方式可以参考前述的详细说明，在此不再赘述。
综上所示，本公开实施例中，通过对密封层进行打孔、形成连接柱61、形成重布线层7等方式，实现了基板1与各层芯片的电连接。由于无需形成TSV即可以实现多层芯片的堆叠，因而有利于降低工艺难度，节省生产成本，且避免在形成TSV的过程中对芯片造成损伤。另外，多层堆叠的方式有利于提升半导体结构的存储密度，存储密度提升率可以达到100％～400％。另外，第一芯片21与第二芯片22通过凸块对凸块的方式与重布线层7进行电连接，从而有利于实现窄节距和高密度的互连。另外，由于同一芯片单元2的连个芯片是连接在同一重布线层7和同一连接柱上的，因此，可以改善信号传输速度不匹配的问题；还可以减少重布线层7以及连接柱的形成步骤，以节约生产成本。
如图15所示，本公开另一实施例还提供一种半导体结构，此半导体结构可以采用前述实施例提供的制造方法进行制造。有关此半导体结构的详细说明可以参考前述实施例，在此不再赘述。
半导体结构包括：基板1，基板1上至少具有一个芯片单元2；芯片单元2包括第一芯片21、第二芯片22、连接柱61、第一密封层51和重布线层7；其中，第一芯片21和第二芯片22堆叠设置；第一芯片21的背面朝向基板1设置，第一芯片21的正面朝向第二芯片22的正面；第一芯片21的正面具有第一凸块31，第二芯片22的正面具有第二凸块32，第一凸块31与第二凸块32电连接；第一密封层51覆盖第一芯片21的正面和侧壁，并露出第一凸块31的顶面；重布线层7位于第一密封层51上，并与第一凸块31和第二凸块32电连接；连接柱位于第一芯片21的周侧，并贯穿第一密封层51，还与重布线层7和基板1电连接。
在一些实施例中，芯片单元2还可以包括：第二密封层52，第二密封层52至少覆盖第二芯片22的正面和侧壁。示例地，若基板1上只具有一个芯片单元2，则第二密封层52还可以覆盖第二芯片22的背面。若基板1上具有多个堆叠设置的芯片单元2，则第二密封层52可以露出第二芯片22的背面，以降低半导体结构的整体厚度。
举例而言，基板1上具有两个芯片单元2；两个芯片单元2分别被定义为下层芯片单元2a和上层芯片单元2b，上层芯片单元2b位于下层芯片单元2a上；上层芯片单元2b的连接柱61贯穿上层芯片单元2b的第一密封层51和下层芯片单元2a的第二密封层52，并与下层芯片单元2a的连接柱61正对且相连。
此外，上层芯片单元2b的第二密封层52还可以覆盖上层芯片单元2b的第二芯片22的背面，以增强对第二芯片22的保护作用。
在一些实施例中，连接柱61为多个，多个连接柱61间隔设置，并至少位于第一芯片21的相对两侧。由此，可以增大相邻连接柱61的距离，以降低寄生电容。
在本说明书的描述中，参考术语“一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本公开的权利要求和说明书所做的变化或修饰，皆应属于本公开专利涵盖的范围之内。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基板，在所述基板上至少堆叠一个芯片单元；
形成所述芯片单元的步骤包括：
提供第一芯片，将所述第一芯片的背面朝向所述基板设置，所述第一芯片的正面具有第一凸块；
形成第一密封层，所述第一密封层覆盖所述第一芯片的正面和侧壁，并露出所述第一凸块的顶面；
形成重布线层，所述重布线层位于所述第一密封层上，并与所述第一凸块电连接；
形成连接柱，所述连接柱位于所述第一芯片的周侧，并贯穿所述第一密封层，还与所述重布线层和所述基板电连接；
在所述第一芯片上堆叠第二芯片，所述第二芯片的正面具有第二凸块，所述第二凸块与所述第一凸块电连接；所述芯片单元包括所述第一芯片、所述第二芯片、所述连接柱、所述第一密封层和所述重布线层。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，
形成所述芯片单元的步骤还包括：形成第二密封层，所述第二密封层至少覆盖所述第二芯片的正面和侧壁；所述芯片单元还包括所述第二密封层。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，
在所述基板上堆叠一个所述芯片单元后，还包括：
在一个所述芯片单元上堆叠另一所述芯片单元，两个所述芯片单元分别被定义为下层芯片单元和上层芯片单元，所述上层芯片单元位于所述下层芯片单元远离所述基板的一侧；
所述上层芯片单元的所述连接柱贯穿所述上层芯片单元的第一密封层和所述下层芯片单元的所述第二密封层，并与所述下层芯片单元的所述连接柱正对且相连。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，
形成所述下层芯片单元的所述连接柱的步骤包括：对所述下层芯片单元的所述第一密封层进行激光打孔处理，以形成连接孔；形成填充所述连接孔的所述连接柱；
形成所述上层芯片单元的所述连接柱的步骤包括：对所述上层芯片单元的所述第一密封层和所述下层芯片单元的所述第二密封层进行激光打孔处理，以形成连接孔；形成填充所述连接孔的所述连接柱。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，
形成所述重布线层和所述连接柱的步骤包括：
在所述第一密封层的上表面形成掩膜层，所述掩膜层内具有布线槽；所述掩膜层还露出所述连接孔；
在所述布线槽和所述连接孔中同时沉积金属层，位于所述布线槽中的所述金属层作为布线层，位于所述连接孔中的所述金属层作为所述连接柱。
6.根据权利要求3所述的半导体结构的制造方法，其特征在于，形成所述下层芯片单元的所述第二密封层的步骤包括：
形成初始第二密封层，所述初始第二密封层覆盖所述下层芯片单元的第二芯片的背面；对所述初始第二密封层进行研磨处理，以露出所述第二芯片的背面，剩余的所述初始第二密封层作为所述第二密封层。
7.根据权利要求3所述的半导体结构的制造方法，其特征在于，还包括：在所述下层芯片单元与所述上层芯片单元之间黏附第一胶粘层。
8.根据权利要求2所述的半导体结构的制造方法，其特征在于，形成所述第一密封层的方法包括模塑工艺；形成所述第二密封层的方法包括模塑工艺。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一密封层的步骤包括：
形成初始第一密封层，所述初始第一密封层覆盖所述第一凸块的顶面和所述第一芯片的正面；
对所述初始第一密封层进行研磨处理，以露出所述第一凸块的顶面；或者，对所述初始第一密封层进行激光打孔处理，以形成凹槽，所述凹槽露出所述第一凸块的顶面，剩余的所述初始第一密封层作为所述第一密封层。
10.根据权利要求1所述的半导体结构的制造方法，其特征在于，
采用倒装焊接工艺将所述第一芯片与所述第二芯片进行堆叠和焊接。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，
在所述倒装焊接工艺中，向所述第二芯片施加压力，以将所述第二芯片压合在所述第一芯片上。
12.根据权利要求1所述的半导体结构的制造方法，其特征在于，还包括：在所述基板与所述芯片单元之间黏附第二胶粘层。
13.一种半导体结构，其特征在于，包括：
基板，所述基板上至少具有一个芯片单元；
所述芯片单元包括第一芯片、第二芯片、连接柱、第一密封层和重布线层；
其中，所述第一芯片和所述第二芯片堆叠设置；所述第一芯片的背面朝向所述基板设置，所述第一芯片的正面朝向所述第二芯片的正面；所述第一芯片的正面具有第一凸块，所述第二芯片的正面具有第二凸块，所述第一凸块与所述第二凸块电连接；
所述第一密封层覆盖所述第一芯片的正面和侧壁，并露出所述第一凸块的顶面；
所述重布线层位于所述第一密封层上，并与所述第一凸块和所述第二凸块电连接；
所述连接柱位于所述第一芯片的周侧，并贯穿所述第一密封层，还与所述重布线层和所述基板电连接。
14.根据权利要求13所述的半导体结构，其特征在于，所述芯片单元还包括：第二密封层，所述第二密封层至少覆盖所述第二芯片的正面和侧壁；
所述基板上具有两个芯片单元；两个所述芯片单元分别被定义为下层芯片单元和上层芯片单元，所述上层芯片单元位于所述下层芯片单元上；
所述上层芯片单元的所述连接柱贯穿所述上层芯片单元的所述第一密封层和所述下层芯片单元的所述第二密封层，并与所述下层芯片单元的所述连接柱正对且相连。
15.根据权利要求14所述的半导体结构，其特征在于，
所述连接柱为多个，多个所述连接柱间隔设置，并至少位于所述第一芯片的相对两侧。
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JP4899603B2 (ja) * 2006-04-13 2012-03-21 ソニー株式会社 三次元半導体パッケージ製造方法
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
CN105261611B (zh) * 2015-10-15 2018-06-26 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法

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