KR101404014B1 - 3차원 패키징 모듈 - Google Patents

3차원 패키징 모듈 Download PDF

Info

Publication number
KR101404014B1
KR101404014B1 KR1020120136488A KR20120136488A KR101404014B1 KR 101404014 B1 KR101404014 B1 KR 101404014B1 KR 1020120136488 A KR1020120136488 A KR 1020120136488A KR 20120136488 A KR20120136488 A KR 20120136488A KR 101404014 B1 KR101404014 B1 KR 101404014B1
Authority
KR
South Korea
Prior art keywords
interposer
inductor
circuit board
printed circuit
layer
Prior art date
Application number
KR1020120136488A
Other languages
English (en)
Other versions
KR20140068690A (ko
Inventor
박종철
박세훈
유종인
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020120136488A priority Critical patent/KR101404014B1/ko
Publication of KR20140068690A publication Critical patent/KR20140068690A/ko
Application granted granted Critical
Publication of KR101404014B1 publication Critical patent/KR101404014B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명은 3차원 패키징 모듈에 대하여 개시한다. 본 발명의 일 면에 따른 3차원 패키징 모듈은, 복수의 층으로 구성되며, 상기 복수의 층 중 어느 한 층에서 내장된 인덕터를 포함하는 인터포저, 상기 인터포저의 하부면 상에 형성된 TMV(Through Mold Via)들 사이에 배치되어 상기 인터포저의 하부면에 실장되는 IC 및 상기 인덕터가 내장된 층과 다른 층에서 형성되어 상기 인덕터와 상기 IC를 연결하는 패턴을 포함하는 인터포저 모듈; 및 상기 IC와 연결되는 커패시터가 내장되며, 실장용 패드(PAD)을 포함하는 인쇄회로기판을 포함한다.

Description

3차원 패키징 모듈{Three Dimentional Packaging Module}
본 발명은 전자 부품 배치에 관한 것으로서, 더 구체적으로는 적은 공간에 많은 부품을 실장할 수 있는 3차원 패키징 모듈에 관한 것이다.
최근, 소형화 추세에 발맞추어, 전자 제품은 소형화 및 경량화되면서도 고성능화되고 있다.
이 중에서도, 복수의 반도체 칩들 또는 반도체 패키지들을 하나의 패키지로 구현하여 미세화 및 고집적화하는 반도체 장치 기술이 부각되고 있다.
본 발명은 전술한 바와 같은 기술적 배경에서 안출된 것으로서, 복수의 부품을 다층에 배치할 수 있는 3차원 패키징 모듈을 제공하는 것을 그 목적으로 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 면에 따른 3차원 패키징 모듈은, 복수의 층으로 구성되며, 상기 복수의 층 중 어느 한 층에서 내장된 인덕터를 포함하는 인터포저, 상기 인터포저의 하부면 상에 형성된 TMV(Through Mold Via)들 사이에 배치되어 상기 인터포저의 하부면에 실장되는 IC 및 상기 인덕터가 내장된 층과 다른 층에서 형성되어 상기 인덕터와 상기 IC를 연결하는 패턴을 포함하는 인터포저 모듈 및 상기 IC와 연결되는 커패시터가 내장되며, 실장용 패드(PAD)을 포함하는 인쇄회로기판을 포함하고, 상기 TMV와 상기 실장용 패드는 서로 대응되는 개수와 형상으로 구성되어, 솔더링(Soldering)을 통해서 상호 연결되면, 상기 인덕터 및 상기 커패시터 중 적어도 하나와 상기 IC를 전기적으로 연결하여 상기 IC와 상기 인덕터 및 상기 커패시터를 포함하는 상기 IC의 주변 회로를 하나의 모듈로 구성되는 것을 특징으로 한다. 여기서, 인쇄회로기판은 연결 수단을 더 포함하고, 상기 연결 수단을 통해서 연결되어 상기 IC와 그 주변 회로와 연결되어, 상기 IC의 기능을 사용하는 기기의 인쇄회로기판과 전기적으로 연결될 수 있다.
삭제
또한, 인쇄회로기판은 상기 커패시터가 형성되는 적어도 두 개의 층, 상기 실장용 패드가 형성되는 층, 상기 연결 수단이 형성되는 층, 및 상기 커패시터, 상기 실장용 패드와 상기 연결 수단 중 적어도 두 개를 상호 전기적으로 연결하는 적어도 하나의 층을 포함한다.
한편, 상기 인터포저는 상기 IC가 실장되는 층, 상기 인덕터가 실장되는 층, 및 상기 인덕터와 상기 IC 간을 연결하는 패턴이 형성되는 층을 포함한다.
그리고, 상기 인덕터는, 상기 인터포저의 제작 과정에서 전기적 결함이 시험 되며, 상기 커패시터는, 상기 인쇄회로기판의 제작 과정에서 전기적 결함이 시험 된다.
본 발명에 따르면, 전자기기의 소형화 및 전자부품의 효율적 배치를 제공할 수 있다.
도 1은 본 발명의 3차원 패키징 모듈을 도시한 도면.
도 2는 본 발명의 인덕터가 임베딩(Embedding)된 인터포저를 도시한 도면.
도 3은 본 발명의 커패시터가 임베딩된 인쇄회로기판을 도시한 도면.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이제 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 3차원 패키징 모듈을 도시한 도면이며, 도 2는 본 발명의 실시예에 따른 인덕터가 임베딩(Embedding)된 인터포저를 도시한 도면이며, 도 3은 본 발명의 실시예에 따른 커패시터가 임베딩된 인쇄회로기판을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 3차원 패키징 모듈(10)은 인터포저 모듈(100) 및 인쇄회로기판(200)을 포함한다.
인터포저 모듈(100)은 인덕터(111)가 실장된 인터포저(110), IC(120), 몰딩수지 관통비아(140, Through Mold Via: TMV) 및 볼 범퍼(130)를 포함한다.
인터포저 모듈(100)은 IC 실장을 위한 층, 인덕터 배치를 위한 층과 인덕터 배선을 위한 층을 포함하는 적어도 3개의 층으로 구성된다.
인터포저(110)는 인덕터(111), TSV(Through Silicon Via)(113) 및 패턴(112)을 포함한다.
인터포저(110)의 상층 또는 하층(Top or Bottom Layer)에는 GPS 모듈이나, 블루투스(Bluetooth) 모듈 등을 포함하는 IC(120)가 실장 된다. 여기서, IC(120)는 다양한 종류의 통합 회로일 수 있으나, 도 1에서는 GPS 모듈 및 블루투스 모듈이 실장된 경우를 예로 들어 도시하였다.
TSV(113) 및 패턴(112)은 인터포저(200)에 실장된 IC(120)의 핀을 재배열하고, IC(120)와 인덕터(111) 및 볼 범퍼(130)를 전기적으로 연결한다. 여기서, 패턴(112)은 인터포저(200)의 복수의 층에 형성되어, IC(120)와 인덕터(111), IC(120) 및 인덕터(111) 중 하나와 TMV(140)를 연결한다.
도 2와 같이, 인덕터(111)는 인터포저(200)의 복수의 층에서, IC(120)가 실장된 층과 다른 층 예컨대, 내층, 상층, 또는 하층에 패턴 형태로 임베딩(Embedding)된다.
여기서, 인덕터(111)는 인터포저(200)에 실장된 IC(120)와 연결되며, 인터포저(200)는 실리콘 재질로 구현되어, 용이하게 인덕터를 내장할 수 있다.
볼 범퍼(130)는 인터포저(200)에 형성된 패턴(112)과 인쇄회로기판(200)의 형성된 패턴을 연결한다. 이때, 볼 범퍼(130)는 TMV(140)를 통해 인터포저(200)의 패턴과 연결될 수 있다. 또한, 볼 범퍼(130)는 적어도 인터포저(200)의 패턴에서 인쇄회로기판(200)과 연결되는 패턴의 종류에 대응되는 개수만큼 구비된다.
인쇄회로기판(200)은 인터포저 실장용 패드(220) 및 내장형 커패시터(210)를 포함한다.
인쇄회로기판(200)은 내장형 커패시터(210)가 형성되는 적어도 두 개의 층, 인터포저 실장용 패드(220)가 구비되는 적어도 하나의 층, 및 패턴 라우팅을 위한 적어도 하나의 층을 포함한다. 도 1에서는 인쇄회로기판(200)이 인터포저 실장용 패드가 구비된 상층(Top), 서브 보드와 연결되는 하층(Bottom), 패턴 라우팅을 위한 네 개의 층(Sig1~4) 및 커패시터가 형성되는 두 개의 층(Cav1, Cav2)을 포함하는 경우를 예로 들어 도시하였다. 여기서, 서브 보드는 인터포저(200) 및 인쇄회로기판(200)에 실장된 IC(120) 및 그 주변 회로(인덕터 및 커패시터)를 해당 IC의 기능을 사용하는 기기(예컨대, 스마트폰 등)의 인쇄회로기판일 수 있다.
인터포저 실장용 패드(220)는 인쇄회로기판(200)의 상층 또는 하층에 형성되어, 인터포저(200)의 볼 범퍼(130)들과 전기적으로 연결된다. 이때, 인터포저 실장용 패드(220)는 인쇄회로기판(200) 내 커패시터(210)와 전기적으로 연결될 수 있다. 여기서, 인터포저 실장용 패드(220)는 인터포저(200)의 볼 범퍼(130)의 개수, 형상 및 위치에 대응되도록 구성됨은 물론이다.
인쇄회로기판(200)의 내층(Cav1, Cav2)에는 내장형 커패시터(210)가 내장된다.
도 1 및 도 3에 도시된 바와 같이, 내장형 커패시터(210)는 인쇄회로기판(200)의 내층 2개 층에 복수 개 임베딩되어, 인터포저(200)의 패턴(112)과 전기적으로 연결된다. 도 3은 인쇄회로기판(200)의 Sig3 층의 패턴이며, 점선 처리된 네모들이 내장형 커패시터(210)의 패드들이다.
한편, 인터포저(200)는 인터포저의 제작 과정에서 전기적 결함(즉, Open&Short)이 시험 되며, 커패시터(210)는 인쇄회로기판(200)의 제작 과정에서 전기적 결함이 시험 된다.
전술한 바와 같이 구성된, 3차원 패키징 모듈(10)은 인터포저(200) 및 인쇄회로기판(200)에 실장된 IC(120)의 기능을 사용하는 기기(예컨대, 스마트폰 등)의 인쇄회로기판(도 1의 서브 보드)에 실장된다. 따라서, 본 발명의 실시예에 따른 3차원 패키징 모듈은 IC의 기능을 사용하는 기기의 인쇄회로기판의 적은 공간에 IC와 그 주변 회로를 구성할 수 있도록 지원한다.
인쇄회로기판(200)은 인터포저(200)가 실장 되지 않는 상층 또는 하층에, 기기의 인쇄회로기판과 연결되는 연결 수단(230)을 더 포함한다. 따라서, SMT 공정을 통해서 연결 수단(230)을 기기의 인쇄회로기판에 솔더링하여 IC의 기능을 사용할 수 있다.
이와 같이, 본 발명의 실시예는 IC 및 IC와 연결될 인덕터를 각기 인터포저에 형성하고, IC와 연결되는 커패시터를 인쇄회로기판 내부에 실장할 수 있어, IC 및 그 주변회로의 실장 공간을 줄일 수 있고, IC와 인덕터 또는 커패시터 간의 패턴 길이를 줄일 수 있어, 라우팅에 의한 잡음을 줄일 수 있고 RF 성능을 향상시킬 수 있다.
뿐만 아니라, 본 발명의 실시예는 인터포저를 제조하는 업체에서는 인덕터가 내장된 인터포저를 제조 및 성능 확인하고, 인쇄회로기판을 제조하는 업체에서는 커패시터가 내장된 인쇄회로기판을 제조 및 성능 확인한 후 솔더링 공정을 통해서 이들을 전기적으로 연결하므로, 각기 전문가 공정을 수행하여 3차원 패키징 모듈을 생산하므로, 불량률을 줄일 수 있으며, 공정 편의성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 각 전문가 공정에서 하나의 장비를 사용하여 인덕터와 커패시터의 불량 여부를 테스트하므로, 테스트 편의성을 향상시킬 수 있으며, 동일 종류의 부품들을 각기 다른 공정의 기판에 배치함에 따라 불량 확률을 줄일 수 있다.
더 나아가, 본 발명의 실시예는 인덕터와 커패시터를 하나의 3차원 모듈로 구현함에 따라 안정된 성능을 보장할 수 있으며, 3차원 패키징 모듈을 적용하는 업체는 해당 제품의 성능을 그대로 실장하여 사용하면 되므로, 엔지니어의 편의성을 높일 수 있다.
이상, 본 발명의 구성에 대하여 첨부 도면을 참조하여 상세히 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형과 변경이 가능함은 물론이다. 따라서 본 발명의 보호 범위는 전술한 실시예에 국한되어서는 아니되며 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.

Claims (6)

  1. 복수의 층으로 구성되며, 상기 복수의 층 중 어느 한 층에서 내장된 인덕터를 포함하는 인터포저, 상기 인터포저의 하부면 상에 형성된 TMV(Through Mold Via)들 사이에 배치되어 상기 인터포저의 하부면에 실장되는 IC 및 상기 인덕터가 내장된 층과 다른 층에서 형성되어 상기 인덕터와 상기 IC를 연결하는 패턴을 포함하는 인터포저 모듈; 및
    상기 IC와 연결되는 커패시터가 내장되며, 실장용 패드(PAD)을 포함하는 인쇄회로기판을 포함하고,
    상기 TMV와 상기 실장용 패드는 서로 대응되는 개수와 형상으로 구성되어, 솔더링(Soldering)을 통해서 상호 연결되면, 상기 인덕터 및 상기 커패시터 중 적어도 하나와 상기 IC를 전기적으로 연결하여 상기 IC와 상기 인덕터 및 상기 커패시터를 포함하는 상기 IC의 주변 회로를 하나의 모듈로 구성하는 3차원 패키징 모듈.
  2. 제1항에 있어서, 상기 인쇄회로기판은,
    연결 수단을 더 포함하고, 상기 연결 수단을 통해서 연결되어 상기 IC와 그 주변 회로와 연결되어, 상기 IC의 기능을 사용하는 기기의 인쇄회로기판과 전기적으로 연결되는 것인 3차원 패키징 모듈.
  3. 제2항에 있어서, 상기 인쇄회로기판은,
    상기 커패시터가 형성되는 적어도 두 개의 층, 상기 실장용 패드가 형성되는 층, 상기 연결 수단이 형성되는 층, 및 상기 커패시터, 상기 실장용 패드와 상기 연결 수단 중 적어도 두 개를 상호 전기적으로 연결하는 적어도 하나의 층을 포함하는 것인 3차원 패키징 모듈.
  4. 삭제
  5. 제1항에 있어서, 상기 연결 부재는,
    볼 범퍼(BGA; Ball Grid Array)를 포함하는 것인 3차원 패키징 모듈.
  6. 제1항에 있어서, 상기 인덕터는, 상기 인터포저의 제작 과정에서 전기적 결함이 시험되며,
    상기 커패시터는, 상기 인쇄회로기판의 제작 과정에서 전기적 결함이 시험되는 것인 3차원 패키징 모듈.
KR1020120136488A 2012-11-28 2012-11-28 3차원 패키징 모듈 KR101404014B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120136488A KR101404014B1 (ko) 2012-11-28 2012-11-28 3차원 패키징 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120136488A KR101404014B1 (ko) 2012-11-28 2012-11-28 3차원 패키징 모듈

Publications (2)

Publication Number Publication Date
KR20140068690A KR20140068690A (ko) 2014-06-09
KR101404014B1 true KR101404014B1 (ko) 2014-06-27

Family

ID=51124388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120136488A KR101404014B1 (ko) 2012-11-28 2012-11-28 3차원 패키징 모듈

Country Status (1)

Country Link
KR (1) KR101404014B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160104322A (ko) * 2015-02-26 2016-09-05 엘지이노텍 주식회사 인터포저 패키지 및 이를 구비하는 전자 모듈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010067231A (ko) * 1999-09-27 2001-07-12 니시무로 타이죠 인터포저를 포함하는 반도체 집적 회로 장치 및 그 제조방법
JP2005252040A (ja) 2004-03-05 2005-09-15 Sony Corp 光電変換装置、インターポーザ、及び光情報処理装置
KR20070048802A (ko) * 2004-10-21 2007-05-09 인텔 코오퍼레이션 수동 소자 구조
KR20120094712A (ko) * 2011-02-17 2012-08-27 삼성전자주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010067231A (ko) * 1999-09-27 2001-07-12 니시무로 타이죠 인터포저를 포함하는 반도체 집적 회로 장치 및 그 제조방법
JP2005252040A (ja) 2004-03-05 2005-09-15 Sony Corp 光電変換装置、インターポーザ、及び光情報処理装置
KR20070048802A (ko) * 2004-10-21 2007-05-09 인텔 코오퍼레이션 수동 소자 구조
KR20120094712A (ko) * 2011-02-17 2012-08-27 삼성전자주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20140068690A (ko) 2014-06-09

Similar Documents

Publication Publication Date Title
US8120024B2 (en) Semiconductor package having test pads on top and bottom substrate surfaces and method of testing same
US9466550B2 (en) Electronic device with redistribution layer and stiffeners and related methods
US20170064837A1 (en) Integrated circuit (ic) module comprising an integrated circuit (ic) package and an interposer with embedded passive components
KR101145041B1 (ko) 반도체칩 패키지, 반도체 모듈 및 그 제조 방법
JP4934022B2 (ja) モジュール基板
WO2013107305A1 (zh) 集成模块、集成系统板和电子设备
US7994643B2 (en) Stack package, a method of manufacturing the stack package, and a digital device having the stack package
US20100025682A1 (en) Interface device for wireless testing, semiconductor device and semiconductor package including the same, and method for wirelessly testing using the same
US20050002167A1 (en) Microelectronic package
KR102028794B1 (ko) 초박형 및 기타 로우-z 제품을 가능하게 하는 랜드사이드 보강 캐패시터
EP2962535B1 (en) Package substrate with testing pads on fine pitch traces
US11502010B2 (en) Module installation on printed circuit boards with embedded trace technology
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
KR101404014B1 (ko) 3차원 패키징 모듈
US7858402B2 (en) Integrated circuit package having reversible ESD protection
US8278145B2 (en) Method for packaging semiconductor device
US9627224B2 (en) Semiconductor device with sloped sidewall and related methods
KR20180111840A (ko) 집적 회로(ic) 패키지들 사이의 플렉시블 커넥터를 포함하는 통합 디바이스
KR20160065061A (ko) Ic 패키징을 위한 실리콘 스페이스 트랜스포머
US7420206B2 (en) Interposer, semiconductor chip mounted sub-board, and semiconductor package
KR101476772B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
US20120025376A1 (en) Ball grid array package
KR20090049409A (ko) 패키지 모듈
US7064421B2 (en) Wire bonding package
KR20150014282A (ko) 반도체 칩 패키지 모듈 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171226

Year of fee payment: 4

R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 5