CN110047530A - 具有时钟共享的半导体封装件 - Google Patents

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Abstract

提供了一种具有时钟共享的半导体封装件，该半导体封装件适用于具有低功耗特性的电子系统。该半导体封装件包括：下封装件，包括下封装基底和安装在下封装基底上的存储器控制器；上封装件，堆叠在下封装件上，并包括上封装基底和安装在上封装基底上的存储器装置；以及多个竖直互连件，将下封装件电连接到上封装件。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。

Description

具有时钟共享的半导体封装件
本申请要求于2018年1月17日在韩国知识产权局提交的第10-2018-0006266号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及半导体封装件，更具体地，涉及适用于具有低功耗特性的电子系统的半导体封装件。
背景技术
诸如低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM)的移动导向(mobile-oriented)的半导体存储器装置主要用于移动电子装置(例如，智能电话、平板PC和/或超级本)中。随着移动操作系统(OS)的容量增大以支持移动电子装置上的多重任务处理，期望具有低功耗特性和高操作性能的移动电子装置。
当应用处理器(AP)作为多核之一安装在移动电子装置上时，诸如LPDDR SDRAM的半导体存储器装置可以用作用于AP的工作存储器。LPDDR SDRAM可以在写入操作模式或读取操作模式下接收从AP提供的系统时钟信号和数据时钟信号。系统时钟信号是与为了执行数据输入/输出操作而应用的命令或地址的传输速率相关的时钟信号，数据时钟信号是与多条数据的输入/输出速率相关的时钟信号。数据时钟信号可以比系统时钟信号快。
发明内容
发明构思提供了适用于具有低功耗特性的电子系统的半导体封装件。
根据发明构思的一方面，一种半导体封装件包括：下封装件，包括下封装基底和位于下封装基底上的存储器控制器；上封装件，堆叠在下封装件上，并包括上封装基底和位于上封装基底上的存储器装置；以及多个竖直互连件，将下封装件电连接到上封装件。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
根据发明构思的另一方面，一种半导体封装件包括：下封装件，包括下封装基底和位于下封装基底中的存储器控制器；上封装件，包括上封装基底和位于上封装基底上的存储器装置；以及上再分布中介层，与下封装件的上表面相邻，并将存储器控制器的连接端子电连接到存储器装置的连接端子。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
根据发明构思的另一方面，一种半导体封装件包括：中介层；存储器控制器，位于中介层上；以及存储器装置，在与存储器控制器平行的方向上位于中介层上。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解发明构思的示例实施例，在附图中：
图1是根据发明构思的示例实施例的存储器系统的框图；
图2是示出图1的存储器系统的一部分的详细框图；
图3是根据发明构思的示例实施例的存储器系统的框图；
图4是示出图3的存储器系统的一部分的详细框图；
图5A和图5B是根据发明构思的示例实施例的包括存储器系统的层叠封装(PoP)半导体封装件的剖视图；
图6A、图6B和图6C是根据发明构思的示例实施例的包括存储器系统的PoP半导体封装件的剖视图；
图7A和图7B是示出根据发明构思的示例实施例的包括存储器系统的半导体封装件的概念图；
图8是根据发明构思的示例实施例的存储器系统的框图；
图9是示出图8的存储器系统的一部分的详细框图；
图10和图11是示出根据发明构思的示例实施例的存储器系统的框图；
图12和图13是示出根据发明构思的示例实施例的存储器系统的框图；以及
图14是示出发明构思应用于移动电子装置的应用示例的框图。
具体实施方式
图1是根据发明构思的示例实施例的存储器系统100的框图。
参照图1，存储器系统100可以包括存储器控制器110和存储器装置120。存储器系统100可以以个人计算机(PC)或移动电子装置实现。移动电子装置可以是例如膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静态照相机、数字视频照相机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持游戏控制台、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联(IoE)装置或无人机。
存储器控制器110可以使用例如集成电路(IC)、芯片上系统(SoC)、应用处理器(AP)、移动AP、芯片组或一组芯片来实现。在一些示例实施例中，存储器控制器110可以包括随机存取存储器(RAM)、中央处理单元(CPU)、图形处理单元(GPU)和/或调制解调器。在一些示例实施例中，存储器控制器110可以执行调制解调器和AP的功能。
存储器装置120可以使用例如易失性存储器装置来实现。易失性存储器装置可以使用RAM、动态RAM(DRAM)或静态RAM(SRAM)来实现，但不限于此。作为示例，存储器装置120可以使用宽输入/输出(I/O)DRAM、低功率双倍数据速率(LPDDR)DRAM等实现。
当电源中断时，易失性存储器装置丢失存储的数据。相反，诸如磁性随机存取存储器(MRAM)的非易失性存储器装置即使在电源中断之后也可以保留存储的数据。因此，为了防止由于电源故障或电源切断而导致的数据丢失，可以使用非易失性存储器装置。例如，在自旋转移矩MRAM(STT-MRAM)构成存储器装置的情况下，这种存储器装置可以具有非易失性性能以及相对快的响应时间。STT-MRAM单元可以包括磁性隧道结(MTJ)元件和选择晶体管。MTJ元件可以基本上包括两个磁性层(例如，固定层和自由层)以及磁性层之间的隧道层。固定层的磁化方向可以是固定的，自由层的磁化方向可以根据条件与固定层的磁化方向相同或相反。
根据示例实施例，存储器装置120可以使用非易失性存储器装置来实现。作为示例，存储器装置120可以是电可擦除可编程只读存储器(EEPROM)、闪存、MRAM、STT-MRAM、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置、绝缘体电阻变化存储器等。
存储器控制器110可以控制存储器装置120读取存储在存储器装置120中的数据或者将数据写入存储器装置120。存储器控制器110可以通过向存储器装置120提供命令和地址来控制对存储器装置120的写入操作或读取操作。此外，用于写入操作和读取操作的数据可以在存储器控制器110与存储器装置120之间发送和接收。
存储器控制器110可以包括用于生成控制数据输入/输出的多个数据时钟信号对(即，第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1)的数据时钟生成器111，并且可以将由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1通过第一信号线131至第四信号线134施加到存储器装置120。第一数据时钟信号对WCK0和WCKB0可以以具有互补相位的差分信号的形式配置，第二数据时钟信号对WCK1和WCKB1也可以以具有互补相位的差分信号的形式配置。
存储器控制器110可以通过第一端口C1和第二端口C2将第一数据时钟信号对WCK0和WCKB0发送到第一信号线131和第二信号线132。存储器装置120可以通过第一端口M1和第二端口M2接收发送到第一信号线131和第二信号线132的第一数据时钟信号对WCK0和WCKB0。存储器装置120可以通过第一数据总线135从存储器控制器110接收与第一数据时钟信号对WCK0和WCKB0同步的第一数据组DQ[0:7]。存储器装置120可以以第一数据时钟信号对WCK0和WCKB0的操作速度将接收的第一数据组DQ[0:7]存储在存储器单元阵列121的存储器单元中。
存储器控制器110可以通过第三端口C3和第四端口C4将第二数据时钟信号对WCK1和WCKB1发送到第三信号线133和第四信号线134。存储器装置120可以通过第三端口M3和第四端口M4接收发送到第三信号线133和第四信号线134的第二数据时钟信号对WCK1和WCKB1。存储器装置120可以通过第二数据总线136从存储器控制器110接收与第二数据时钟信号对WCK1和WCKB1同步的第二数据组DQ[8:15]。存储器装置120可以以第二数据时钟信号对WCK1和WCKB1的操作速度将接收的第二数据组DQ[8:15]存储在存储器单元阵列121的存储器单元中。
尽管已经描述了第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1以字节为单位控制数据(包括第一数据组DQ[0:7]和第二数据组DQ[8:15])的输入和输出的示例，但是发明构思不限于此。就存储器控制器110与存储器装置120之间的数据接口而言，第一数据组DQ[0:7]和第二数据组DQ[8:15]可以构成一个通道。该通道可以表示独立数据接口。尽管在本示例实施例中已经描述了将第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1提供给一个通道的示例，但是发明构思不限于此。
图2是示出图1的存储器系统100的一部分的详细框图。
结合图1参照图2，存储器控制器110可以包括第一发送器212和第二发送器214。第一发送器212可以将由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0输出到存储器控制器110的第一端口C1和第二端口C2。第二发送器214可以将由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1输出到存储器控制器110的第三端口C3和第四端口C4。
第一信号线131至第四信号线134在存储器控制器110的第一端口C1至第四端口C4与存储器装置120的第一端口M1至第四端口M4之间提供路径(routed)。输出到存储器控制器110的第一端口C1和第二端口C2的第一数据时钟信号对WCK0和WCKB0可以经由第一信号线131和第二信号线132输入到存储器装置120的第一端口M1和第二端口M2。输出到存储器控制器110的第三端口C3和第四端口C4的第二数据时钟信号对WCK1和WCKB1可以经由第三信号线133和第四信号线134输入到存储器装置120的第三端口M3和第四端口M4。
存储器装置120可以包括用于接收第一数据时钟信号对WCK0和WCKB0的第一接收器222以及用于接收第二数据时钟信号对WCK1和WCKB1的第二接收器224。第一接收器222可以接收输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0，第二接收器224可以接收输入到存储器装置120的第三端口M3和第四端口M4的第二数据时钟信号对WCK1和WCKB1。
存储器装置120可以经由第一数据总线135从存储器控制器110接收第一数据组DQ[0:7]，所述第一数据组DQ[0:7]与输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0同步。存储器装置120可以经由第二数据总线136从存储器控制器110接收第二数据组DQ[8:15]，所述第二数据组DQ[8:15]与输入到存储器装置120的第三端口M3和第四端口M4的第二数据时钟信号对WCK1和WCKB1同步。
在存储器装置120中，第一数据组DQ[0:7]可以以第一数据时钟信号对WCK0和WCKB0的操作速度存储在存储器单元阵列121的存储器单元中，第二数据组DQ[8:15]可以以第二数据时钟信号对WCK1和WCKB1的操作速度存储在存储器单元阵列121的存储器单元中。在第一数据组DQ[0:7]和第二数据组DQ[8:15]被包括在一个通道中的情况下，第一数据时钟信号对WCK0和WCKB0的操作速度可以与第二数据时钟信号对WCK1和WCKB1的操作速度相同或基本相似。作为示例，第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1都可以具有1.6GHz、3.2GHz或6.4GHz的时钟频率。
当第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1的时钟频率增大时，由于钟控(clocking)引起的电流消耗会在分别发送第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1的第一发送器212和第二发送器214中增大。此外，由于钟控引起的电流消耗会在分别接收第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1的第一接收器222和第二接收器224中增大。电流消耗会增大存储器控制器110和存储器装置120中消耗的功率，因此，会增大存储器系统100的功耗。
在存储器装置120中，对于时钟共享，如果存储器装置120接收第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1中的一者以对第一数据组DQ[0:7]和第二数据组DQ[8:15]执行写入操作，则存储器控制器110的第一发送器212和第二发送器214中的一个可以不需要钟控。作为示例，当第二发送器214未被钟控时，第二发送器214的非钟控操作可以减少存储器控制器110的电流消耗，从而减少存储器系统100的功耗。作为另一示例，当第一发送器212未被钟控时，第一发送器212的非时钟操作可以减少存储器控制器110的电流消耗，从而减少存储器系统100的功耗。此外，对于时钟共享，当第一数据时钟信号对WCK0和WCKB1被存储器装置120接收时，半导体封装件的分配给非钟控的第二数据时钟信号对WCK1和WCKB1的信号布线空间可以用于第一数据组DQ[0:7]和第二数据组DQ[8:15]的信号布线，因此，可以加宽数据信号布线之间的空间。因此，可以改善第一数据组DQ[0:7]和第二数据组DQ[8:15]的信号完整性。
图3是根据发明构思的示例实施例的存储器系统300的框图。图3的存储器系统300与图1的存储器系统100的不同之处在于：连接在存储器控制器110的第一端口C1至第四端口C4与存储器装置120的第一端口M1至第四端口M4之间的第一信号线331和第二信号线332的路径(routing)与存储器系统100中的路径不同，并且控制电路310被添加到存储器控制器110，存储器系统300的剩余部分与存储器系统100的剩余部分相同或基本相似。在下文中，将主要描述与图1的差异。
参照图3，存储器控制器110可以分别通过第一端口C1和第二端口C2将第一数据时钟信号对WCK0和WCKB0发送到第一信号线331和第二信号线332。存储器装置120可以通过第一端口M1至第四端口M4接收经由第一信号线331和第二信号线332发送的第一数据时钟信号对WCK0和WCKB0。
在存储器控制器110中，数据时钟生成器111可以生成第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1，以控制数据输入操作和数据输出操作。由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0通过第一端口C1和第二端口C2输出到第一信号线331和第二信号线332，但是第二数据时钟信号对WCK1和WCKB1不输出到第三端口C3和第四端口C4。存储器控制器110可以通过使用控制电路310控制第二数据时钟信号对WCK1和WCKB1不输出到存储器控制器110的第三端口C3和第四端口C4。
存储器装置120可以经由第一数据总线135从存储器控制器110接收第一数据组DQ[0:7]，所述第一数据组DQ[0:7]与输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0同步。存储器装置120可以经由第二数据总线136从存储器控制器110接收第二数据组DQ[8:15]，所述第二数据组DQ[8:15]与输入到存储器装置120的第三端口M3和第四端口M4的第一数据时钟信号对WCK0和WCKB0同步。
图4是示出图3的存储器系统300的一部分的详细框图。
结合图3参照图4，存储器控制器110可以包括第一发送器212和第二发送器214。第一发送器212可以向存储器控制器110的第一端口C1和第二端口C2输出由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0。第二发送器214可以响应于从控制电路310提供的控制信号DISABLE被禁用。因此，由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1不输出到存储器控制器110的第三端口C3和第四端口C4。
第一信号线331和第二信号线332在存储器控制器110的第一端口C1和第二端口C2与存储器装置120的第一端口M1至第四端口M4之间提供路径。输出到存储器控制器110的第一端口C1和第二端口C2的第一数据时钟信号对WCK0和WCKB0可以通过第一信号线331和第二信号线332输入到存储器装置120的第一端口M1和第二端口M2以及第三端口M3和第四端口M4。
存储器装置120可以包括第一接收器222和第二接收器224。第一接收器222可以接收输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0，第二接收器224可以接收输入到存储器装置120的第三端口M3和第四端口M4的第一数据时钟信号对WCK0和WCKB0。第一接收器222可以将接收的第一数据时钟信号对WCK0和WCKB0作为与第一数据组DQ[0:7]相关联的第一数据时钟信号对WCK0和WCKB0提供给存储器装置120的内部。第二接收器224可以将接收的第一数据时钟信号对WCK0和WCKB0作为与第二数据组DQ[8:15]相关联的第二数据时钟信号对WCK1和WCKB1提供给存储器装置120的内部。
存储器装置120可以经由第一总线135从存储器控制器110接收第一数据组DQ[0:7]，所述第一数据组DQ[0:7]与输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0同步。存储器装置120可以经由第二数据总线136从存储器控制器110接收第二数据组DQ[8:15]，所述第二数据组DQ[8:15]与输入到存储器装置120的第三端口M3和第四端口M4的第一数据时钟信号对WCK0和WCKB0同步。由存储器装置120接收的第一数据组DQ[0:7]可以以第一数据时钟信号对WCK0和WCKB0的操作速度存储在存储器单元阵列121的存储器单元中，第二数据组DQ[8:15]可以以第二数据时钟信号对WCK1和WCKB1的操作速度存储在存储器单元阵列121的存储器单元中。
在存储器装置120中，可以根据第一数据时钟信号对WCK0和WCKB0接收第一数据组DQ[0:7]，然后根据第一数据时钟信号对WCK0和WCKB0将第一数据组DQ[0:7]存储在存储器单元阵列121的存储器单元中。可以根据第一数据时钟信号对WCK0和WCKB0接收第二数据组DQ[8:15]，然后根据第二数据时钟信号对WCK1和WCKB1将第二数据组DQ[8:15]存储在存储器单元阵列121的存储器单元中。
随着存储器装置120的操作频率增大，数据与数据选通信号之间的时序裕度(timing margin)变紧。此外，从存储器控制器110的第一端口C1和第二端口C2至存储器装置120的第一端口M1和第二端口M2的长度不等于从存储器控制器110的第一端口C1和第二端口C2至存储器装置120的第三端口M3和第四端口M4的长度，并且第一端口M1和第二端口M2的输入电容与第三端口M3和第四端口M4的输入电容不同，因此，当第一数据时钟信号对WCK0和WCKB0通过第一信号线331和第二信号线332传输时，会发生偏斜。因此，从连接到存储器装置120的第一端口M1和第二端口M2的第一接收器222输出的第一数据时钟信号对WCK0和WCKB0与从连接到存储器装置120的第三端口M3和第四端口M4的第二接收器224输出的第二数据时钟信号对WCK1和WCKB1会具有偏斜。该偏斜会由于在用于第一数据组DQ[0:7]或第二数据组DQ[8:15]的写入操作中缺少时序裕度而导致故障。
考虑到由传输第一数据时钟信号对WCK0和WCKB0的第一信号线331和第二信号线332导致的偏斜，存储器110可以控制第一数据组DQ[0:7]和/或第二数据组DQ[8:15]的发送，使得发送到第一数据总线135的第一数据组DQ[0:7]和发送到第二数据总线136的第二数据组DQ[8:15]与第一数据时钟信号对WCK0和WCKB0同步。
作为示例，存储器控制器110可以通过使用控制电路310选择性地延迟第一数据组DQ[0:7]的发送时间点和/或第二数据组DQ[8:15]的发送时间点。当确定用于第一数据组DQ[0:7]和第二数据组DQ[8:15]的写入操作中的时序裕度足够时，即使由传输第一数据时钟信号对WCK0和WCKB0的第一信号线331和第二信号线332导致偏斜，存储器控制器110的控制电路310也可以将第一数据组DQ[0:7]的发送时间点控制为与第二数据组DQ[8:15]的发送时间点相同。
图5A和图5B是根据发明构思的示例实施例的包括存储器系统的层叠封装(PoP)半导体封装件500a和500b的剖视图。图5A和图5B的PoP半导体封装件500a和500b可以包括图3的存储器系统300。
参照图5A，PoP半导体封装件500a可以包括下封装件500B和上封装件500T。下封装件500B可以包括安装在下封装基底510上的存储器控制器110。存储器控制器110可以通过导电凸块511安装在下封装基底510上。无铅的锡基焊球可以用作导电凸块511。存储器控制器110可以由封装材料512封装。封装材料512可以是例如环氧模塑料(EMC)。
多个竖直互连件540可以布置在存储器控制器110周围。多个竖直互连件540可以延伸通过封装材料512。多个竖直互连件540可以指能够将下封装件500B电连接上封装件500T的导体，下封装件500B与上封装件500T竖直地堆叠。在一些示例实施例中，多个竖直互连件540可以是焊料凸块或导电塞。
上封装件500T可以包括安装在上封装基底520上的存储器装置120。存储器装置120可以通过键合布线530a和530b电连接到上封装基底520。存储器装置120可以由封装材料522封装。封装材料522可以是例如环氧模塑料。
如上面参照图3所述，输出到存储器控制器110的第一端口C1和第二端口C2的第一数据时钟信号对WCK0和WCKB0可以通过第一信号线331和第二信号线332输入到存储器装置120的第一端口M1和第二端口M2以及第三端口M3和第四端口M4。构成第一数据时钟信号对WCK0和WCKB0的第一数据时钟信号WCK0和第一互补数据时钟信号WCKB0是具有互补相位的差分信号。在本示例实施例中，为了便于描述，将仅描述传输第一数据时钟信号WCK0的第一信号线331。传输第一数据时钟信号WCK0的第一信号线331的描述可以等同地应用于传输第一互补数据时钟信号WCKB0的第二信号线332。
下封装件500B的存储器控制器110可以通过导电凸块511输出第一数据时钟信号WCK0。导电凸块511可以对应于图3中的存储器控制器110的第一端口C1。导电凸块511可以通过形成在下封装基底510中的第一布线514电连接到第一竖直互连件540a和第二竖直互连件540b。第一竖直互连件540a和第二竖直互连件540b可以分别通过形成在上封装基底520中的第二布线524a和524b电连接到第一键合布线530a和第二键合布线530b。第二布线524a和524b可以形成在上封装基底520中和/或上封装基底520的表面上。第一键合布线530a和第二键合布线530b可以电连接到存储器装置120的第一垫(pad，或称为“焊盘”或“焊垫”)550a和第二垫550b。存储器装置120的第一垫550a可以对应于图3中的第一端口M1，存储器装置120的第二垫550b可以对应于图3中的第三端口M3。
结合图3，在PoP半导体封装件500a中，从存储器控制器110的第一端口C1输出的第一数据时钟信号WCK0可以在形成在下封装基底510中的第一布线514处分支。在第一布线514处分支的第一数据时钟信号WCK0可以通过包括第一竖直互连件540a、第二布线524a和第一键合布线530a的第一信号线331提供给存储器装置120的第一端口M1，并且可以通过包括第二竖直互连件540b、第二布线524b和第二键合布线530b的第一信号线331提供给存储器装置120的第三端口M3。
参照图5B，PoP半导体封装件500b与图5A的PoP半导体封装件500a的不同之处在于：从存储器控制器110输出的第一数据时钟信号WCK0在形成在上封装基底520中的第二布线524处分支并提供给存储器装置120，PoP半导体封装件500b的剩余部分与PoP半导体封装件500a的剩余部分相同或基本相似。在下文中，将主要描述与图5A的差异。
下封装件500B的存储器控制器110可以通过导电凸块511输出第一数据时钟信号WCK0。导电凸块511可以通过形成在下封装基底510中的第一布线514电连接到竖直互连件540。竖直互连件540可以通过形成在上封装基底520中的第二布线524电连接到第一键合布线530a和第二键合布线530b。第一键合布线530a和第二键合布线530b可以电连接到存储器装置120的第一垫550a和第二垫550b。
结合图3，在PoP半导体封装件500b中，从存储器控制器110的第一端口C1输出的第一数据时钟信号WCK0可以经由竖直互连件540和形成在下封装基底510中的第一布线514传输到形成在上封装基底520中的第二布线524，可以在第二布线524处分支，并且可以提供给存储器装置120。在第二布线524处分支的第一数据时钟信号WCK0可以通过第一键合布线530a提供给存储器装置120的第一端口M1，并且通过第二键合布线530b提供给存储器装置120的第三端口M3。
图6A、图6B和图6C是根据发明构思的示例实施例的包括存储器系统的PoP半导体封装件600a、600b和600c的剖视图。图6A、图6B和图6C的PoP半导体封装件600a、600b和600c可以包括图3的存储器系统300。
参照图6A，PoP半导体封装件600a可以包括上封装件600T和下封装件600B。
上封装件600T可以包括安装在上封装基底620上的存储器装置120。存储器装置120可以通过第一键合布线630a和第二键合布线630b电连接到上封装基底620。存储器装置120可以由封装材料622封装。
下封装件600B可以包括嵌入在下封装基底610中的存储器控制器110。下封装件600B可以具有与下封装基底610的上表面相邻的上再分布中介层614以及与下封装基底610的下表面相邻的下再分布中介层612。上再分布中介层614和下再分布中介层612可以被构造为将存储器控制器110的连接端子611a和611b电连接到上封装件600T和/或外部装置。
在图6A中，上再分布中介层614和下再分布中介层612中的每个包括一个层。然而，上再分布中介层614和下再分布中介层612中的每个可以包括多个层。上再分布中介层614可以被称为上再分布层，下再分布中介层612可以被称为下再分布层。随着半导体芯片变得高度集成，印刷电路板经常不能容纳半导体芯片的高集成密度。为了解决该问题，可以使用中介层位于半导体芯片与封装基底之间的封装结构。使用硅基底的中介层对于微机械加工是有利的，但是难以制造且是昂贵的。因此，可以使用相对便宜的再分布中介层。上再分布中介层614和下再分布中介层612可以通过使用沉积形成钝化层(其是绝缘体)并通过图案化或电镀形成导体布线来获得。
在下封装基底610中，用于将上再分布中介层614的端子连接到下再分布中介层612的端子的通孔结构可以被设置为竖直互连件640。尽管竖直互连件640(例如，通孔结构)在图6A中示出为具有柱形状，但是竖直互连件640可以具有锥形形状，或者可以具有两层(tier)或更多层(tier)的组合。上再分布中介层614的端子可以连接到用于与上封装件600T连接的连接端子662，下再分布中介层612的端子可以连接到用于与外部装置连接的连接端子660。
下封装件600B的存储器控制器110可以通过连接端子611a输出第一数据时钟信号WCK0。连接端子611a可以对应于存储器控制器110的第一端口C1(见图3)。连接端子611a可以通过形成在下再分布中介层612中的第一布线616电连接到第一竖直互连件640a和第二竖直互连件640b。第一竖直互连件640a和第二竖直互连件640b可以分别通过形成在上再分布中介层614中的第二布线618a和618b以及用于与上封装件600T连接的连接端子662来电连接到形成在上封装基底620中的第三布线624a和624b。形成在上封装基底620中的第三布线624a和624b可以分别通过第一键合布线630a和第二键合布线630b电连接到存储器装置120的第一垫650a和第二垫650b。存储器装置120的第一垫650a可以对应于图3中示出的第一端口M1，存储器装置120的第二垫650b可以对应于图3中示出的第三端口M3。
结合图3，在PoP半导体封装件600a中，从存储器控制器110的第一端口C1输出的第一数据时钟信号WCK0可以在形成在下再分布中介层612中的第一布线616处分支，并提供给存储器装置120的第一端口M1和第三端口M3。
参照图6B，PoP半导体封装件600b与图6A的PoP半导体封装件600a的不同之处在于：从存储器控制器110输出的第一数据时钟信号WCK0在形成在上再分布中介层614中的第二布线618处分支并提供给存储器装置120，PoP半导体封装件600b的剩余部分与PoP半导体封装件600a的剩余部分相同或基本相似。在下文中，将主要描述与图6A的差异。
下封装件600B的存储器控制器110可以通过连接端子611b输出第一数据时钟信号WCK0。连接端子611b可以对应于存储器控制器110的第一端口C1(见图3)。连接端子611b可以通过形成在上再分布中介层614中的第二布线618电连接到用于与上封装件600T连接的连接端子662a和662b，用于与上封装件600T连接的连接端子662a和662b可以电连接到形成在上封装基底620中的第三布线624a和624b。形成在上封装基底620中的第三布线624a和624b可以通过第一键合布线630a和第二键合布线630b电连接到存储器装置120的第一垫650a和第二垫650b。
结合图3，在PoP半导体封装件600b中，从存储器控制器110的第一端口C1输出的第一数据时钟信号WCK0可以在形成在上再分布中介层614中的第二布线618处分支并且提供给存储器装置120的第一端口M1和第三端口M3。
参照图6C，PoP半导体封装件600c与图6A的PoP半导体封装件600a的不同之处在于：从存储器控制器110输出的第一数据时钟信号WCK0在形成在上封装基底620中的第三布线624处分支并提供给存储器装置120，PoP半导体封装件600c的剩余部分与PoP半导体封装件600a的剩余部分相同或基本相似。在下文中，将主要描述与图6A的差异。
下封装件600B的存储器控制器110可以通过连接端子611b输出第一数据时钟信号WCK0。连接端子611b可以对应于存储器控制器110的第一端口C1(见图3)。连接端子611b可以通过形成在上再分布中介层614中的第二布线618电连接到用于与上封装件600T连接的连接端子662，用于与上封装件600T连接的连接端子662可以电连接到形成在上封装基底620中的第三布线624。形成在上封装基底620中的第三布线624可以通过第一键合布线630a和第二键合布线630b电连接到存储器装置120的第一垫650a和第二垫650b。
结合图3，在PoP半导体封装件600c中，从存储器控制器110的第一端口C1输出的第一数据时钟信号WCK0可以在形成在上封装基底620中的第三布线624处分支并且提供给存储器装置120的第一端口M1和第三端口M3。
图7A和图7B是示出根据发明构思的示例实施例的包括存储器系统的半导体封装件700a和700b的概念图。图7A和图7B的半导体封装件700a和700b可以包括图3的存储器系统300。
参照图7A，存储器控制器110和存储器装置120可以水平地安装在中介层710上。存储器控制器110和/或存储器装置120可以通过微凸块712直接地安装在中介层710上。
存储器装置120可以包括顺序堆叠在子封装基底上的多个半导体芯片。多个半导体芯片可以在竖直方向上堆叠。多个半导体芯片可以包括2个至16个半导体芯片。多个半导体芯片可以包括硅通孔(TSV)结构，并且可以通过TSV结构彼此电连接。此外，多个半导体芯片可以通过TSV结构电连接到子封装基底。子封装基底可以是例如印刷电路板、陶瓷基底或中介层。例如，存储器装置120可以包括高带宽存储器(HBM)。
在存储器控制器110中，在操作期间会生成相当多的热量。为了去除或减轻存储器控制器110中生成的热量，可以在存储器控制器110上设置散热构件720。散热构件720可以是例如散热器、散热片、热管或液体冷却冷板。散热构件720可以通过传热材料层(未示出)结合到存储器控制器110。传热材料层可以包括绝缘材料，或者可以包括包含绝缘材料并且能够保持电绝缘的材料。传热材料层可以包括例如环氧树脂。传热材料层可以包括例如矿物油、油脂、间隙填料腻子、相变凝胶、相变材料垫或颗粒填充环氧树脂。
存储器控制器110和存储器装置120可以被成型构件730密封。成型构件730可以暴露散热构件720和存储器装置120的顶表面。
在图7A中示出的示例实施例中，中介层710本身可以用作封装基底。当中介层710包括少量单元再分布中介层时，中介层710可以是柔性的，并且可以应用于期望为柔性的各种电子产品。外部连接端子740可以附着到中介层710的下表面。
结合图3，在半导体封装件700a中，从存储器控制器110的第一端口C1和第二端口C2输出的第一数据时钟信号对WCK0和WCKB0可以在形成在中介层710中的第一信号线331和第二信号线332处分支，并提供给存储器装置120的第一端口M1和第二端口M2以及第三端口M3和第四端口M4。
参照图7B，半导体封装件700b可以通过在封装基底750上安装图7A的半导体封装件700a来获得。封装基底750可以是例如印刷电路板、陶瓷基底或中介层。当封装基底750是印刷电路板时，封装基底750可以在其中包括基底基体754，并且上表面垫752和下表面垫756可以分别设置在基底基体754的上表面和下表面上。上表面垫752和下表面垫756可以通过覆盖基底基体754的上表面和下表面的阻焊层而暴露。基底基体754可以包括从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材料。
外部连接端子760可以附着到封装基底750的下表面。外部连接端子760可以附着在例如下表面垫756上。外部连接端子760可以是例如焊球或凸块。外部连接端子760可以将半导体封装件700b电连接到外部装置。
用于将上表面垫752电连接到下表面垫756的内部布线可以形成在基底基体754中。上表面垫752和下表面垫756可以是在基底基体754的上表面和下表面上涂覆铜(Cu)箔之后图案化的电路布线层的被阻焊层暴露的部分。内部布线可以形成在基底基体754的上表面、下表面和/或内部中。此外，用于将上表面垫752电连接到下表面垫756的通孔可以形成在基底基体754中。
结合图3，在半导体封装件700b中，从存储器控制器110的第一端口C1和第二端口C2输出的第一数据时钟信号对WCK0和WCKB0可以在形成在基底基体754中的第一信号线331和第二信号线332处分支，并且提供给存储器装置120的第一端口M1和第二端口M2以及第三端口M3和第四端口M4。
图8是根据发明构思的示例实施例的存储器系统800的框图。图8的存储器系统800与图3的存储器系统300的不同之处在于：连接在存储器控制器110的第一端口C1至第四端口C4与存储器装置120的第一端口M1至第四端口M4之间的第三信号线333和第四信号线334的路径与存储器系统300中的路径不同，存储器系统800的剩余部分与存储器系统300的剩余部分相同或基本相似。在下文中，将主要描述与图3的差异。
参照图8，存储器控制器110可以分别通过第三端口C3和第四端口C4将第二数据时钟信号对WCK1和WCKB1发送到第三信号线333和第四信号线334。存储器装置120可以通过第一端口M1至第四端口M4接收经由第三信号线333和第四信号线334发送的第二数据时钟信号对WCK1和WCKB1。
在存储器控制器110中，数据时钟生成器111可以生成第一数据时钟信号对WCK0和WCKB0以及第二数据时钟信号对WCK1和WCKB1，以控制数据输入操作和数据输出操作。由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1可以通过第三端口C3和第四端口C4输出到第三信号线333和第四信号线334，同时，不向第一端口C1和第二端口C2输出第一数据时钟信号对WCK0和WCKB0。存储器控制器110可以通过使用控制电路310来控制第一数据时钟信号对WCK0和WCKB0不输出到存储器控制器110的第一端口C1和第二端口C2。
存储器装置120可以经由第一数据总线135从存储器控制器110接收第一数据组DQ[0:7]，所述第一数据组DQ[0:7]与输入到存储器装置120的第一端口M1和第二端口M2的第二数据时钟信号对WCK1和WCKB1同步。存储器装置120可以经由第二数据总线136从存储器控制器110接收第二数据组DQ[8:15]，所述第二数据组DQ[8:15]与输入到存储器装置120的第三端口M3和第四端口M4的第二数据时钟信号对WCK1和WCKB1同步。
图9是示出图8的存储器系统800的一部分的详细框图。
结合图8参照图9，存储器控制器110可以包括第一发送器212和第二发送器214。第一发送器212可以响应于从控制电路310提供的控制信号DISABLE被禁用。因此，由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0不输出到存储器控制器110的第一端口C1和第二端口C2。第二发送器214可以将由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1输出到存储器控制器110的第三端口C3和第四端口C3。
第三信号线333和第四信号线334在存储器控制器110的第三端口C3和第四端口C4与存储器装置120的第一端口M1至第四端口M4之间提供路径。输出到存储器控制器110的第三端口C3和第四端口C4的第二数据时钟信号对WCK1和WCKB1可以通过第三信号线333和第四信号线334输入到存储器装置120的第一端口M1和第二端口M2以及第三端口M3和第四端口M4。
存储器装置120可以包括第一接收器222和第二接收器224。第一接收器222可以接收输入到存储器装置120的第一端口M1和第二端口M2的第二数据时钟信号对WCK1和WCKB1，第二接收器224可以接收输入到存储器装置120的第三端口M3和第四端口M4的第二数据时钟信号对WCK1和WCKB1。第一接收器222可以将接收的第二数据时钟信号对WCK1和WCKB1作为与第一数据组DQ[0:7]相关联的第一数据时钟信号对WCK0和WCKB0提供给存储器装置120的内部。第二接收器224可以将接收的第二数据时钟信号对WCK1和WCKB1作为与第二数据组DQ[8:15]相关联的第二数据时钟信号对WCK1和WCKB1提供给存储器装置120的内部。
在存储器装置120中，可以根据第二数据时钟信号对WCK1和WCKB1接收第一数据组DQ[0:7]，然后根据第一数据时钟信号对WCK0和WCKB0将第一数据组DQ[0:7]存储在存储器单元阵列121的存储器单元中。可以根据第二数据时钟信号对WCK1和WCKB1接收第二数据组DQ[8:15]，然后根据第二数据时钟信号对WCK1和WCKB1将第二数据组DQ[8:15]存储在存储器单元阵列121的存储器单元中。
考虑到由传输第二数据时钟信号对WCK1和WCKB1的第三信号线333和第四信号线334导致的偏斜，存储器控制器110可以控制第一数据组DQ[0:7]和/或第二数据组DQ[8:15]的发送，使得发送到第一数据总线135的第一数据组DQ[0:7]和发送到第二数据总线136的第二数据组DQ[8:15]与第二数据时钟信号对WCK1和WCKB1同步。
存储器控制器110可以通过使用控制电路310选择性地延迟第一数据组DQ[0:7]的发送时间点和/或第二数据组DQ[8:15]的发送时间点。当确定用于第一数据组DQ[0:7]和第二数据组DQ[8:15]的写入操作中的时序裕度充分时，即使由传输第二数据时钟信号对WCK1和WCKB1的第三信号线333和第四信号线334导致偏斜，存储器控制器110的控制电路310也可以将第一数据组DQ[0:7]的发送时间点控制为与第二数据组DQ[8:15]的发送时间点相同。
图8和图9的存储器系统800可以包括在参照图5A至图7B描述的半导体封装件500a、500b、600a、600b、600c、700a和700b中的任何一个中。因此，从存储器控制器110提供给存储器装置120的第二数据时钟信号对WCK1和WCKB1可以在形成在图5A的PoP半导体封装件500a的下封装基底510中的信号线处分支、在形成在图5B的PoP半导体封装件500b的上封装基底520中的信号线处分支、在形成在图6A的PoP半导体封装件600a的下再分布中介层612中的信号线处分支、在形成在图6B的PoP半导体封装件600b的上再分布中介层614中的信号线处分支、在形成在图6C的PoP半导体封装件600c的上封装基底620中的信号线处分支、在形成在图7A的半导体封装件700a的中介层710中的信号线处分支、或在形成在图7B的半导体封装件700b的基底基体754中的信号线处分支。
图10和图11是示出根据发明构思的示例实施例的存储器系统1000的框图。
参照图10，存储器系统1000可以通过第一信号线1031和第二信号线1032向存储器装置120的第一端口M1至第八端口M8提供从存储器控制器110的第一端口C1和第二端口C2输出的第一数据时钟信号对WCK0和WCKB0。在存储器控制器110与存储器装置120之间，第一数据组DQ[0:7]可以通过第一数据总线1035传输，第二数据组DQ[8:15]可以通过第二数据总线1036传输，第三数据组DQ[16:23]可以通过第三数据总线1037传输，第四数据组DQ[24:31]可以通过第四数据总线1038传输。
在存储器控制器110中，数据时钟生成器111可以生成用于控制数据输入/输出的第一数据时钟信号对WCK0和WCKB0、第二数据时钟信号对WCK1和WCKB1、第三数据时钟信号对WCK2和WCKB2以及第四数据时钟信号对WCK3和WCKB3。由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0可以通过第一端口C1和第二端口C2输出到第一信号线1031和第二信号线1032，同时，不向第三端口C3至第八端口C8输出第二数据时钟信号对WCK1和WCKB1、第三数据时钟信号对WCK2和WCKB2以及第四数据时钟信号对WCK3和WCKB3。存储器控制器110可以通过使用控制电路310控制第二数据时钟信号对WCK1和WCKB1、第三数据时钟信号对WCK2和WCKB2以及第四数据时钟信号对WCK3和WCKB3不输出到存储器控制器110的第三端口C3至第八端口C8。
参照图11，存储器控制器110可以包括第一发送器1112、第二发送器1114、第三发送器1116和第四发送器1118。第一发送器1112可以分别向存储器控制器110的第一端口C1和第二端口C2输出由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0。第二发送器1114、第三发送器1116和第四发送器1118可以响应于由控制电路310提供的控制信号DISABLE被禁用。因此，由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1、第三数据时钟信号对WCK2和WCKB2以及第四数据时钟信号对WCK3和WCKB3不会输出到存储器控制器110的第三端口C3到第八端口C8。
在存储器控制器110的第一端口C1和第二端口C2与存储器装置120的第一端口M1至第八端口M8之间，第一信号线1031和第二信号线1032可以提供路径。通过存储器控制器110的第一端口C1和第二端口C2输出的第一数据时钟信号对WCK0和WCKB0可以通过第一信号线1031和第二信号线1032输入到存储器装置120的第一端口M1和第二端口M2、第三端口M3和第四端口M4、第五端口M5和第六端口M6以及第七端口M7和第八端口M8。
存储器装置120可以包括第一接收器1122、第二接收器1124、第三接收器1126和第四接收器1128。第一接收器1122可以接收输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第一数据组DQ[0:7]相关联的第一数据时钟信号对WCK0和WCKB0提供给存储器装置120的内部。第二接收器1124可以接收输入到存储器装置120的第三端口M3和第四端口M4的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第二数据组DQ[8:15]相关联的第二数据时钟信号对WCK1和WCKB1提供给存储器装置120的内部。第三接收器1126可以接收输入到存储器装置120的第五端口M5和第六端口M6的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第三数据组DQ[16:23]相关联的第三数据时钟信号对WCK2和WCKB2提供给存储器装置120的内部。第四接收器1128可以接收输入到存储器装置120的第七端口M7和第八端口M8的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第四数据组DQ[24:31]相关联的第四数据时钟信号对WCK3和WCKB3提供给存储器装置120的内部。
在存储器装置120中，可以根据第一数据时钟信号对WCK0和WCKB0接收第一数据组DQ[0:7]，然后根据第一数据时钟信号对WCK0和WCKB0将第一数据组DQ[0:7]存储在存储器单元阵列121的存储器单元中。可以根据第一数据时钟信号对WCK0和WCKB0接收第二数据组DQ[8:15]，然后根据第二数据时钟信号对WCK1和WCKB1将第二数据组DQ[8:15]存储在存储器单元阵列121的存储器单元中。可以根据第一数据时钟信号对WCK0和WCKB0接收第三数据组DQ[16:23]，然后根据第三数据时钟信号对WCK2和WCKB2将第三数据组DQ[16:23]存储在存储器单元阵列121的存储器单元中。可以根据第一数据时钟信号对WCK0和WCKB0接收第四数据组DQ[24:31]，然后根据第四数据时钟信号对WCK3和WCKB3将第四数据组DQ[24:31]存储在存储器单元阵列121的存储器单元中。
考虑到由传输第一数据时钟信号对WCK0和WCKB0的第一信号线1031和第二信号线1032导致的偏斜，存储器控制器110可以控制第一数据组DQ[0:7]、第二数据组DQ[8:15]、第三数据组DQ[16:23]和/或第四数据组DQ[24:31]的发送，使得发送到第一数据总线1035的第一数据组DQ[0:7]、发送到第二数据总线1036的第二数据组DQ[8:15]、发送到第三数据总线1037的第三数据组DQ[16:23]以及发送到第四数据总线1038的第四数据组DQ[24:31]与第一数据时钟信号对WCK0和WCKB0同步。
图10和图11的存储器系统1000可以包括在参照图5A至图7B描述的半导体封装件500a、500b、600a、600b、600c、700a和700b中的任何一个中。因此，从存储器控制器110提供给存储器装置120的第一数据时钟信号对WCK0和WCKB0可以在形成在图5A的PoP半导体封装件500a的下封装基底510中的信号线处分支、在形成在图5B的PoP半导体封装件500b的上封装基底520中的信号线处分支、在形成在图6A的PoP半导体封装件600a的下再分布中介层612中的信号线处分支、在形成在图6B的PoP半导体封装件600b的上再分布中介层614中的信号线处分支、在形成在图6C的PoP半导体封装件600c的上封装基底620中的信号线处分支、在形成在图7A的半导体封装件700a的中介层710中的信号线处分支、或在形成在图7B的半导体封装件700b的基底基体754中的信号线处分支。
图12和图13是示出根据发明构思的示例实施例的存储器系统1200的框图。
图12和图13的存储器系统1200与图10和图11的存储器系统1000的不同之处在于：从存储器控制器110的第一端口C1和第二端口C2输出的第一数据时钟信号对WCK0和WCKB0通过第一信号线1031和第二信号线1032提供给存储器装置120的第一端口M1至第四端口M4，从存储器控制器110的第五端口C5和第六端口C6输出的第三数据时钟信号对WCK2和WCKB2通过第三信号线1033和第四信号线1034提供给存储器装置120的第五端口M5至第八端口M8，存储器系统1200的剩余部分与存储器系统1000的剩余部分相同或基本相似。在下文中，将主要描述与图10和图11的差异。
在存储器系统1200中，由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0可以通过第一端口C1和第二端口C2输出到第一信号线1031和第二信号线1032，并且由数据时钟生成器111生成的第三数据时钟信号对WCK2和WCKB2可以通过第五端口C5和第六端口C6输出到第三信号线1033和第四信号线1034，同时，不向第三端口C3和第四端口C4以及第七端口C7和第八端口C8输出第二数据时钟信号对WCK1和WCKB1以及第四数据时钟信号对WCK3和WCKB3。存储器控制器110可以控制第二数据时钟信号对WCK1和WCKB1以及第四数据时钟信号对WCK3和WCKB3不输出到存储器控制器110的第三端口C3和第四端口C4以及第七端口C7和第八端口C8。
在存储器控制器110中，第一发送器1112可以将由数据时钟生成器111生成的第一数据时钟信号对WCK0和WCKB0输出到存储器控制器110的第一端口C1和第二端口C2，第三发送器1116可以将由数据时钟生成器111生成的第三数据时钟信号对WCK2和WCKB2输出到存储器控制器110的第五端口C5和第六端口C6。第二发送器1114和第四发送器1118可以响应于由控制电路310提供的控制信号DISABLE被禁用，使得由数据时钟生成器111生成的第二数据时钟信号对WCK1和WCKB1以及第四数据时钟信号对WCK3和WCKB3不输出到存储器控制器110的第三端口C3和第四端口C4以及第七端口C7和第八端口C8。
在存储器装置120中，第一接收器1122可以接收输入到存储器装置120的第一端口M1和第二端口M2的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第一数据组DQ[0:7]相关联的第一数据时钟信号对WCK0和WCKB0提供给存储器装置120的内部。第二接收器1124可以接收输入到存储器装置120的第三端口M3和第四端口M4的第一数据时钟信号对WCK0和WCKB0，并将接收的第一数据时钟信号对WCK0和WCKB0作为与第二数据组DQ[8:15]相关联的第二数据时钟信号对WCK1和WCKB1提供给存储器装置120的内部。第三接收器1126可以接收输入到存储器装置120的第五端口M5和第六端口M6的第三数据时钟信号对WCK2和WCKB2，并将接收的第三数据时钟信号对WCK2和WCKB2作为与第三数据组DQ[16:23]相关联的第三数据时钟信号对WCK2和WCKB2提供给存储器装置120的内部。第四接收器1128可以接收输入到存储器装置120的第七端口M7和第八端口M8的第三数据时钟信号对WCK2和WCKB2，并将接收的第三数据时钟信号对WCK2和WCKB2作为与第四数据组DQ[24:31]相关联的第四数据时钟信号对WCK3和WCKB3提供给存储器装置120的内部。
图12和图13的存储器系统1200可以包括在参照图5A至图7B描述的半导体封装件500a、500b、600a、600b、600c、700a和700b中的任何一个中。因此，从存储器控制器110提供给存储器装置120的第一数据时钟信号对WCK0和WCKB0以及第三数据时钟信号对WCK2和WCKB2可以在形成在图5A的PoP半导体封装件500a的下封装基底510中的信号线处分支、在形成在图5B的PoP半导体封装件500b的上封装基底520中的信号线处分支、在形成在图6A的PoP半导体封装件600a的下再分布中介层612中的信号线处分支、在形成在图6B的PoP半导体封装件600b的上再分布中介层614中的信号线处分支、在形成在图6C的PoP半导体封装件600c的上封装基底620中的信号线处分支、在形成在图7A的半导体封装件700a的中介层710中的信号线处分支、或在形成在图7B的半导体封装件700b的基底基体754中的信号线处分支。
图14是示出发明构思应用于移动电子装置1400的应用示例的框图。
参照图14，移动电子装置1400可以是具有无线互联网能力的装置，例如，蜂窝电话、智能电话或平板PC。移动电子装置1400可以包括芯片上系统(SoC)1410。SoC 1410可以以层叠封装(PoP)的形式制成。SoC 1410可以包括诸如应用处理器(AP)的存储器控制器110和存储器装置120(例如，宽输入/输出(IO)存储器或LPDDRx存储器)。LPDDRx存储器是指低功率双倍数据速率(DDR)SDRAM，其中，x是等于或大于3的自然数。SoC1410可以使用图1至图13中示出的示例实施例来实现。
无线电收发器1420可以通过天线1421发送和接收无线电信号。例如，无线电收发器1420可以将经由天线1421接收的无线电信号转换为SoC 1410可以处理的信号。SoC 1410可以在存储器控制器110处处理从无线电收发器1420接收的信号，并且可以在存储器装置120中存储通过处理信号而获得的数据，或者可以通过显示装置1440显示数据。无线电收发器1420可以将从SoC 1410输出的信号转换为无线电信号，并经由天线1421将无线电信号输出到外部。
输入装置1430可以是被配置为输入用于控制SoC 1410的操作的信号或者将由SoC1410处理的数据的装置，并且可以被实现为触摸板、诸如计算机鼠标的定位装置、小键盘或键盘。SoC 1410可以控制显示装置1440，使得可以通过显示装置1440显示从存储器装置120输出的数据、从无线电收发器1420输出的无线电信号和/或从输入装置1430输出的数据。
根据发明构思的一些示例实施例，可以在不妨碍移动电子装置的操作速度的范围内通过禁用一些不期望被输出的数据时钟信号来减少从AP输出的数据时钟信号的数量。因此，可以降低移动电子装置的功耗。
虽然参照发明构思的一些示例实施例已经具体地示出和描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (24)

1.一种半导体封装件，所述半导体封装件包括：
下封装件，包括下封装基底和位于下封装基底上的存储器控制器；
上封装件，堆叠在下封装件上，上封装件包括上封装基底和位于上封装基底上的存储器装置；以及
多个竖直互连件，将下封装件电连接到上封装件，
其中，半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
2.根据权利要求1所述的半导体封装件，其中，下封装基底包括使从存储器控制器输出的第一数据时钟信号分支的布线。
3.根据权利要求1所述的半导体封装件，其中，上封装基底包括使从存储器控制器输出的第一数据时钟信号分支的布线。
4.根据权利要求1所述的半导体封装件，其中，所述半导体封装件进一步被配置为使存储器控制器输出第一互补数据时钟信号，所述第一互补数据时钟信号具有关于第一数据时钟信号的相位互补的相位。
5.根据权利要求1所述的半导体封装件，其中，所述半导体封装件进一步被配置为向存储器装置的n个垫发送分支的第一数据时钟信号，其中，n是等于或大于2的自然数。
6.根据权利要求5所述的半导体封装件，其中，存储器装置包括连接到所述n个垫的接收器，接收器被配置为通过存储器装置的用于通道的所述n个垫接收分支的第一数据时钟信号，并向存储器装置的内部提供分支的第一数据时钟信号。
7.根据权利要求6所述的半导体封装件，其中，
存储器控制器包括：数据时钟生成器，被配置为生成用于通道的第一数据时钟信号；以及发送器，被配置为发送第一数据时钟信号，并且
除了用于发送第一数据时钟信号的一个发送器之外，发送器被配置为被禁用。
8.根据权利要求1所述的半导体封装件，其中，所述半导体封装件进一步被配置为使存储器控制器输出用于通道的第二数据时钟信号，使第二数据时钟信号分支，并向存储器装置提供分支的第二数据时钟信号。
9.根据权利要求1所述的半导体封装件，其中，存储器控制器被配置为控制n个数据组的发送以与分支的第一数据时钟信号同步地向存储器装置提供所述n个数据组，所述n个数据组包括用于通道的数据位，其中，n是等于或大于2的自然数。
10.一种半导体封装件，所述半导体封装件包括：
下封装件，包括下封装基底和位于下封装基底中的存储器控制器；
上封装件，包括上封装基底和位于上封装基底上的存储器装置；以及
上再分布中介层，与下封装件的上表面相邻，并将存储器控制器的连接端子电连接到存储器装置的连接端子，
其中，半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
11.根据权利要求10所述的半导体封装件，其中，上再分布中介层包括使从存储器控制器输出的第一数据时钟信号分支的布线。
12.根据权利要求10所述的半导体封装件，其中，上封装基底包括使从存储器控制器输出的第一数据时钟信号分支的布线。
13.根据权利要求10所述的半导体封装件，所述半导体封装件还包括：
下再分布中介层，与下封装件的下表面相邻，
其中，下再分布中介层包括竖直互连件，竖直互连件包括将上再分布中介层的端子连接到下再分布中介层的端子的通孔结构。
14.根据权利要求13所述的半导体封装件，其中，下再分布中介层包括使从存储器控制器输出的第一数据时钟信号分支的布线。
15.根据权利要求10所述的半导体封装件，其中，所述半导体封装件进一步被配置为使存储器控制器输出第一互补数据时钟信号，所述第一互补数据时钟信号具有关于第一数据时钟信号的相位互补的相位。
16.根据权利要求10所述的半导体封装件，其中，所述半导体封装件进一步被配置为向存储器装置的n个垫发送分支的第一数据时钟信号，其中，n是等于或大于2的自然数。
17.根据权利要求16所述的半导体封装件，其中，存储器装置包括连接到所述n个垫的接收器，接收器被配置为通过存储器装置的用于通道的所述n个垫接收分支的第一数据时钟信号，并向存储器装置的内部提供分支的第一数据时钟信号。
18.根据权利要求17所述的半导体封装件，其中，
存储器控制器包括：数据时钟生成器，被配置为生成用于通道的第一数据时钟信号；以及发送器，被配置为发送第一数据时钟信号，并且
除了用于发送第一数据时钟信号的一个发送器之外，发送器被配置为被禁用。
19.根据权利要求10所述的半导体封装件，其中，存储器控制器被配置为控制n个数据组的发送以与分支的第一数据时钟信号同步地向存储器装置提供所述n个数据组，所述n个数据组包括用于通道的数据位，其中，n是等于或大于2的自然数。
20.一种半导体封装件，所述半导体封装件包括：
中介层；
存储器控制器，位于中介层上；以及
存储器装置，在与存储器控制器平行的方向上位于中介层上，
其中，半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
21.根据权利要求20所述的半导体封装件，其中，中介层包括使从存储器控制器输出的第一数据时钟信号分支的布线。
22.根据权利要求20所述的半导体封装件，所述半导体封装件还包括：
封装基底，在其上具有中介层、存储器控制器和存储器装置。
23.根据权利要求22所述的半导体封装件，其中，封装基底包括基底基体，基底基体包括使从存储器控制器输出的第一数据时钟信号分支的布线。
24.根据权利要求20所述的半导体封装件，其中，所述半导体封装件进一步被配置为使存储器控制器输出第一互补数据时钟信号，所述第一互补数据时钟信号具有关于第一数据时钟信号的相位互补的相位。
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