CN105720013A - 防止中介导体桥接的半导体封装件立体堆栈方法 - Google Patents

防止中介导体桥接的半导体封装件立体堆栈方法 Download PDF

Info

Publication number
CN105720013A
CN105720013A CN201410715951.7A CN201410715951A CN105720013A CN 105720013 A CN105720013 A CN 105720013A CN 201410715951 A CN201410715951 A CN 201410715951A CN 105720013 A CN105720013 A CN 105720013A
Authority
CN
China
Prior art keywords
conductors
substrate
semiconductor package
photoresist layer
piece installing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410715951.7A
Other languages
English (en)
Inventor
徐宏欣
张连家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CN201410715951.7A priority Critical patent/CN105720013A/zh
Publication of CN105720013A publication Critical patent/CN105720013A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Wire Bonding (AREA)

Abstract

本发明公开了一种防止中介导体桥接的半导体封装件立体堆栈方法，包含步骤为：提供一具有多个中介导体的底封装件、形成一光阻层于底封装件上、曝光显影以显露所述中介导体于该光阻层的凹洞、经由凹洞接合一顶封装件于该底封装件上、以及移除光阻层。藉以达到封装件立体堆栈体的中介导体的微间距连接，在低成本制程下中介导体结合良好且不会有横向桥接与纵向短路。

Description

防止中介导体桥接的半导体封装件立体堆栈方法
技术领域
本发明涉及半导体封装件的立体堆栈技术，尤其涉及一种防止中介导体桥接的半导体封装件立体堆栈方法。
背景技术
半导体封装件是封装有至少一半导体芯片，达到适当的芯片保护。早期多个半导体封装件是侧对侧(side-by-side)接合在一电路板，故占据了较大的表面接合面积，并且半导体封装件之间的电性传导路径较远。近来有人提出在多个半导体封装件制作成立体堆栈封装体(Package-On-Package,POP)，即顶封装件堆栈在底封装件之上。申请人已提出的相关专利前案为中国台湾专利编号I350581的“避免基板翘曲引起之焊接缺陷之半导体封装接合构造”、中国台湾专利编号I345293的“避免半导体堆栈发生微接触焊点断裂之半导体封装堆栈装置”。
顶封装件与底封装件之间配置有多个或凸块或柱状导体或焊球等中介导体达到纵向的电性导通。因芯片配置于基板中央，中介导体通常位于底封装件的基板周边，使得中介导体承受较大的应变力，当接合不良或接合面积过小时，将易于导致中介导体的断裂。而基板的受热翘曲或变形，会造成部份中介导体的纵向空接断路或横向的桥接短路。特别是，当中介导体为微间距配置(<150μm)时，中介导体的焊接焊料极容易溢流焊接至相邻中介导体，而造成横向桥接短路的问题。
发明内容
有鉴于此，本发明的主要目的在于提供一种防止中介导体桥接的半导体封装件立体堆栈方法，使得半导体封装件立体堆栈结构中中介导体可更微间距地低成本纵向接合，且不会有横向桥接短路与纵向短路的问题。
为达到上述目的，本发明的技术方案是这样实现的：
一种防止中介导体桥接的半导体封装件立体堆栈方法，包含以下主要步骤。首先，提供一底封装件，该底封装件包含一第一基板、一设置于该第一基板的第一芯片、多个第一外接端子以及多个中介导体，其中所述中介导体突出地设置于该第一基板的上表面的周边；之后，形成一光阻层于该第一基板的上表面上，该光阻层的覆盖厚度大于所述中介导体突出于该第一基板的一高度，以完全包覆所述中介导体；之后，对该光阻层进行曝光显影，使得该光阻层具有多个凹洞，所述凹洞对准于所述中介导体，以局部显露所述中介导体，在曝光显影之后，所述中介导体的显露面积不大于所述中介导体的被包覆面积；之后，透过所述凹洞接合一顶封装件于该底封装件上，该顶封装件包含一第二基板、一设置于该第二基板的第二芯片以及多个第二外接端子，其中所述第二外接端子焊接所述中介导体在所述凹洞内的显露面积。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述半导体封装件立体堆栈方法中，可另包含的步骤为：在接合该顶封装件与该底封装件之后，移除该光阻层。
在前述半导体封装件立体堆栈方法中，该第一芯片覆晶接合于该第一基板，所述中介导体突出于该第一基板的该高度不超过该第一芯片的覆晶背面，而该光阻层的覆盖厚度不低于该第一芯片的覆晶背面。
其中，所述第二外接端子可包含多个上接合焊球。
所述中介导体可包含多个下接合焊球。
所述第一外接端子可为大于所述中介导体之焊球。
所述凹洞之孔径较佳为小于所述中介导体之表面覆盖面积。
该第一基板可为印刷电路板。
该第一基板可为半导体中介板。
上述接合该顶封装件的步骤中可包含一回焊步骤，其在一回焊温度下使所述第二外接端子与对应的所述中介导体互相接合，该光阻层在曝光显影之后具有高于回焊温度的耐热温度。
本发明所提供的防止中介导体桥接的半导体封装件立体堆栈方法，具有以下优点：
一、透过上述凹洞接合该顶封装件于该底封装件，中介导体的焊接焊料不会与相邻中介导体产生横向桥接短路。此外，中介导体可更微间距地低成本纵向接合，并且改善纵向短路的问题。
二、利用曝光显影，使得该光阻层一次性形成上述对准所述中介导体的凹洞，相对于雷射钻孔，凹洞的形成速度最快与位置准确度更佳，并且对所述中介导体的损伤最低且无雷射钻孔的残留物影响中介导体的结合，符合低制作成本、高产出效率与高良率的POP(封装立体堆栈件)制程要求。
三、使上述凹洞的深度为一致化，准确控制在上述光阻层厚度扣去上述中介导体突出第一基板的差值，并且POP的结合高度为可受到控制。
附图说明
图1为依据本发明之一具体实施例，一种防止中介导体桥接的半导体封装件立体堆栈方法的流程图。
图2为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“提供一具有多个中介导体的底封装件”的步骤中组件截面示意图。
图3为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“形成一光阻层于底封装件上”的步骤中组件截面示意图。
图4为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“曝光显影以显露所述中介导体于该光阻层的凹洞”的步骤中组件截面示意图。
图5为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“曝光显影以显露所述中介导体于该光阻层的凹洞”的步骤后之组件截面示意图。
图6为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“经由凹洞接合一顶封装件于该底封装件上”的步骤中放置顶封装件的组件截面示意图。
图7为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“经由凹洞接合一顶封装件于该底封装件上”的步骤中回焊时的组件截面示意图。
图8为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“经由凹洞接合一顶封装件于该底封装件上”的步骤中回焊后的组件截面示意图。
图9为依据本发明之一具体实施例，绘示在该半导体封装件立体堆栈方法的“移除该光阻层”的步骤后的组件截面示意图。
【主要组件符号说明】
1提供一具有多个中介导体的底封装件
2形成一光阻层于底封装件上
3曝光显影以显露所述中介导体于该光阻层的凹洞
4经由凹洞接合一顶封装件于该底封装件上
5移除光阻层
110底封装件
111第一基板112第一芯片
113第一外接端子114中介导体
115覆晶背面116凸块
117底部填充胶
120光阻层121凹洞
130顶封装件131第二基板
132第二芯片133第二外接端子
134封胶体
140光罩141曝光图案
H中介导体的突出高度
T光阻层的覆盖厚度。
具体实施方式
下面结合附图及本发明的实施例对本发明的防止中介导体桥接的半导体封装件立体堆栈方法作进一步详细的说明。
以下将配合所附图示详细说明本发明的实施例，然应注意的是，所述图示均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本案有关的组件与组合关系，图中所显示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，某些尺寸比例与其他相关尺寸比例或已夸张或是简化处理，以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选置性设计，详细的组件布局可能更为复杂。
依据本发明的具体实施例，一种防止中介导体桥接的半导体封装件立体堆栈方法举例说明于图1的流程图以及图2至图9在制程的各相关步骤中的组件局部截面示意图。一种防止中介导体桥接的半导体封装件立体堆栈方法主要包含“提供一具有多个中介导体的底封装件”的步骤1、“形成一光阻层于底封装件上”的步骤2、“曝光显影以显露所述中介导体于该光阻层的凹洞”的步骤3、“经由凹洞接合一顶封装件于该底封装件上”的步骤4、以及“移除光阻层”的步骤5，其中步骤1至步骤4为必要步骤，步骤5可为选置步骤。
首先，如图2所示，步骤1提供一底封装件110，该底封装件110包含一第一基板111、一设置于该第一基板111的第一芯片112、多个第一外接端子113以及多个中介导体114，其中所述中介导体114突出地设置于该第一基板111的上表面的周边。在一实施例中，该第一基板111可为印刷电路板。在另一实施例中，该第一基板111可为半导体中介板，而具有对该第一芯片112的连接线路。该第一芯片112可为一具有集成电路的半导体组件，该第一芯片112可设置于该第一基板111的上表面中央。在一较佳实施例中，该第一芯片112覆晶接合于该第一基板111，可利用多个导电性凸块116电性连接该第一芯片112与该第一基板111，并以利用一底部填充胶117密封所述凸块116。所述中介导体114突出于该第一基板111的该高度H不超过该第一芯片112的覆晶背面115。在成本考虑下，所述中介导体114可包含多个下接合焊球；然而，非限定地，所述中介导体114亦可包含多个铜柱或金凸块。所述第一外接端子113可为大于所述中介导体114的焊球。
之后，如图3所示，步骤2形成一光阻层120于该第一基板111的上表面上，该光阻层120的覆盖厚度T大于所述中介导体114突出于该第一基板111的一高度H，以完全包覆所述中介导体114。而该光阻层120的覆盖厚度T可不低于该第一芯片112的覆晶背面115。故该第一芯片112的覆晶背面115可作为基准水平面，以确保该光阻层120的覆盖厚度T大于所述中介导体114的突出高度H，以使所述中介导体114完全被该光阻层120包覆。
之后，如图4、图5所示，步骤3对该光阻层120进行曝光显影，一光罩140对位于该底封装件上，该光罩140具有一曝光图案141，其孔洞对准于所述中介导体114，使得该光阻层120具有多个凹洞121(如第5图所示)，所述凹洞121对准于所述中介导体114，以局部显露所述中介导体114，在曝光显影之后，所述中介导体114的显露面积不大于所述中介导体114的被包覆面积。较佳地，所述凹洞121的孔径较佳为小于所述中介导体114的表面覆盖面积，可确保所述中介导体114的侧面不外露于所述凹洞121中。所述凹洞121的孔深为该光阻层120的覆盖厚度T扣去所述中介导体114的突出高度H的差值。
之后，如图6、图7、图8所示，步骤4透过所述凹洞121接合一顶封装件130于该底封装件110上，该顶封装件130包含一第二基板131、一设置于该第二基板131的第二芯片132以及多个第二外接端子133，其中所述第二外接端子133焊接所述中介导体114在所述凹洞121内的显露面积。所述第二外接端子133可包含多个上接合焊球。该第二芯片132可被一形成在第二基板131上的该封胶体134密封包覆。如图6所示，所述第二外接端子133对准于所述中介导体114上。如图7所示，所述第二外接端子133透过所述凹洞121接触所述中介导体114或两者之间的焊接材料。如图8所示，所述第二外接端子133透过所述凹洞121而能与所述中介导体114接合。所述第二外接端子133与所述中介导体114的其中之一或两者具有可回焊接合特性时，在前述半导体封装件立体堆栈方法中，上述接合该顶封装件130的步骤中可包含一回焊步骤，其在一回焊温度下使所述第二外接端子133与对应的所述中介导体114互相接合，该光阻层120在曝光显影之后具有高于回焊温度的耐热温度，约高于摄氏250度。或者，当所述第二外接端子133与所述中介导体114两者皆不具有可回焊接合特性时，所述第二外接端子133与所述中介导体114之间可提供焊接材料，如非锡铅焊膏。
最后，如图9所示，步骤5在接合该顶封装件130与该底封装件110之后，移除该光阻层120。
因此，本发明提供的防止中介导体114桥接的半导体封装件立体堆栈方法使得半导体封装件立体堆栈结构中中介导体114可更微间距地低成本纵向接合，且不会有横向桥接短路的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本项技术者，在不脱离本发明的技术范围内，所作的任何简单修改、等效性变化与修饰，均仍属于本发明的技术范围内。

Claims (10)

1.一种防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，包含：
提供一底封装件，该底封装件包含一第一基板、一设置于该第一基板的第一芯片、多个第一外接端子以及多个中介导体，其中所述中介导体突出设置于该第一基板的上表面周边；
形成一光阻层于该第一基板的上表面上，该光阻层的覆盖厚度大于所述中介导体突出于该第一基板的一高度，以完全包覆所述中介导体；
对该光阻层进行曝光显影，使得该光阻层具有多个凹洞，所述凹洞对准于所述中介导体，以局部显露所述中介导体，在曝光显影之后，所述中介导体的显露面积不大于所述中介导体的被包覆面积；以及
透过所述凹洞接合一顶封装件于该底封装件上，该顶封装件包含一第二基板、一设置于该第二基板的第二芯片以及多个第二外接端子，其中所述第二外接端子焊接所述中介导体在所述凹洞内的显露面积。
2.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，另包含步骤：在接合该顶封装件与该底封装件之后，移除该光阻层。
3.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中该第一芯片覆晶接合于该第一基板，所述中介导体突出于该第一基板的该高度不超过该第一芯片的覆晶背面，而该光阻层的覆盖厚度不低于该第一芯片的覆晶背面。
4.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中所述第二外接端子包含多个上接合焊球。
5.根据权利要求4所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中所述中介导体包含多个下接合焊球。
6.根据权利要求5所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中所述第一外接端子为大于所述中介导体的焊球。
7.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中所述凹洞的孔径小于所述中介导体的表面覆盖面积。
8.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其中该第一基板为印刷电路板。
9.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中该第一基板为半导体中介板。
10.根据权利要求1所述防止中介导体桥接的半导体封装件立体堆栈方法，其特征在于，其中上述接合该顶封装件的步骤中包含一回焊步骤，其在一回焊温度下使所述第二外接端子与对应的所述中介导体互相接合，该光阻层在曝光显影之后具有高于回焊温度的耐热温度。
CN201410715951.7A 2014-12-02 2014-12-02 防止中介导体桥接的半导体封装件立体堆栈方法 Pending CN105720013A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410715951.7A CN105720013A (zh) 2014-12-02 2014-12-02 防止中介导体桥接的半导体封装件立体堆栈方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410715951.7A CN105720013A (zh) 2014-12-02 2014-12-02 防止中介导体桥接的半导体封装件立体堆栈方法

Publications (1)

Publication Number Publication Date
CN105720013A true CN105720013A (zh) 2016-06-29

Family

ID=56146090

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410715951.7A Pending CN105720013A (zh) 2014-12-02 2014-12-02 防止中介导体桥接的半导体封装件立体堆栈方法

Country Status (1)

Country Link
CN (1) CN105720013A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148611A (zh) * 2022-09-01 2022-10-04 盛合晶微半导体(江阴)有限公司 2.5d封装结构及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201005894A (en) * 2008-07-31 2010-02-01 Powertech Technology Inc Pillar-to-pillar flip-chip assembly
TW201205748A (en) * 2010-07-27 2012-02-01 Powertech Technology Inc Ball grid array package
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
US20130200528A1 (en) * 2008-12-12 2013-08-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Vertical Interconnect Structure for 3-D FO-WLCSP
CN103515362A (zh) * 2012-06-25 2014-01-15 台湾积体电路制造股份有限公司 堆叠式封装器件和封装半导体管芯的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201005894A (en) * 2008-07-31 2010-02-01 Powertech Technology Inc Pillar-to-pillar flip-chip assembly
US20130200528A1 (en) * 2008-12-12 2013-08-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Vertical Interconnect Structure for 3-D FO-WLCSP
TW201205748A (en) * 2010-07-27 2012-02-01 Powertech Technology Inc Ball grid array package
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103515362A (zh) * 2012-06-25 2014-01-15 台湾积体电路制造股份有限公司 堆叠式封装器件和封装半导体管芯的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148611A (zh) * 2022-09-01 2022-10-04 盛合晶微半导体(江阴)有限公司 2.5d封装结构及制备方法
CN115148611B (zh) * 2022-09-01 2022-12-06 盛合晶微半导体(江阴)有限公司 2.5d封装结构及制备方法
TWI826339B (zh) * 2022-09-01 2023-12-11 大陸商盛合晶微半導體（江陰）有限公司 2.5d封裝結構及製備方法

Similar Documents

Publication Publication Date Title
US9510463B2 (en) Coreless packaging substrate and fabrication method thereof
KR100743648B1 (ko) 웨이퍼 레벨 시스템 인 패키지의 제조방법
US20130127048A1 (en) Device
CN101809735A (zh) 具有通过镀敷形成的接线柱的互连元件
KR20130090143A (ko) 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
CN102117798A (zh) 堆叠封装
CN109390306A (zh) 电子封装件
JP2011142185A (ja) 半導体装置
US8698311B2 (en) Package substrate and semiconductor package including the same
CN104766837A (zh) 半导体封装件及其制法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
TWI549203B (zh) 防止中介導體橋接之半導體封裝件立體堆疊方法
JP2013012674A (ja) 半導体チップの製造方法、回路実装体及びその製造方法
CN105720013A (zh) 防止中介导体桥接的半导体封装件立体堆栈方法
CN101197344A (zh) 封装基板及其制作方法
JP5666366B2 (ja) 半導体装置の製造方法
CN104979219A (zh) 封装结构的制法
CN201247771Y (zh) 芯片封装载板及其凸块焊盘结构
JP2005123463A (ja) 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器
CN203787410U (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构
KR20070087765A (ko) 적층형 패키지 및 그 제조 방법
JP2006237367A (ja) プリント配線板
CN102931145B (zh) 接垫结构的形成方法
KR101209473B1 (ko) 반도체 패키지 제조용 기판 및 그 제조 방법
JP2009152385A (ja) 電子装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160629