CN101197344A - 封装基板及其制作方法 - Google Patents

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Abstract

本发明是有关于一种封装基板及其制作方法。该封装基板，其包括一基层、一表层线路层、多个导电块与一图案化焊罩层。表层线路层配置于基层的一表面，且表层线路层具有多个接合垫。导电块分别配置于接合垫上。图案化焊罩层配置于基层的表面上，并位于导电块所对应的区域之外，以暴露出导电块。此外，还提出一种上述封装基板的制作方法。上述制程在封装基板上制作高密度分布的基板凸块，以符合高积集度的封装需求。此外，本发明对基板凸块的形成位置与形状进行设计，使得焊罩层位于基板凸块对应的区域之外，因此可避免因焊罩层之热膨胀所造成的可靠度低落等问题。

Description

封装基板及其制作方法
技术领域
本发明涉及一种线路板及其制作方法与半导体元件，且特别是有关于一种封装基板及其制作方法。
背景技术
就半导体封装领域中常见的倒装芯片接合技术而言，通常是在晶圆的主动面上形成芯片垫之后，于各个芯片垫上制作一芯片凸块(chip bump)，以作为由晶圆切割所形成的芯片电性连接至承载器的中介。由于芯片凸块以面阵列的方式排列于芯片的主动面上，使得倒装芯片接合技术适于运用在高接点数及高接点密度的芯片封装结构。此外，相较于打线接合技术，由于芯片凸块可在芯片与承载器之间提供较短的讯号传输路径，使得倒装芯片接合技术可提升芯片封装结构的电性效能(electrical performance)。
传统倒装芯片封装(flip-chip package)采用可控制坍塌芯片连接(controlled collapse chip connection，C4)的技术，其具有凸块自我对位与可维持芯片与封装基板之间距等优点。其中，封装基板通常为有机材料形成的聚合物基板且耐热性较低，所以芯片与聚合物基板接合时所进行的回焊制程的温度不能过高。因此，封装基板的各个接合垫上会预先形成一由低熔点焊料组成的基板凸块(substrate bump)，使得上述回焊制程进行时，基板凸块熔融而包覆对应的未熔融的芯片凸块(熔点较高)以形成一接合凸决(joint bump)，而达成电性连接芯片与封装基板的目的。
现有在封装基板的接合垫上形成低熔点的基板凸块的方式包括网板印刷与电镀等。请参考图1，其绘示已知的一种封装基板的剖面示意图。随着芯片线路布局朝向高积集度发展，封装基板100的相邻接合垫110的间距(pitch)d1将对应地缩短，且接合垫110的分布密度也对应增加。
若以网板印刷的方式来形成基板凸块，将受限于网板本身的制作与印刷焊料的极限，而无法形成符合此高密度需求的基板凸块，且过小的接合垫110的间距d1也容易使得填入的基板凸块130误桥接，而影响制程良率。因此，以电镀方式形成基板凸块的方法被提出，用以符合高积集度的基板制作需求。
然而，考虑光阻曝光时的对位误差，已知制作封装基板100上的基板凸块130时，必须在焊罩层120的开口122之外预留部分的面积，使得所形成的基板凸块130会覆盖部份的焊罩层120。当封装基板100进行热制程或实际应用于倒装芯片封装时，便可能因为焊罩层120与封装基板100的热膨胀系数(coefficient of thermal expansion，CTE)不匹配，使得接合凸块受到下方的焊罩层120的应力作用而自接合垫110上剥离或脱落，因而影响芯片封装结构的可靠度。
由此可见，上述现有的封装基板在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决封装基板存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
发明内容
本发明的目的在于，克服现有的封装基板存在的缺陷，而提供一种新的封装基板，所要解决的技术问题是使其具有高密度分布的基板凸块，以应用于高积集度的芯片封装技术中，并有助于提高芯片封装结构的可靠度，从而更加适于实用。
本发明的另一目的在于，提供一种封装基板的制作方法，所要解决的技术问题是使其适于形成高密度分布的基板凸块，且具有较高的制程良率，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种封装基板，其包括一基层、一表层线路层、多个导电块与一图案化焊罩层。表层线路层配置于基层的一表面，且表层线路层具有多个接合垫。导电块分别配置于接合垫上。图案化焊罩层配置于基层的表面上，并位于导电块所对应的区域之外，以暴露出导电块。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在本发明的一实施例中，上述图案化焊罩层更可位于接合垫所对应的区域之外，以暴露出接合垫。
在本发明的一实施例中，上述导电块包括多个金属柱。
在本发明的一实施例中，上述导电块的材质包括铜。
在本发明的一实施例中，上述的基层上可具有一芯片接合区，且接合垫呈阵列排列于芯片接合区内。此外，图案化焊罩层暴露出芯片接合区。
在本发明的一实施例中，上述封装基板还包括一有机可焊性保护层(organic solderability preservatives，OSP)，其配置于导电块与接合垫表面。
在本发明的一实施例中，上述基层包括多个介电层与至少一内层线路层，且内层线路层配置于两相邻的介电层之间。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种封装基板的制作方法，其包括下列步骤。首先，提供一基层。接着，形成一电镀种子层于基层的一表面上。接着，覆盖一第一图案化罩幕于基层的表面上，且第一图案化罩幕暴露出部分的电镀种子层。接着，电镀形成一表层线路层于第一图案化罩幕所暴露的电镀种子层上，其中表层线路层具有多个接合垫。之后，覆盖一第二图案化罩幕于第一图案化罩幕与表层线路层上，且第二图案化罩幕暴露出每一接合垫的至少部份区域。之后，电镀形成多个导电块于第二图案化罩幕所暴露的接合垫上。之后，移除第一图案化罩幕与第二图案化罩幕。然后，移除表层线路层以外的电镀种子层。然后，形成一图案化焊罩层于基层的表面上，且图案化焊罩层暴露出导电块。
在本发明的一实施例中，上述形成图案化焊罩层的方法包括下列步骤。首先，形成一焊罩材料层于基层的表面上，使其覆盖表层线路层与导电块。接着，对焊罩材料层进行一图案化制程，以移除导电块所对应的焊罩材料层。此外，上述图案化制程包括对焊罩材料层进行一微影制程。
在本发明的一实施例中，在上述封装基板的制作方法中，还使图案化焊罩层暴露出接合垫。
在本发明的一实施例中，上述基层上具有一芯片接合区，且接合垫呈阵列排列于芯片接合区内。此外，在上述封装基板的制作方法中，还使图案化焊罩层暴露出芯片接合区。
在本发明的一实施例中，上述封装基板的制作方法还包括在形成图案化罩幕层之后，对导电块与接合垫进行一表面处理。此外，上述表面处理包括形成一有机可焊性保护层于导电块与接合垫表面。
在本发明的一实施例中，上述第一图案化罩幕或第二图案化罩幕包括干膜光阻(dry film photoresist)。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明借由上述制程在封装基板上制作高密度分布的基板凸块，以符合高积集度的封装需求。此外，本发明更进一步对基板凸块的形成位置与形状进行设计，使得焊罩层位于基板凸块对应的区域之外，因此可避免因焊罩层之热膨胀所造成的可靠度低落等问题。
综上所述，本发明特具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，在技术上有较大的进步，并产生了好用及实用的效果，从而更加适于实用。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1绘示已知的一种封装基板的剖面示意图。
图2A绘示本发明第一实施例的一种封装基板的俯视示意图。
图2B绘示图2A的封装基板沿着线I-I’的剖面示意图。
图3A至图3I绘示图2B的封装基板的制作方法的过程示意图。
图4绘示图2B的封装基板应用于一芯片封装结构的示意图。
图5A绘示本发明第二实施例的一种封装基板的俯视示意图。
图5B绘示图5A的封装基板沿着线II-II’的剖面示意图。
图6A绘示本发明第三实施例的一种封装基板的俯视示意图。
图6B绘示图6A的封装基板沿着线III-III’的剖面示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明的具体实施方式、结构、特征及其功效，详细说明如后。
第一实施例
图2A绘示本发明第一实施例的一种封装基板的俯视示意图，图2B绘示图2A的封装基板沿着线I-I′的剖面示意图。请参考图2A与图2B，第一实施例的封装基板300包括一基层310、一表层线路层320、多个导电块330与一图案化焊罩层340。表层线路层320配置于基层310的一表面S1，且表层线路层320具有多个接合垫322。导电块330分别配置于接合垫322上，用以作为基板凸块。此外，图案化焊罩层340配置于基层310的表面S1上，并位于导电块330所对应的区域之外，以暴露出导电块330。
在第一实施例中，导电块330包括多个金属柱，且其材质包括铜。此外，封装基板300还包括一有机可焊性保护层350(图2A省略绘示)，其配置于导电块330与接合垫322表面。有机可焊性保护层350可避免导电块330与接合垫322因接触外界空气而氧化，如此即可延长导电块330制作完成之后的保存时间。当封装基板300与一芯片进行后续的倒装芯片接合制程之前，封装基板300会预先受热而使得有机可焊性保护层350挥发。
第一实施例的封装基板300的基层310包括多个介电层312、至少一内层线路层314(图2B示意地绘示两层)与多个导电孔道316，且封装基板300还包括另一表层线路层360。各个内层线路层314配置于两相邻的介电层312之间，且表层线路层360配置于基层310的相对于表面S1的另一表面S2上。此外，各个导电孔道316贯穿介电层312的其中之一。导电孔道316的其中之一电性连接表层线路层320与邻近的内层线路层314，且导电孔道316的其中之一电性连接内层线路层314，且导电孔道316的其中之一电性连接表层线路层360与邻近的内层线路层314。
图3A至图3I绘示图2B之封装基板的制作方法的过程示意图。首先，请参考图3A，提供一基层310。接着，例如以溅镀的方式形成一电镀种子层L于基层310的表面S1上。
接着，请参考图3B，覆盖一第一图案化罩幕M1于基层310的表面S1上，且第一图案化罩幕M1暴露出部分的电镀种子层L。值得注意的是，第一图案化罩幕M1可借由预先全面形成一干膜光阻于表面S1上，且再对于干膜光阻进行微影制程而完成。
接着，请参考图3C，电镀形成一表层线路层320于第一图案化罩幕M1所暴露的电镀种子层L上，其中表层线路层320具有多个接合垫322。
之后，请参考图3D，覆盖一第二图案化罩幕M2于第一图案化罩幕M1与表层线路层320上，且第二图案化罩幕M2暴露出每一接合垫322的至少部份区域。值得注意的是，第二图案化罩幕M2可借由预先全面形成一干膜光阻于第一图案化罩幕M1与表层线路层320上，且再对于干膜光阻进行微影制程而完成。
之后，请参考图3E，电镀形成多个导电块330于第二图案化罩幕M2所暴露的接合垫322上。接着，如图3E与图3F所示，移除第一图案化罩幕M1与第二图案化罩幕M2。若第一图案化罩幕M1与第二图案化罩幕M2为干膜光阻，则移除第一图案化罩幕M1与第二图案化罩幕M2的方式可借由氢氧化钠水溶液或有机溶剂来移除第一图案化罩幕M1与第二图案化罩幕M2。
然后，请参考图3F与图3G，移除表层线路层320以外的电镀种子层L。在此必须说明的是，移除表层线路层320以外的电镀种子层L是借由以下步骤完成。预先在表层线路层320上形成一第三图案化罩幕(未绘示)，其暴露表层线路层320之外的电镀种子层L。接着，经由蚀刻制程移除暴露于第三图案化罩幕之外的电镀种子层L。最后，移除第三图案化罩幕。
然后，请参考图3H，形成一图案化焊罩层340于基层310的表面S1上，且图案化焊罩层340暴露出导电块330。值得说明的是，形成上述图案化焊罩层340的方法包括预先形成一焊罩材料层(未绘示)于基层310的表面S1上，使其覆盖表层线路层320与导电块330，接着再对焊罩材料层进行一图案化制程(微影制程)，以移除导电块330所对应的焊罩材料层，而形成图案化焊罩层340。至此，封装基板300基本上已制作完成。
然后，请参考图3I，可对导电块330与接合垫322进行一表面处理，其例如形成一有机可焊性保护层350于导电块330与接合垫322表面。此外，在另一实施例中，在封装基板300的无铅表面处理的选择中，除了上述常见的有机可焊性保护层350之外，化镀镍金、浸镀银、浸镀锡与无铅喷锡都是可依设计者的需求而采用的表面处理的方式之一。
请参考图4，其绘示图2B之封装基板应用于一芯片封装结构的示意图。芯片封装结构30包括一芯片32、封装基板300与多个芯片凸块34。芯片32配置于封装基板300之表层线路层320的上方，且芯片32朝向表层线路层320的表面S3具有多个芯片垫32a。此外，芯片凸块34对应连接于芯片垫32a与导电块330之间，使得芯片32与封装基板300电性连接。另外，焊球36配置于基层310的远离芯片32的一侧，以作为电性连接下一层级的电子装置(未绘示)之用。
值得注意的是，芯片凸块34并不会与图案化焊罩层340有所接触，且芯片凸块34与图案化焊罩层340保持一特定距离。
第二实施例
图5A绘示本发明第二实施例的一种封装基板的俯视示意图，图5B绘示图5A的封装基板沿着线II-II′的剖面示意图。请参考图5A与图5B，第二实施例的封装基板400与第一实施例的封装基板300的主要不同之处在于，第二实施例的封装基板400的图案化焊罩层440还可位于接合垫422所对应的区域之外，以暴露出接合垫422与其上的导电块430。
第三实施例
图6A绘示本发明第三实施例的一种封装基板的俯视示意图，图6B绘示图6A的封装基板沿着线III-III′的剖面示意图。请参考图6A与图6B，本实施例的封装基板500与上述实施例的封装基板300、400的主要不同之处在于图案化焊罩层540暴露出整个区域(与芯片接合之区域)的接合垫522与导电块530。更详细而言，封装基板500在基层510上具有一芯片接合区A，接合垫522与其上的导电块530呈阵列排列于芯片接合区A内，而图案化焊罩层540暴露出芯片接合区A。上述第二实施例与第三实施例的焊罩层设计皆可或多或少减少焊罩层材料的使用量，并有助于降低制作焊罩层时所使用的光罩的复杂度，因此可进一步节省制程成本与简化制程。
综上所述，本发明的封装基板及其制作方法至少具有以下特征与优点：
一、本发明借由电镀的方式来形成导电块，所以在相邻接合垫的间距缩短的情形下，导电块仍可被准确地形成于对应的接合垫上，因此可符合高积集度的封装需求。
二、本发明在形成接合垫之后，先形成作为基板凸块的导电块，再形成焊罩层，因此焊罩层不会位于导电块下方，可有效避免已知因焊罩层的热膨胀所造成的问题，进而提高产品的可靠度。
三、本发明可对焊罩层的位置进行设计，例如使焊罩层仅暴露出导电块，或使焊罩层同时暴露出导电块与接合垫，或甚至使焊罩层暴露出封装基板上的整个芯片接合区，因此不仅制程较为简单且具弹性，更有助于节省制作成本。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (17)

1.一种封装基板，其特征在于包括：
一基层；
一表层线路层，配置于该基层的一表面，其中该表层线路层具有多个接合垫；
多个导电块，分别配置于所述的接合垫上；以及
一图案化焊罩层，配置于该基层的该表面上，并位于这些导电块所对应的区域之外，以暴露出这些导电块。
2.根据权利要求1所述的封装基板，其特征在于其中该图案化焊罩层还位于所述的接合垫所对应的区域之外，以暴露出所述的接合垫。
3.根据权利要求1所述的封装基板，其特征在于其中所述的导电块包括多个金属柱。
4.根据权利要求1所述的封装基板，其特征在于其中所述的导电块的材质包括铜。
5.根据权利要求1所述的封装基板，其特征在于其中该基层上具有一芯片接合区，且所述的接合垫呈阵列排列于该芯片接合区内。
6.根据权利要求5所述的封装基板，其特征在于其中该图案化焊罩层暴露出该芯片接合区。
7.根据权利要求1所述的封装基板，其特征在于还包括一有机可焊性保护层，配置于所述的导电块与所述的接合垫表面。
8.根据权利要求1所述的封装基板，其特征在于其中该基层包括多个介电层与至少一内层线路层，且该内层线路层系配置于两相邻的介电层之间。
9.一种封装基板的制作方法，其特征在于包括：
提供一基层；
形成一电镀种子层于该基层的一表面上；
覆盖一第一图案化罩幕于该基层的该表面上，且该第一图案化罩幕暴露出部分的该电镀种子层；
电镀形成一表层线路层于该第一图案化罩幕所暴露的该电镀种子层上，其中该表层线路层具有多个接合垫；
覆盖一第二图案化罩幕于该第一图案化罩幕与该表层线路层上，且该第二图案化罩幕暴露出每一接合垫的至少部份区域；
电镀形成多个导电块于该第二图案化罩幕所暴露的所述的接合垫上；
移除该第一图案化罩幕与该第二图案化罩幕；
移除该表层线路层以外的该电镀种子层；
形成一图案化焊罩层于该基层的该表面上，且该图案化焊罩层暴露出所述的导电块。
10.根据权利要求9所述的封装基板的制作方法，其特征在于其中形成该图案化焊罩层的方法包括：
形成一焊罩材料层于该基层的该表面上，使其覆盖该表层线路层与所述的导电块；以及
对该焊罩材料层进行一图案化制程，以移除所述的导电块所对应的该焊罩材料层。
11.根据权利要求10所述的封装基板的制作方法，其特征在于其中该图案化制程包括对该焊罩材料层进行一微影制程。
12.根据权利要求9所述的封装基板的制作方法，其特征在于其中还使该图案化焊罩层暴露出所述的接合垫。
13.根据权利要求9所述的封装基板的制作方法，其特征在于其中该基层上具有一芯片接合区，且所述的接合垫呈阵列排列于该芯片接合区内。
14.根据权利要求13所述的封装基板的制作方法，其特征在于其中还使该图案化焊罩层暴露出该芯片接合区。
15.根据权利要求9所述的封装基板的制作方法，其特征在于还包括在形成该图案化罩幕层之后，对所述的导电块与所述的接合垫进行一表面处理。
16.根据权利要求15所述的封装基板的制作方法，其特征在于其中该表面处理包括形成一有机可焊性保护层于所述的导电块与所述的接合垫表面。
17.根据权利要求9所述的封装基板的制作方法，其特征在于其中该第一图案化罩幕或该第二图案化罩幕包括干膜光阻。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102398886A (zh) * 2010-09-15 2012-04-04 矽品精密工业股份有限公司 具微机电元件的封装结构及其制法
CN102867806A (zh) * 2011-07-08 2013-01-09 欣兴电子股份有限公司 封装基板及其制造方法
CN103531573A (zh) * 2012-07-05 2014-01-22 日月光半导体制造股份有限公司 用于半导体封装结构的基板及其制造方法
CN103959486A (zh) * 2011-12-08 2014-07-30 皇家飞利浦有限公司 具有厚金属层的半导体发光器件
CN105448883A (zh) * 2014-08-12 2016-03-30 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板及、芯片封装结构及二者之制作方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102398886A (zh) * 2010-09-15 2012-04-04 矽品精密工业股份有限公司 具微机电元件的封装结构及其制法
CN102398886B (zh) * 2010-09-15 2014-07-23 矽品精密工业股份有限公司 具微机电元件的封装结构及其制法
CN102867806A (zh) * 2011-07-08 2013-01-09 欣兴电子股份有限公司 封装基板及其制造方法
US8912642B2 (en) 2011-07-08 2014-12-16 Unimicron Technology Corporation Packaging substrate and fabrication method thereof
US10076039B2 (en) 2011-07-08 2018-09-11 Unimicron Technology Corp. Method of fabricating packaging substrate
CN103959486A (zh) * 2011-12-08 2014-07-30 皇家飞利浦有限公司 具有厚金属层的半导体发光器件
CN103531573A (zh) * 2012-07-05 2014-01-22 日月光半导体制造股份有限公司 用于半导体封装结构的基板及其制造方法
US9224707B2 (en) 2012-07-05 2015-12-29 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US9437532B2 (en) 2012-07-05 2016-09-06 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
CN103531573B (zh) * 2012-07-05 2016-09-14 日月光半导体制造股份有限公司 用于半导体封装结构的基板及其制造方法
CN105448883A (zh) * 2014-08-12 2016-03-30 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板及、芯片封装结构及二者之制作方法
CN105448883B (zh) * 2014-08-12 2017-11-24 碁鼎科技秦皇岛有限公司 芯片封装基板及、芯片封装结构及二者之制作方法

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