JP2013012674A - 半導体チップの製造方法、回路実装体及びその製造方法 - Google Patents
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Abstract
【課題】低背実装に適した回路実装体を提供する。
【解決手段】半導体チップ１が、チップ本体１１及び電極２１を備える。チップ本体１１は、一方の面１２と、他方の面１３と、一方の面１２の外縁と他方の面１３の外縁とを結ぶ周側面１４と、周側面１４に凹設され、一方の面１２から他方の面１３にかけて延びた溝１８と、を有する。電極２１が溝１８に埋め込まれている。チップ本体１１の一方の面１２又は他方の面１３がプリント配線板５１の表面５２に向いて、電極２１がパッド５４に近接するよう半導体チップ１がプリント配線板５１の表面５２に搭載され、ろう材５５がチップ本体１１の周側面１４の外側においてパッド５４及び電極２１に接合されている。
【選択図】図１
【解決手段】半導体チップ１が、チップ本体１１及び電極２１を備える。チップ本体１１は、一方の面１２と、他方の面１３と、一方の面１２の外縁と他方の面１３の外縁とを結ぶ周側面１４と、周側面１４に凹設され、一方の面１２から他方の面１３にかけて延びた溝１８と、を有する。電極２１が溝１８に埋め込まれている。チップ本体１１の一方の面１２又は他方の面１３がプリント配線板５１の表面５２に向いて、電極２１がパッド５４に近接するよう半導体チップ１がプリント配線板５１の表面５２に搭載され、ろう材５５がチップ本体１１の周側面１４の外側においてパッド５４及び電極２１に接合されている。
【選択図】図１
Description
本発明は、半導体チップの製造方法、回路実装体及びその製造方法に関する。
半導体ベアチップ（例えば、特許文献１参照）を実装する方法として、ワイヤボンディング法とフリップチップ実装法がある。
ワイヤボンディング法は、半導体ベアチップを配線板上に載せ、その半導体ベアチップの周囲にある配線板のボンディングパッドと、半導体ベアチップの上面にある端子をワイヤで接続する方法である。そのため、実装エリアは、ボンディングパッドまで広がって、半導体ベアチップのサイズよりも大きくなってしまう。従って、ワイヤボンディング法は、高密度実装に不適である。また、ワイヤは半導体ベアチップの上面にある端子から周囲のボンディングパッドまで弓なり状に架設されるから、ワイヤの上端の位置が半導体ベアチップの上面よりも上になってしまう。従って、ワイヤボンディング法は、低背実装にも不適である。
フリップチップ実装法は、半導体ベアチップの表面に設けられた端子に半田を印刷し、半導体ベアチップと配線板を互いに近づけて、半田を配線板のパッドに載せ、半田をリフローすることで半田を配線板のパッドと半導体ベアチップの端子に接合する方法である。配線板のパッドが半導体ベアチップの周囲ではなく、半導体ベアチップの下にあるため、フリップチップ実装法の方がワイヤボンディング法よりも実装エリアが狭くなるという利点がある。しかし、半田の接合強度を向上させるため、相当量の半田が必要である。また、配線板と半導体ベアチップの互いに対向する面の共平面性（coplanarity）が低い場合でも、接合不良が発生しないように、相当量の半田が必要である。そのため、実装高さが半田の高さの分だけ高くなってしまい、フリップチップ実装法は低背実装に不適である。
そこで、本発明が解決しようとする課題は、低背実装に適した半導体チップの製造方法、回路実装体及びその製造方法を提供することである。
以上の課題を解決するために、本発明は、
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法である。
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法である。
本発明は、
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法である。
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法である。
本発明は、一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体である。
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体である。
本発明は、一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法である。
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法である。
本発明によれば、ろう材がチップ本体の周側面の外側において電極とパッドに接合されているから、実装高さがチップ本体の厚み程度である。従って、本発明に係る回路実装体は、低背実装に適している。
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
〔半導体チップの構成・構造〕
図１は、半導体チップ１の斜視図である。図２は、図１に示されたII−IIに沿った断面を矢印方向に見て示した断面図である。
図１は、半導体チップ１の斜視図である。図２は、図１に示されたII−IIに沿った断面を矢印方向に見て示した断面図である。
この半導体チップ１は、いわゆるベアチップである。半導体チップ１は、チップ本体１１及び複数の電極２１を備える。
チップ本体１１は、半導体ウエハを個片化したものである。チップ本体１１は、一方の面１２と、一方の面１２の反対側となる他方の面１３とを有するとともに、一方の面１２と他方の面１３の間に厚みを有する。一方の面１２は正方形型又は長方形型の外縁を有し、他方の面１３も正方形型又は長方形型の外縁を有する。チップ本体１１は、一方の面１２の外縁と他方の面１３の外縁とを結ぶとともに、チップ本体１１の厚み部分を囲んだ周側面１４を有する。また、チップ本体１１は、一方の面１２と他方の面１３の間に基層１５、集積回路層１６及びパッシベーション膜１７を有する。集積回路層１６が基層１５上に形成され、パッシベーション膜１７が集積回路層１６上に成膜されている。パッシベーション膜１７の表面がチップ本体１１の一方の面１２であり、一方の面１２の反対側であって基層１５の表面が他方の面１３である。基層１５、集積回路層１６及びパッシベーション膜１７の周縁がチップ本体１１の側周面１４を構成する。
基層１５は、例えばシリコン又はＧａＡｓ等の半導体からなる。集積回路層１６には、各種電気素子（例えば、ダイオード、トランジスタ、抵抗、コンデンサ、メモリセル等）及び配線等からなる集積回路が形成されている。パッシベーション膜１７は、酸化シリコン又は窒化シリコンを含む。
チップ本体１１は、周側面１４に凹設された複数の溝１８を有する。これら溝１８は、チップ本体１１の一方の面１２から他方の面１３にかけて厚み方向に延びている。これら溝１８は、互いに平行となって、周側面１４に沿って周方向に配列されている。
これら溝１８には、電極２１が埋め込まれている。電極２１はチップ本体１１の一方の面１２、他方の面１３及び周側面１４において露出している。電極２１の一方の端面２２がチップ本体１１の一方の面１２に揃っており、電極２１の他方の端面２３がチップ本体１１の他方の面１３に揃っており、電極２１の一の側面２４がチップ本体１１の周側面１４に揃っており、電極２１の他の側面が溝１８の内面に密着している。なお、電極２１の一方の端面２２がチップ本体１１の一方の面１２に対して凹んでいてもよい。また、電極２１の他方の端面２３がチップ本体１１の他方の面１３に対して凹んでいてもよい。
これら電極２１は、集積回路層１６に形成された配線や各種電気素子の端子に接続されている。これら電極２１は、集積回路層１６に含まれる集積回路の入出力電極である。これら複数の電極２１のうち１つ又は幾つかが、集積回路層１６に含まれる集積回路に接続されていないダミー電極であってもよい。もちろん、これら電極２１のなかにダミー電極が存在せず、すべての電極２１が入出力電極であってもよい。
〔プリント回路実装体の構成・構造〕
図３は、プリント回路実装体(printed circuit assembly)５０を示した斜視図である。図４は、プリント回路実装体５０を分解して示した分解斜視図である。図５は、図３に示されたIII−IIIに沿った断面を矢印方向に見て示した断面図である。図６〜図９は、変形例に係るIII−III断面図である。
図３は、プリント回路実装体(printed circuit assembly)５０を示した斜視図である。図４は、プリント回路実装体５０を分解して示した分解斜視図である。図５は、図３に示されたIII−IIIに沿った断面を矢印方向に見て示した断面図である。図６〜図９は、変形例に係るIII−III断面図である。
図３〜図９に示すように、プリント回路実装体５０は、半導体チップ１、プリント配線板（printed wiring board）５１及び複数のろう材（導電材）５５等を備える。
このプリント配線板５１は、リジッド(rigid)基板又はフレキシブル(flexible)基板である。また、プリント配線板５１は、片面基板、両面基板又は多層基板である。片面基板とは、プリント配線板５１の一方の面５２に配線パターンが形成されたものである。両面基板とは、プリント配線板５１のである一方の面５２と他方の面５３の両面に配線パターンが形成されたものである。多層基板とは、積層された多数の絶縁体層の各層間に配線パターンが形成されたものである。
プリント配線板５１の一方の面５２上には、枠状に配列された複数のパッド（ランド）５４が形成されている。
チップ本体１１の一方の面１２がプリント配線板５１の一方の面５２に向けられて、チップ本体１１が、複数のパッド５４からなる枠状列の内側においてプリント配線板５１の一方の面５２上に搭載されている。接着材層５６がチップ本体１１の一方の面１２とプリント配線板５１の一方の面５２との間に挟まれて、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２が接着材層５６によって接着されている。接着材層５６は、ダイアタッチメントフィルム、絶縁性接着剤、異方導電性接着剤、アンダーフィル材その他の接着剤からなる。なお、図６に示すように、接着材層５６が省略され、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２が接してもよい。
図５〜図９に示すように、半導体チップ１の電極２１がパッド５４に近接している。具体的には、図５、図６、図８に示すように、半導体チップ１の電極２１の一部又は全体がパッド５４の一部に重なっている。図５、図６では、電極２１の一部がパッド５４の一部に重なっている状態を示す。図８では、電極２１の全体がパッド５４の一部に重なっている状態を示す。なお、図７に示すように、接着材層５６の有無に関わらず、電極２１がパッド５４に重なっていなくてもよい。
図５〜図９に示すように、ろう材５５がパッド５４に搭載され、ろう材５５とパッド５４が接合されている。ろう材５５がチップ本体１１の周側面１４の外に配置され、電極２１の側面２４とろう材５５が接合されている。なお、図８、図９に示すように、ろう材５５の一部が電極２１の一方の端面２２とパッド５４の間に入り込んで、電極２１の一方の端面２２とパッド５４がろう材５５の一部によってろう接（半田付け）されてもよい。電極２１の一方の端面２２がチップ本体１１の一方の面１２に対して凹んでいる場合、接着材層５６が無いときには、電極２１の一方の端面２２とパッド５４がろう材５５の一部によってろう接（半田付け）されても、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２が接する。
図５、図７に示すように、接着材層５６が、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２との間から、電極２１とパッド５４の重なった部分にはみ出ている。そのため、図５に示すように、電極２１の一部がパッド５４の一部に重なっている場合には、電極２１の一部又は全体が接着材層５６によってパッド５４の一部に接着されている。なお、図８、図９に示すように、接着材層５６がチップ本体１１の一方の面１２とプリント配線板５１の一方の面からはみ出ていなくてもよい。
ろう材５５は導体からなる。具体的には、ろう材５５は半田、金その他の金属材料からなる。
半導体チップ１は、以上のようにして、プリント配線板５１の一方の面５２上に表面実装されている。なお、チップ本体１１の他方の面１３がプリント配線板５１の一方の面５２に向けられて、チップ本体１１がプリント配線板５１の一方の面５２上に搭載されていてもよい。
〔半導体チップの製造方法（１）〕
半導体チップ１について説明する。
図１０は、半導体ウエハ１１１の平面図である。図１１は、図１０のXI−XIに沿った断面を矢印方向に見て示した断面図である。
半導体チップ１について説明する。
図１０は、半導体ウエハ１１１の平面図である。図１１は、図１０のXI−XIに沿った断面を矢印方向に見て示した断面図である。
この半導体ウエハ１１１から複数の半導体チップ１を製造する。半導体ウエハ１１１はチップ本体１１よりも大きな半導体基板であって、複数のチップ本体１１を半導体ウエハ１１１から取ることができる。半導体ウエハ１１１は、シリコン又はＧａＡｓ等の半導体からなる基層１１５上に集積回路層１１６が形成され、酸化シリコン又は窒化シリコンを含むパッシベーション膜１１７が集積回路層１１６上に積み重ねられている。半導体ウエハ１１１は、格子線Ｇ１によって複数のマス目（セル）Ｃに区分けされている。各マス目Ｃ内には、マス目Ｃよりも僅かに小さい正方形型又は長方形型のチップ領域Ａがある。集積回路層１１６には、それらチップ領域Ａごとに集積回路が設けられている。格子線Ｇ１および矩形状のチップ領域Ａのいずれも、文字通り凹凸等がある訳ではないので、目視により確認することはできない。そこで、後程示すようなこれらのラインに沿って切断するプロセスや切削するプロセスは、ＣＡＤ等でコントロールすることにより行う。
図１２に示すように、半導体ウエハ１１１の一方の面１１２上全体に感光材であるレジスト１３０を塗布した後、そのレジスト１３０の露光・現像をすることによってレジスト１３０に複数の開口１３１を形成する。ここで、一つのマス目Ｃ内につき、複数の開口１３１を配置させる。また、それぞれのマス目Ｃ内において、複数の開口１３１を正方形型又は長方形型に配列させ、複数の開口１３１をチップ領域Ａの外縁上に位置させ、チップ領域Ａの外縁がこれら開口１３１の中心を通るようにする。
次に、レジスト１３０をマスクとして、半導体ウエハ１１１のうち開口１３１内をエッチングする。これにより、図１３及び図１４に示すように、半導体ウエハ１１１の一方の面１１２に複数のビアホール１１８を形成する。この際、ビアホール１１８を基層１１５まで至らせるが、ビアホール１１８を半導体ウエハ１１１の他方の面１１３まで貫通させず、ビアホール１１８の深さを半導体ウエハ１１１の厚さよりも浅くする。なお、図１５に示すように、ビアホール１１８を半導体ウエハ１１１の他方の面１１３まで貫通させてもよい。
レーザー光照射法によってビアホール１１８を形成してもよい。つまり、半導体ウエハ１１１の一方の面１１２のうちチップ領域Ａの外縁にレーザー光を照射することによって、複数のビアホール１１８を半導体ウエハ１１１に形成してもよい。レーザー光照射法によってビアホール１１８を形成する場合には、レジスト１３０を省略することもできる。
ビアホール１１８の形成後、レジスト１３０を剥離する。
次に、図１６に示すように、メッキ法によってビアホール１１８内に導体１２１を成長させることで、ビアホール１１８内に導体１２１を埋め込む。前の工程で形成したビアホール１１８が貫通孔である場合には、ビアホール１１８内に導体１２１を埋め込むことによって、導体１２１が半導体ウエハ１１１の一方の面１１２から他方の面１１３に貫通し、貫通導体（導体１２１）が形成される。なお、金属ナノペーストをビアホール１１８内に注入して、その金属ナノペーストを硬化することで、ビアホール１１８内に導体１２１を埋め込んでもよい。
次に、図１６に示すように、メッキ法によってビアホール１１８内に導体１２１を成長させることで、ビアホール１１８内に導体１２１を埋め込む。前の工程で形成したビアホール１１８が貫通孔である場合には、ビアホール１１８内に導体１２１を埋め込むことによって、導体１２１が半導体ウエハ１１１の一方の面１１２から他方の面１１３に貫通し、貫通導体（導体１２１）が形成される。なお、金属ナノペーストをビアホール１１８内に注入して、その金属ナノペーストを硬化することで、ビアホール１１８内に導体１２１を埋め込んでもよい。
次に、図１７に示すように、半導体ウエハ１１１の他方の面１１３を研削することによって、半導体ウエハ１１１を薄くする。前の工程で形成したビアホール１１８が貫通孔でない場合には、半導体ウエハ１１１の研削工程によって、導体１２１を半導体ウエハ１１１の他方の面１１３で露出させて、導体１２１を半導体ウエハ１１１の一方の面１１２から他方の面１１３に貫通させた状態にし、貫通導体（導体１２１）を形成する。なお、導体１２１の両端面をライトエッチングすることによって、導体１２１の一端面を半導体ウエハ１１１の一方の面１１２に対して凹ませるとともに、導体１２１の他端面を半導体ウエハ１１１の他方の面１１３に対して凹ませてもよい。
次に、図１８に示すように、ダイサーを用いて半導体ウエハ１１１を格子線Ｇ１に沿って切断することによって、半導体ウエハ１１１を細分割する。つまり、格子線Ｇ１が切断線であり、半導体ウエハ１１１から複数の個片体１０１を切り出す。１つの個片体１０１の周側面（切断面）１１４の内側において複数の導体１２１が正方形型又は長方形型に配列されている。これら個片体１０１は半導体チップ１よりもサイズが大きい。
次に、図１９に示すように、ダイサーを用いて個片体１０１をチップ領域Ａの外縁に沿って切断することで、個片体１０１の枠状縁部分（チップ領域Ａよりも外側の部分）を切り落として、１つの個片体１０１から１つの半導体チップ１を取り出す。この際、１つの個片体１０１に設けられた複数の導体１２１をチップ領域Ａの外縁に沿って切断するので、これら導体１２１の半体である電極２１の側面２４が切断面となり、側面２４が露出される。
なお、チップ領域Ａの外縁に沿って個片体１０１を切断するのではなく、個片体１０１の周側面１１４をチップ領域Ａの外縁まで研削することによって、１つの個片体１０１から１つの半導体チップ１を取り出してもよい。個片体１０１の周側面１１４をチップ領域Ａの外縁まで研削すれば、複数の導体１２１も露出されて、これら導体１２１が半体となる。これら導体１２１の半体が電極２１である。
〔半導体チップの製造方法（２）〕
上述の半導体チップの製造方法（１）では、ダイサーを用いて半導体ウエハ１１１を複数の個片体１０１に細分割した後に、個片体１０１の枠状縁部分（チップ領域Ａよりも外側の部分）を切断又は研削により除去した。それに対して、製造方法（２）では、図２０に示すように、ダイサーによって半導体ウエハ１１１及び導体１２１をチップ領域Ａの外縁に重なった格子線Ｇ２に沿って切断することによって、半導体ウエハ１１１を直接的に複数の半導体チップ１に細分割する。勿論、導体１２１は半分に切断される。
上述の半導体チップの製造方法（１）では、ダイサーを用いて半導体ウエハ１１１を複数の個片体１０１に細分割した後に、個片体１０１の枠状縁部分（チップ領域Ａよりも外側の部分）を切断又は研削により除去した。それに対して、製造方法（２）では、図２０に示すように、ダイサーによって半導体ウエハ１１１及び導体１２１をチップ領域Ａの外縁に重なった格子線Ｇ２に沿って切断することによって、半導体ウエハ１１１を直接的に複数の半導体チップ１に細分割する。勿論、導体１２１は半分に切断される。
以上に説明した相違点を除いて、半導体チップの製造方法（２）は、上述の半導体チップの製造方法（１）と同様である。
半導体ウエハ１１１から直接的に複数の半導体チップ１を切り出したから、この製造方法（２）は上述の製造方法（１）よりも工程数が少ない。
半導体ウエハ１１１から直接的に複数の半導体チップ１を切り出したから、この製造方法（２）は上述の製造方法（１）よりも工程数が少ない。
〔半導体チップの製造方法（３）〕
上述の半導体チップの製造方法（１）では、格子線Ｇ１の各マス目Ｃ内にあるチップ領域Ａの外縁に沿って複数のビアホール１１８を配列するように、複数のビアホール１１８をチップ領域Ａの外縁に形成した。それに対して、図２１に示すように、複数のビアホール１１８を格子線Ｇ１に沿って配列するように、複数のビアホール１１８を格子線Ｇ１上に形成してもよい。この際、格子線Ｇ１がこれらビアホール１１８の中心を通るようにする。従って、マス目Ｃがチップ領域となる。
上述の半導体チップの製造方法（１）では、格子線Ｇ１の各マス目Ｃ内にあるチップ領域Ａの外縁に沿って複数のビアホール１１８を配列するように、複数のビアホール１１８をチップ領域Ａの外縁に形成した。それに対して、図２１に示すように、複数のビアホール１１８を格子線Ｇ１に沿って配列するように、複数のビアホール１１８を格子線Ｇ１上に形成してもよい。この際、格子線Ｇ１がこれらビアホール１１８の中心を通るようにする。従って、マス目Ｃがチップ領域となる。
その後、ビアホール１１８内に導体１２１を埋め込み、半導体ウエハ１１１の他方の面１１３を研削する。そして、ダイサーを用いて半導体ウエハ１１１を格子線Ｇ１に沿って切断することによって、半導体ウエハ１１１を複数の半導体チップ１に細分割する。この際、導体１２１も切断するので、導体１２１が隣り合う二つの半導体チップ１の電極２１に分割される。
以上に説明した相違点を除いて、半導体チップの製造方法（３）は、上述の半導体チップの製造方法（１）と同様である。
製造方法（３）によって細分割された半導体チップ１と、製造方法（１），（２）によって半導体チップ１のサイズが同じであれば、半導体ウエハ１１１から取り出せる半導体チップ１の数は、製造方法（３）の方が製造方法（１），（２）よりも多い。
製造方法（３）によって細分割された半導体チップ１と、製造方法（１），（２）によって半導体チップ１のサイズが同じであれば、半導体ウエハ１１１から取り出せる半導体チップ１の数は、製造方法（３）の方が製造方法（１），（２）よりも多い。
〔プリント回路実装体の製造方法（１）〕
プリント回路実装体５０の製造方法について説明する。
プリント回路実装体５０の製造方法について説明する。
上述の半導体チップの製造方法（１）、（２）又は（３）によって製造された半導体チップ１をプリント配線板５１の一方の面５２上に表面実装する。
具体的には、まず、図２２に示すように、印刷法等によって半導体チップ１の電極２１の側面２４又はプリント配線板５１のパッド５４にろう材（例えば、半田ペースト）５５を塗り付ける。
次に、図２３に示すように、チップ本体１１の一方の面１２又は他方の面１３をプリント配線板５１の一方の面５２に向けて、チップ本体１１とプリント配線板５１を互いに近づける。こうして、チップ本体１１をプリント配線板５１の一方の面５２のうち複数のパッド５４からなる列の内側に搭載する。この際、チップ本体１１とプリント配線板５１を接着材によって接着してもよいし、接着材を用いなくてもよい。
チップ本体１１をプリント配線板５１の一方の面５２に搭載する際には、電極２１をパッド５４に近接させる。電極２１の一部又は全体をパッド５４の一部に重ねてもよい。
次に、ろう材５５をリフローすることによって、ろう材５５を電極２１の側面２４に接合するとともに、ろう材５５をパッド５４に接合する。以上によりプリント回路実装体５０が完成する（図３参照）。
〔プリント回路実装体の製造方法（２）〕
まず、図２４に示すように、チップ本体１１の一方の面１２又は他方の面１３をプリント配線板５１の一方の面５２に向けて、チップ本体１１とプリント配線板５１を互いに近づける。こうして、チップ本体１１をプリント配線板５１の一方の面５２のうち複数のパッド５４の内側に搭載する。この際、チップ本体１１とプリント配線板５１を接着材によって接着してもよいし、接着材を用いなくてもよい。
まず、図２４に示すように、チップ本体１１の一方の面１２又は他方の面１３をプリント配線板５１の一方の面５２に向けて、チップ本体１１とプリント配線板５１を互いに近づける。こうして、チップ本体１１をプリント配線板５１の一方の面５２のうち複数のパッド５４の内側に搭載する。この際、チップ本体１１とプリント配線板５１を接着材によって接着してもよいし、接着材を用いなくてもよい。
チップ本体１１をプリント配線板５１の一方の面５２に搭載する際には、電極２１の一部又は全体をパッド５４の一部に重ねるか、電極２１がパッド５４に近接させる。
次に、半田ごて又はスポット半田付け装置によってろう材５５を加熱しながらろう材５５をパッド５４に接合するとともに、そのろう材５５を電極２１の側面２４に接合する。以上によりプリント回路実装体５０が完成する（図３参照）。
〔変形例（１）に係るプリント回路実装体〕
図２５に示すように、２つの半導体チップ１がスタックされている。上の半導体チップ１の電極２１と下の半導体チップ１の電極２１が重なっている。ろう材５５は、上の半導体チップ１の電極２１の側面２４にも、下の半導体チップ１の側面２４にも接合されている。
図２５に示すように、２つの半導体チップ１がスタックされている。上の半導体チップ１の電極２１と下の半導体チップ１の電極２１が重なっている。ろう材５５は、上の半導体チップ１の電極２１の側面２４にも、下の半導体チップ１の側面２４にも接合されている。
半導体チップ１がメモリである場合、上の半導体チップ１の複数の電極２１のうちバス用電極と、下の半導体チップ１の複数の電極２１のうちバス用電極とがろう材５５によって電気的に導通している。また、上の半導体チップ１の複数の電極２１のうちデータ用電極と、下の半導体チップ１の複数の電極２１のうちデータ用電極とがろう材５５によって電気的に導通している。また、また、上の半導体チップ１の複数の電極２１のうちセレクト用電極と、下の半導体チップ１の複数の電極２１のうちダミー用電極とが、ろう材５５によって電気的に導通している。
図２５に示されたプリント回路実装体５０Ａを製造するに際しては、上述のプリント回路実装体の製造方法（１）の場合と同様に、ろう材５５をパッド５４に塗り付けて、２つの半導体チップ１をプリント配線板５１上に積み重ねた後、リフローによってろう材５５を上の半導体チップ１の電極２１の側面２４及び下の半導体チップ１の電極２１の側面２４に接合する。又は、上述のプリント回路実装体の製造方法（２）の場合と同様に、２つの半導体チップ１をプリント配線板５１上に積み重ねた後、半田ごて又はスポット半田付け装置によってろう材５５を上の半導体チップ１の電極２１の側面２４及び下の半導体チップ１の電極２１の側面２４に接合するとともに、ろう材５５をパッド５４に接合する。
なお、図２５では、半導体チップ１の数が２であるが、積み重ねられた半導体チップ１の数が３以上であってもよい。
〔変形例（２）に係るプリント回路実装体〕
上述の説明では、配線板がプリント配線板５１であった。プリント配線板５１をインターポーザー基板に代えてもよい。勿論、プリント配線板５１と同様に、インターポーザ基板の内部や表面には配線が設けられ、インターポーザー基板の表面にパッドが形成されている。インターポーザー基板の両面のうち半導体チップ１が実装された面上に封止層が積み重ねられ、半導体チップ１及びろう材５５が封止層に埋め込まれている。但し、封止層を省略し、半導体チップ１が露出していてもよい。
上述の説明では、配線板がプリント配線板５１であった。プリント配線板５１をインターポーザー基板に代えてもよい。勿論、プリント配線板５１と同様に、インターポーザ基板の内部や表面には配線が設けられ、インターポーザー基板の表面にパッドが形成されている。インターポーザー基板の両面のうち半導体チップ１が実装された面上に封止層が積み重ねられ、半導体チップ１及びろう材５５が封止層に埋め込まれている。但し、封止層を省略し、半導体チップ１が露出していてもよい。
〔効果〕
本発明の実施の形態やその変形例は、以下のような効果を奏する。
(1) ろう材５５は、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２の間に挟まれているわけではない。つまり、ろう材５５は、チップ本体１１の周側面１４の外側において電極２１の側面２４とパッド５４に接合されている。そのため、実装高さはチップ本体１１の厚み程度であり、本実施形態の実装方式は低背実装に適している。
(2) 図５、図７〜図９に示すように、接着材層５６がチップ本体１１の一方の面１２とプリント配線板５１の一方の面５２に存在する場合、実装強度が高い。
(3) 接着材層５６の有無に関わらず、チップ本体１１がプリント配線板５１の一方の面５２に載せられて、チップ本体１１が複数のろう材５５によって囲われているから、実装強度が高い。
(4) ろう材５５とパッド５４の接合面と、ろう材５５と電極２１の接合面が平行ではなく、略垂直である。そのため、それら接合面に同じような剪断荷重が掛からない。例えば、プリント配線板５１の一方の面５２に沿う方向の荷重がチップ本体１１に掛かった場合、ろう材５５とパッド５４の接合面には剪断力が掛かるが、ろう材５５と電極２１の接合面には剪断力が掛からない。よって、半田５５の強度が高い。
(5) 本実施形態や変形例に係る実装方式は、ワイヤボンディング方式よりも実装エリアがせまい。本実施形態や変形例に係る実装方式は、高密度実装に適している。
(6) 電極２１の側面２４がチップ本体１１の周側面１４に揃っているから、ろう材５５が横方向に大きく盛り上がらない。そのため、実装エリアが広がることを抑えられる。
本発明の実施の形態やその変形例は、以下のような効果を奏する。
(1) ろう材５５は、チップ本体１１の一方の面１２とプリント配線板５１の一方の面５２の間に挟まれているわけではない。つまり、ろう材５５は、チップ本体１１の周側面１４の外側において電極２１の側面２４とパッド５４に接合されている。そのため、実装高さはチップ本体１１の厚み程度であり、本実施形態の実装方式は低背実装に適している。
(2) 図５、図７〜図９に示すように、接着材層５６がチップ本体１１の一方の面１２とプリント配線板５１の一方の面５２に存在する場合、実装強度が高い。
(3) 接着材層５６の有無に関わらず、チップ本体１１がプリント配線板５１の一方の面５２に載せられて、チップ本体１１が複数のろう材５５によって囲われているから、実装強度が高い。
(4) ろう材５５とパッド５４の接合面と、ろう材５５と電極２１の接合面が平行ではなく、略垂直である。そのため、それら接合面に同じような剪断荷重が掛からない。例えば、プリント配線板５１の一方の面５２に沿う方向の荷重がチップ本体１１に掛かった場合、ろう材５５とパッド５４の接合面には剪断力が掛かるが、ろう材５５と電極２１の接合面には剪断力が掛からない。よって、半田５５の強度が高い。
(5) 本実施形態や変形例に係る実装方式は、ワイヤボンディング方式よりも実装エリアがせまい。本実施形態や変形例に係る実装方式は、高密度実装に適している。
(6) 電極２１の側面２４がチップ本体１１の周側面１４に揃っているから、ろう材５５が横方向に大きく盛り上がらない。そのため、実装エリアが広がることを抑えられる。
本発明の実施形態及び変形例を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
〔付記〕
＜請求項１＞
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。
＜請求項２＞
前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
＜請求項３＞
前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
＜請求項４＞
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。
＜請求項５＞
前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項４に記載の半導体チップの製造方法。
＜請求項６＞
前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項４に記載の半導体チップの製造方法。
＜請求項７＞
一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。
＜請求項８＞
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項７に記載の回路実装体。
＜請求項９＞
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項７又は８に記載の回路実装体。
＜請求項１０＞
前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項７から９の何れか一項に記載の回路実装体。
＜請求項１１＞
一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。
＜請求項１２＞
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項１１に記載の回路実装体の製造方法。
＜請求項１３＞
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項１１又は１２に記載の回路実装体の製造方法。
＜請求項１４＞
前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項１１から１３の何れか一項に記載の回路実装体の製造方法。
＜請求項１＞
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。
＜請求項２＞
前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
＜請求項３＞
前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
＜請求項４＞
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。
＜請求項５＞
前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項４に記載の半導体チップの製造方法。
＜請求項６＞
前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項４に記載の半導体チップの製造方法。
＜請求項７＞
一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。
＜請求項８＞
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項７に記載の回路実装体。
＜請求項９＞
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項７又は８に記載の回路実装体。
＜請求項１０＞
前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項７から９の何れか一項に記載の回路実装体。
＜請求項１１＞
一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。
＜請求項１２＞
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項１１に記載の回路実装体の製造方法。
＜請求項１３＞
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項１１又は１２に記載の回路実装体の製造方法。
＜請求項１４＞
前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項１１から１３の何れか一項に記載の回路実装体の製造方法。
１ 半導体チップ
１１ チップ本体
１２ チップ本体の一方の面
１３ チップ本体の他方の面
１４ チップ本体の周側面
１８ チップ本体の溝
２１ 電極
２４ 電極の側面
５０ プリント回路実装体
５１ 配線板
５２ 配線板の一方の面
５４ パッド
５５ ろう材（導電材）
５６ 接着材層
１１１ 半導体ウエハ
１２１ 導体（貫通導体）
Ａ チップ領域
Ｇ１ 格子線
Ｇ２ 格子線
１１ チップ本体
１２ チップ本体の一方の面
１３ チップ本体の他方の面
１４ チップ本体の周側面
１８ チップ本体の溝
２１ 電極
２４ 電極の側面
５０ プリント回路実装体
５１ 配線板
５２ 配線板の一方の面
５４ パッド
５５ ろう材（導電材）
５６ 接着材層
１１１ 半導体ウエハ
１２１ 導体（貫通導体）
Ａ チップ領域
Ｇ１ 格子線
Ｇ２ 格子線
Claims (14)
- 集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。 - 前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
- 前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項１に記載の半導体チップの製造方法。
- 集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。 - 前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項４に記載の半導体チップの製造方法。
- 前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項４に記載の半導体チップの製造方法。
- 一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。 - 前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項７に記載の回路実装体。 - 前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項７又は８に記載の回路実装体。
- 前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項７から９の何れか一項に記載の回路実装体。
- 一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。 - 前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項１１に記載の回路実装体の製造方法。 - 前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項１１又は１２に記載の回路実装体の製造方法。
- 前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項１１から１３の何れか一項に記載の回路実装体の製造方法。
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2011
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