TWI549203B - 防止中介導體橋接之半導體封裝件立體堆疊方法 - Google Patents

防止中介導體橋接之半導體封裝件立體堆疊方法 Download PDF

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Description

防止中介導體橋接之半導體封裝件立體堆疊方法
本發明係有關於半導體封裝件的立體堆疊技術，特別係有關於一種防止中介導體橋接之半導體封裝件立體堆疊方法。
半導體封裝件係封裝有至少一半導體晶片，達到適當的晶片保護。早期多個半導體封裝件是側對側(side-by-side)接合在一電路板，故佔據了較大的表面接合面積，並且半導體封裝件之間的電性傳導路徑較遠。近來有人提出在多個半導體封裝件製作成立體堆疊封裝體(Package-On-Package,POP)，即頂封裝件堆疊在底封裝件之上。申請人已提出的相關專利前案為專利編號I350581之「避免基板翹曲引起之銲接缺陷之半導體封裝接合構造」、專利編號I345293之「避免半導體堆疊發生微接觸銲點斷裂之半導體封裝堆疊裝置」。
頂封裝件與底封裝件之間係配置有複數個或凸塊或柱狀導體或銲球等中介導體達到縱向的電性導通。因晶片配置於基板中央，中介導體通常位於底封裝件之基板周邊，使得中介導體承受較大的應變力，當接合不良或接合面積過小時，將易於導致中介導體的斷裂。而基板的受熱翹曲或變形，會造成部份中介導體的縱向空接斷路或 橫向的橋接短路。特別是，當中介導體為微間距配置(<150μm)時，中介導體的焊接銲料極容易溢流焊接至相鄰中介導體，而造成橫向橋接短路的問題。
為了解決上述之問題，本發明之主要目的係在於提供一種防止中介導體橋接之半導體封裝件立體堆疊方法，使得半導體封裝件立體堆疊結構中中介導體可更微間距地低成本縱向接合，且不會有橫向橋接短路與縱向短路之問題。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種防止中介導體橋接之半導體封裝件立體堆疊方法，包含以下主要步驟。首先，提供一底封裝件，該底封裝件係包含一第一基板、一設置於該第一基板之第一晶片、複數個第一外接端子以及複數個中介導體，其中該些中介導體係突出地設置於該第一基板之上表面之周邊；之後，形成一光阻層於該第一基板之上表面上，該光阻層之覆蓋厚度係大於該些中介導體突出於該第一基板之一高度，以完全包覆該些中介導體；之後，對該光阻層進行曝光顯影，使得該光阻層具有複數個凹洞，該些凹洞係對準於該些中介導體，以局部顯露該些中介導體，在曝光顯影之後，該些中介導體之顯露面積係不大於該些中介導體之被包覆面積；之後，透過該些凹洞接合一頂封裝件於該底封裝件上，該頂封裝件係包含一第二基板、一設置於該第二基板之第二晶片以及複數個第二外接端子，其中該些第二外接端子係焊接該些中介導體在該些凹洞內之顯露面積。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述半導體封裝件立體堆疊方法中，可另包含之步驟為：在接合該頂封裝件與該底封裝件之後，移除該光阻層。
在前述半導體封裝件立體堆疊方法中，該第一晶片係覆晶接合於該第一基板，該些中介導體突出於該第一基板之該高度係不超過該第一晶片之覆晶背面，而該光阻層之覆蓋厚度係不低於該第一晶片之覆晶背面。
在前述半導體封裝件立體堆疊方法中，該些第二外接端子係可包含複數個上接合銲球。
在前述半導體封裝件立體堆疊方法中，該些中介導體係可包含複數個下接合銲球。
在前述半導體封裝件立體堆疊方法中，該些第一外接端子係可為大於該些中介導體之銲球。
在前述半導體封裝件立體堆疊方法中，該些凹洞之孔徑係較佳為小於該些中介導體之表面覆蓋面積。
在前述半導體封裝件立體堆疊方法中，該第一基板係可為印刷電路板。
在前述半導體封裝件立體堆疊方法中，該第一基板係可為半導體中介板。
在前述半導體封裝件立體堆疊方法中，上述接合該頂封裝件之步驟中係可包含一迴焊步驟，其係在一迴銲溫度下使該些第二外接端子與對應之該些中介導體互相接合，該光阻層在曝光顯影之後係具有高於迴銲溫度之耐熱溫度。
藉由上述的技術手段，本發明可以達成以下功效：
一、透過上述凹洞接合該頂封裝件於該底封裝件，中介導體的焊接銲料不會與相鄰中介導體產生橫向橋接 短路。此外，中介導體可更微間距地低成本縱向接合，並且改善縱向短路之問題。
二、利用曝光顯影，使得該光阻層一次性形成上述對準該些中介導體之凹洞，相對於雷射鑽孔，凹洞的形成速度最快與位置準確度更佳，並且對該些中介導體之損傷最低且無雷射鑽孔之殘留物影響中介導體之結合，符合低製作成本、高產出效率與高良率的POP(封裝立體堆疊件)製程要求。
三、使上述凹洞的深度為一致化，準確控制在上述光阻層厚度扣去上述中介導體突出第一基板之差值，並且POP的結合高度為可受到控制。
1‧‧‧提供一具有複數個中介導體之底封裝件
2‧‧‧形成一光阻層於底封裝件上
3‧‧‧曝光顯影以顯露該些中介導體於該光阻層之凹洞
4‧‧‧經由凹洞接合一頂封裝件於該底封裝件上
5‧‧‧移除光阻層
110‧‧‧底封裝件
111‧‧‧第一基板
112‧‧‧第一晶片
113‧‧‧第一外接端子
114‧‧‧中介導體
115‧‧‧覆晶背面
116‧‧‧凸塊
117‧‧‧底部填充膠
120‧‧‧光阻層
121‧‧‧凹洞
130‧‧‧頂封裝件
131‧‧‧第二基板
132‧‧‧第二晶片
133‧‧‧第二外接端子
134‧‧‧封膠體
140‧‧‧光罩
141‧‧‧曝光圖案
H‧‧‧中介導體之突出高度
T‧‧‧光阻層之覆蓋厚度
第1圖：依據本發明之一具體實施例，一種防止中介導體橋接之半導體封裝件立體堆疊方法之流程圖。
第2圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「提供一具有複數個中介導體之底封裝件」之步驟中元件截面示意圖。
第3圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「形成一光阻層於底封裝件上」之步驟中元件截面示意圖。
第4圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「曝光顯影以顯露該些中介導體於該光阻層之凹洞」之步驟中元件截面示意圖。
第5圖：依據本發明之一具體實施例，繪示在該半導體 封裝件立體堆疊方法之「曝光顯影以顯露該些中介導體於該光阻層之凹洞」之步驟後之元件截面示意圖。
第6圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「經由凹洞接合一頂封裝件於該底封裝件上」之步驟中放置頂封裝件之元件截面示意圖。
第7圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「經由凹洞接合一頂封裝件於該底封裝件上」之步驟中迴焊時之元件截面示意圖。
第8圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「經由凹洞接合一頂封裝件於該底封裝件上」之步驟中迴焊後之元件截面示意圖。
第9圖：依據本發明之一具體實施例，繪示在該半導體封裝件立體堆疊方法之「移除該光阻層」之步驟後之元件截面示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一具體實施例，一種防止中介導 體橋接之半導體封裝件立體堆疊方法舉例說明於第1圖之流程圖以及第2至9圖在製程之各相關步驟中之元件局部截面示意圖。一種防止中介導體橋接之半導體封裝件立體堆疊方法係主要包含「提供一具有複數個中介導體之底封裝件」之步驟1、「形成一光阻層於底封裝件上」之步驟2、「曝光顯影以顯露該些中介導體於該光阻層之凹洞」之步驟3、「經由凹洞接合一頂封裝件於該底封裝件上」之步驟4、以及「移除光阻層」之步驟5，其中步驟1至步驟4係為必要步驟，步驟5係可為選置步驟。
首先，如第2圖所示，步驟1係提供一底封裝件110，該底封裝件110係包含一第一基板111、一設置於該第一基板111之第一晶片112、複數個第一外接端子113以及複數個中介導體114，其中該些中介導體114係突出地設置於該第一基板111之上表面之周邊。在一實施例中，該第一基板111係可為印刷電路板。在另一實施例中，該第一基板111係可為半導體中介板，而具有對該第一晶片112之連接線路。該第一晶片112係可為一具有積體電路之半導體元件，該第一晶片112係可設置於該第一基板111之上表面中央。在一較佳實施例中，該第一晶片112係覆晶接合於該第一基板111，可利用複數個導電性凸塊116電性連接該第一晶片112與該第一基板111，並以利用一底部填充膠117密封該些凸塊116。該些中介導體114突出於該第一基板111之該高度H係不超過該第一晶片112之覆晶背面115。在成本考量下，該些中介導體114係可包含複數個下接合銲球；然而，非限定地，該些中介導體114亦可包含複數個銅柱或金凸塊。該些第一外接端子113係可為大於該些中介導體114之銲球。
之後，如第3圖所示，步驟2係形成一光阻層 120於該第一基板111之上表面上，該光阻層120之覆蓋厚度T係大於該些中介導體114突出於該第一基板111之一高度H，以完全包覆該些中介導體114。而該光阻層120之覆蓋厚度T係可不低於該第一晶片112之覆晶背面115。故該第一晶片112之覆晶背面115係可作為基準水平面，以確保該光阻層120之覆蓋厚度T大於該些中介導體114之突出高度H，以使該些中介導體114完全被該光阻層120包覆。
之後，如第4、5圖所示，步驟3係對該光阻層120進行曝光顯影，一光罩140係對位於該底封裝件上，該光罩140係具有一曝光圖案141，其孔洞係對準於該些中介導體114，使得該光阻層120具有複數個凹洞121(如第5圖所示)，該些凹洞121係對準於該些中介導體114，以局部顯露該些中介導體114，在曝光顯影之後，該些中介導體114之顯露面積係不大於該些中介導體114之被包覆面積。較佳地，該些凹洞121之孔徑係較佳為小於該些中介導體114之表面覆蓋面積，可確保該些中介導體114之側面不外露於該些凹洞121中。該些凹洞121之孔深係為該光阻層120之覆蓋厚度T扣去該些中介導體114之突出高度H之差值。
之後，如第6、7、8圖所示，步驟4係透過該些凹洞121接合一頂封裝件130於該底封裝件110上，該頂封裝件130係包含一第二基板131、一設置於該第二基板131之第二晶片132以及複數個第二外接端子133，其中該些第二外接端子133係焊接該些中介導體114在該些凹洞121內之顯露面積。該些第二外接端子133係可包含複數個上接合銲球。該第二晶片132係可被一形成在第二基板131上之該封膠體134密封包覆。如第6圖所示，該 些第二外接端子133係對準於該些中介導體114上。如第7圖所示，該些第二外接端子133係透過該些凹洞121接觸該些中介導體114或兩者之間的銲接材料。如第8圖所示，該些第二外接端子133係透過該些凹洞121而能與該些中介導體114接合。該些第二外接端子133與該些中介導體114之其中之一或兩者具有可迴焊接合特性時，在前述半導體封裝件立體堆疊方法中，上述接合該頂封裝件130之步驟中係可包含一迴焊步驟，其係在一迴銲溫度下使該些第二外接端子133與對應之該些中介導體114互相接合，該光阻層120在曝光顯影之後係具有高於迴銲溫度之耐熱溫度，約高於攝氏250度。或者，當該些第二外接端子133與該些中介導體114兩者皆不具有可迴焊接合特性時，該些第二外接端子133與該些中介導體114之間可提供銲接材料，如非錫鉛銲膏。
最後，如第9圖所示，步驟5係在接合該頂封裝件130與該底封裝件110之後，移除該光阻層120。
因此，本發明提供之一種防止中介導體114橋接之半導體封裝件立體堆疊方法係使得半導體封裝件立體堆疊結構中中介導體114可更微間距地低成本縱向接合，且不會有橫向橋接短路之問題。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
110‧‧‧底封裝件
111‧‧‧第一基板
112‧‧‧第一晶片
113‧‧‧第一外接端子
114‧‧‧中介導體
115‧‧‧覆晶背面
116‧‧‧凸塊
117‧‧‧底部填充膠
120‧‧‧光阻層
121‧‧‧凹洞
130‧‧‧頂封裝件
131‧‧‧第二基板
132‧‧‧第二晶片
133‧‧‧第二外接端子
134‧‧‧封膠體

Claims (9)

  1. 一種防止中介導體橋接之半導體封裝件立體堆疊方法，包含：提供一底封裝件，該底封裝件係包含一第一基板、一設置於該第一基板之第一晶片、複數個第一外接端子以及複數個中介導體，其中該些中介導體係突出地設置於該第一基板之上表面之周邊；形成一光阻層於該第一基板之上表面上，該光阻層之覆蓋厚度係大於該些中介導體突出於該第一基板之一高度，以使該光阻層完全包覆該些中介導體；對該光阻層進行曝光顯影，使得該光阻層具有複數個凹洞，該些凹洞係對準於該些中介導體，以局部顯露該些中介導體，在曝光顯影之後，該些中介導體之顯露面積係不大於該些中介導體之被包覆面積；透過該光阻層之該些凹洞接合一頂封裝件於該底封裝件上，該頂封裝件係包含一第二基板、一設置於該第二基板之第二晶片以及複數個第二外接端子，其中該些第二外接端子係焊接該些中介導體在該些凹洞內之顯露面積；以及在接合該頂封裝件與該底封裝件之後，移除該光阻層。
  2. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該第一晶片係覆晶接合於該第一基板，該些中介導體突出於該第一基板之該高度係不超過該第一晶片之覆晶背面，而該光阻層之覆蓋厚度係不低於該第一晶片之覆晶背面。
  3. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該些第二外接端子係包含複數個上接合銲球。
  4. 依據申請專利範圍第3項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該些中介導體係包含複數個下接合銲球。
  5. 依據申請專利範圍第4項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該些第一外接端子係為大於該些中介導體之銲球。
  6. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該些凹洞之孔徑係小於該些中介導體之表面覆蓋面積。
  7. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該第一基板係為印刷電路板。
  8. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中該第一基板係為半導體中介板。
  9. 依據申請專利範圍第1項所述之防止中介導體橋接之半導體封裝件立體堆疊方法，其中上述接合該頂封裝件之步驟中係包含一迴焊步驟，其係在一迴銲溫度下使該些第二外接端子與對應之該些中介導體互相接合，該光阻層在曝光顯影之後係具有高於迴銲溫度之耐熱溫度。
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* Cited by examiner, † Cited by third party
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WO2018044788A1 (en) * 2016-09-02 2018-03-08 R&D Circuits, Inc. Method and structure for a 3d wire block
US9991206B1 (en) * 2017-04-05 2018-06-05 Powertech Technology Inc. Package method including forming electrical paths through a mold layer
TWI810380B (zh) * 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201243970A (en) * 2011-02-10 2012-11-01 Stats Chippac Ltd Semiconductor device and method of forming a vertical interconnect structure for 3-D fo-WLCSP
TW201401482A (zh) * 2012-06-25 2014-01-01 Taiwan Semiconductor Mfg 堆疊式封裝元件以及封裝半導體晶片的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201243970A (en) * 2011-02-10 2012-11-01 Stats Chippac Ltd Semiconductor device and method of forming a vertical interconnect structure for 3-D fo-WLCSP
TW201401482A (zh) * 2012-06-25 2014-01-01 Taiwan Semiconductor Mfg 堆疊式封裝元件以及封裝半導體晶片的方法

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