TW201401482A - 堆疊式封裝元件以及封裝半導體晶片的方法 - Google Patents

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Abstract

本發明一實施例提供一種堆疊式封裝元件，包括：一第一封裝晶片；一第二封裝晶片，耦接第一封裝晶片；以及多個金屬柱，耦接第一封裝晶片，各金屬柱包括一第一部分與一第二部分，其中第一部分接近第一封裝晶片，第二部分配置於第一部分上，各金屬柱耦接至一接近第二封裝晶片的焊料接點。

Description

堆疊式封裝元件以及封裝半導體晶片的方法
本發明有關於封裝元件，且特別是有關於堆疊式封裝元件以及封裝半導體晶片的方法。
半導體元件可用於各種電子應用，例如個人電腦、手機、數位相機、以及其他的電子設備。半導體元件的製程一般是依序沉積絕緣或是介電層、導電層、以及半導體層於一半導體基板上，並以微影的方式圖案化這些材料層以於半導體基板上形成電路組件(component)以及元件(element)。
半導體工業藉由持續地減少最小特徵尺寸來持續地提昇各種電子組件(例如電晶體、二極體、電阻、電容等)的積體密度，以使更多的組件可積集入一固定的面積中。在一些應用中，較小的電子組件亦需要較小的封裝體，其佔據的面積小於以前的封裝體佔據的面積。
堆疊式封裝(Package on package)技術變得相當受歡迎，因為其可提昇積體電路的積集密度而使其可設置於一較小的封裝體中。堆疊式封裝技術可應用在許多先進的手持元件中，例如智慧型手機。
因此，業界目前相當需要提昇堆疊式封裝技術。
本發明一實施例提供一種堆疊式封裝元件，包括：一第一封裝晶片；一第二封裝晶片，耦接第一封裝晶片；以及多個金屬柱，耦接第一封裝晶片，各金屬柱包括一第一部分與一第二部分，其中第一部分接近第一封裝晶片，第二部分配置於第一部分上，各金屬柱耦接至一接近第二封裝晶片的焊料接點。
本發明一實施例提供一種堆疊式封裝元件，包括：一第一封裝晶片；一第二封裝晶片，耦接第一封裝晶片；以及多個金屬柱，耦接第一封裝晶片，各金屬柱包括一第一部分與一第二部分，其中第一部分接近第一封裝晶片，第二部分配置於第一部分上，各金屬柱耦接至一接近第二封裝晶片的焊料接點，其中各金屬柱在一剖面圖中係呈現『I』字型。
本發明一實施例提供一種封裝半導體晶片的方法，包括：將一第一晶片耦接至一第一基板；於第一基板的一表面上形成多個金屬柱的多個第一部分；於金屬柱的各第一部分上形成金屬柱的一第二部分；耦接一第二晶片至一第二基板；以及耦接金屬柱至第二基板，其中各金屬柱在一剖面圖中係呈現『I』字型。
100‧‧‧第一基板、基板
101‧‧‧頂面、表面
102‧‧‧金屬柱
102a‧‧‧第一金屬柱
102b‧‧‧第二金屬柱
103、112‧‧‧接墊及/或導線
104‧‧‧第一部分
106‧‧‧第二部分
110‧‧‧第一晶片
114‧‧‧導電凸塊、凸塊
116‧‧‧焊料蓋
120‧‧‧第一封裝晶片、底封裝晶片、封裝晶片
122‧‧‧第二基板
124‧‧‧底面
126‧‧‧頂面
128、128a‧‧‧第二晶片、頂晶片
128b‧‧‧第三晶片、頂晶片
130‧‧‧封裝膠體
132‧‧‧焊球
132’、132”‧‧‧焊料接點
134‧‧‧接墊、接點
136‧‧‧絕緣材料
140‧‧‧第二封裝晶片、頂封裝晶片
142‧‧‧堆疊式封裝元件
144‧‧‧底面、底側
146‧‧‧接墊
148‧‧‧焊球
150‧‧‧底膠材料
152‧‧‧封裝膠體
154‧‧‧保護材料、保護層
155‧‧‧接點
156‧‧‧導線、導線層
158‧‧‧第一光阻層
160a‧‧‧第一圖案
160b‧‧‧第二圖案
162‧‧‧第二光阻層
163‧‧‧第一鍍膜製程
164‧‧‧第二圖案
165‧‧‧第二鍍膜製程
166‧‧‧真空
168‧‧‧滾輪
170‧‧‧方向
172‧‧‧開口
174‧‧‧側壁
176‧‧‧接觸墊
178‧‧‧穿基板導孔
180‧‧‧佈線
182a‧‧‧接點
184a、184b‧‧‧導線
186‧‧‧封裝膠體
191、192、193、194、195‧‧‧步驟
190‧‧‧封裝多個半導體晶片的製作流程
d1‧‧‧金屬柱的高度
d2‧‧‧金屬柱的寬度
d3‧‧‧第一部分的高度
d4‧‧‧第二部分的高度
d5‧‧‧第二部分的寬度
d6‧‧‧距離
r、L‧‧‧半徑
θ、α、β‧‧‧角度
第1圖繪示本發明一實施例之將一頂封裝晶片貼附至一底封裝晶片的製程剖面圖，其中底封裝晶片具有多個金屬柱配置於其上。
第2圖繪示以第1圖所示之製作方法製得的一堆疊式封裝 元件的剖面圖。
第3圖繪示本發明另一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱係配置於頂封裝晶片上。
第4圖繪示本發明另一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱係配置於頂封裝晶片與底封裝晶片上。
第5圖繪示本發明又一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱係為圓錐形或是梯形。
第6圖係為第5圖之梯形金屬柱的放大圖。
第7圖繪示本發明另一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱係呈插座狀(socket shape)。
第8圖繪示本發明一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱係呈『I』字形。
第9~13圖繪示本發明一實施例之以兩階段鍍膜製程(two-step plating process)形成金屬柱的多個步驟的製程剖面圖。
第14~15圖繪示本發明多個實施例之在一第一光阻層以及金屬柱的一第一部分上形成一第二光阻層的製程剖面圖。
第16~18圖繪示本發明一實施例之在金屬柱上形成一保護層以及在金屬柱與一底晶片上形成一封裝膠體的製程剖面圖。
第19~21圖繪示本發明多個實施例之在金屬柱與底晶片上形成封裝膠體，以及移除位於金屬柱上的封裝膠體以使金屬柱可與外界電性連接。
第22圖為第21圖之位於金屬柱上的一弧形開口的放大 圖。
第23~24圖繪示根據焊球的尺寸與金屬柱的寬度計算出雷射鑽孔的角度以定義第22圖中的弧形開口的角度。
第25~26圖繪示本發明另一實施例之移除位於金屬柱上的封裝膠體的製程剖面圖。
第27圖繪示本發明一實施例之一頂封裝晶片，頂封裝晶片包括多個頂晶片封裝於一頂基板上。
第28圖繪示本發明一實施例之封裝多個半導體晶片的製作流程圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中，實施例之形狀或是厚度可能擴大，以簡化或是突顯其特徵。再者，圖中未繪示或描述之元件，可為所屬技術領域中具有通常知識者所知的任意形式。
本發明的多個實施例係關於封裝多個半導體元件。在此將描述將多個半導體元件封裝入多個堆疊式封裝體 (PoP package)中的新方法與結構。值得注意的是，為簡化起見，並非每一個圖示都有標示所有的元件符號，而是與圖示描述相關的元件符號才會標示在圖中。
第1圖繪示本發明一實施例之將一第二封裝晶片(或頂封裝晶片)140貼附至一第一封裝晶片(或底封裝晶片)120的製程剖面圖，其中第一封裝晶片120具有多個金屬柱102配置於其上。封裝第一晶片110以形成一第一封裝晶片120，以及封裝至少一第二晶片128以形成一第二封裝晶片140。然後，藉由將位於第二封裝晶片140的底面124上的多個焊球132貼附至位於第一封裝晶片120的頂面101上的多個金屬柱102，將第二封裝晶片140與第一封裝晶片120封裝在一起，以形成一堆疊式封裝元件142，如第2圖所示。第2圖繪示以第1圖所示之製作方法製得的一堆疊式封裝元件142的剖面圖。
請參照第1圖，封裝第一晶片110，係將第一晶片110貼附至一基板100。首先，提供一第一基板100。雖然僅繪示一第一基板100，然而，可對一具有多個第一基板100的工件(workpiece)進行處理，並且在將多個第一晶片110封裝至多個第一基板100上之後，對工件進行切單(singulate)。在一些實施例中，第一基板100包括一插入物或轉接板(interposer)，其材質包括絕緣材料或是玻璃。在另一些實施例中，第一基板100包括半導體材料，例如一半導體晶圓。在一些實施例中，第一基板100可包括電子組件與元件形成於其上，或者是，第一基板100上並無電子組件與元件。
在一上視圖中，在第一基板100的頂面的周邊區中形成多個接墊及/或導線(bond pads and/or traces)103，接墊及/或導線103包括多個位於第一基板100的導線內的開口。在一上視圖中，可在第一基板100的頂面的中心區中形成多個接墊及/或導線112，其中接墊及/或導線112包括多個位於導線內的開口。第9圖更詳細地繪示接墊及/或導線103。接墊146(第1圖未繪示，請見第2圖)係形成在第一基板100的底面144上。接墊146可在第一基板100的底面144上排列成一陣列、或是排列成多行或是多列(未繪示)。接墊146可充分填充底面144或是排列成各種圖案，例如用於球格陣列(ball grid array，BGA)或是地柵陣列(land grid array，LGA)封裝元件中的圖案。接墊及/或導線103、112、以及接墊146的材質例如包括一導電材料，例如鋁、銅、金、前述之合金、其他材料、前述之組合及/或前述之多層結構。或者是，接墊及/或導線103、112、以及接墊146可包括其他材料。
在一些實施例中，第一基板100可選擇性地包括多個形成於其中的穿基板導孔(TSVs，未繪示)。穿基板導孔包括一導電材料或一半導體材料完全延伸過第一基板100，且可選擇性地襯有(lined with)一絕緣材料。穿基板導孔提供垂直的電性連接(由第一基板100的一底面至一頂面)，例如在第1圖中的y軸連接。
第一基板100包括形成於一或多個絕緣材料層中的導線156(如第9圖所示)。在一些實施例中，導線156提供水平的電性連接，例如在第1圖中的x軸連接。導線156可 包括多個扇出區(fan-out region，其包括多個導線)以擴大第一晶片110的接墊區(footprint)至第一基板100的底側(bottom side)144的一接墊區，例如接墊146。第一基板100的導線156可包括一或多個重佈線層(redistribution layers，RDLs)。重佈線層可包括一或多個絕緣層與導線層。重佈線層可包括多個層間介電層(inter-level dielectrics，ILDs)以及形成於其中且位於金屬化層中的導線。導線156可例如包括一或多個導孔及/或導線。導線156以及穿基板導孔可形成在第一基板100中，形成方法例如為一或多個減蝕刻製程(subtractive etch process)、單鑲嵌法(single damascene technique)、及/或雙鑲嵌法(dual damascene technique)。部分的導線156可位於第一基板100的頂面與底面上，例如第一基板100的部分導線156可包括接墊及/或導線103、112以及接墊146，接墊146係耦接其他元件。或者是，在另一些實施例中，接墊及/或導線103、112以及接墊146可分別地形成且貼附至部分的導線156。
請再次參照第1圖，在本發明多個實施例中，多個金屬柱102係貼附至位於第一基板100的頂面上的接墊及/或導線103。可以兩階段鍍膜製程製作金屬柱102。金屬柱102包括一第一部分104以及一耦接第一部分104的第二部分106。第一部分104在垂直方向上的高度小於第二部分106在垂直方向上的高度。第一部分104直接配置於接墊及/或導線103上。第二部分106係耦接至以及直接配置於金屬柱102的第一部分104上。在一些實施例中，金屬柱102的高度d1約 小於或等於200微米(μm)。在另一些實施例中，高度d1約為90微米至190微米。在一些實施例中，金屬柱102的寬度d2約為10微米~250微米。或者，高度d1、寬度d2可為其他數值。
金屬柱102的材質包括一導電材料，例如金屬。在一些實施例中，金屬柱102的材質例如為銅。在另一些實施例中，金屬柱102(例如金屬柱102的第一部分104與第二部分106)的材質例如包括銅、銅合金、銅與鎳與焊料之組合、銅與焊料之組合、及/或前述之組合。金屬柱102在一剖面圖中可呈現圓柱狀、圓錐狀、梯形、插座狀(socket shape)、『I』字型、或『T』字型。舉例來說，在第1、2圖中，金屬柱成圓錐狀。或者，金屬柱102可包括其他的導電材料及/或金屬，且金屬柱102可呈其他的形狀。在第9~15圖中會詳細描述金屬柱102的形成以及其他的尺寸。
請參照第1圖，第一晶片110係貼附至第一基板100。第一晶片110包括一積體電路或晶片，第一晶片110可與一第二晶片128a以及選擇性地與一第三晶片128b(第1圖未繪示，請見第27圖)封裝於一單一堆疊式封裝元件142中。第一晶片110可包括一工件，其包括一半導體基板，半導體基板包括矽或是其他半導體材料，且一絕緣層可覆蓋半導體基板。第一晶片110可包括一或多個組件及/或電路形成於工件之內及/或之上(未繪示)。第一晶片110可包括多個導電層及/或半導體元件，例如電晶體、二極體、電容、等(未繪示)。第一晶片110可例如包括邏輯電路(logic circuitry)、記憶體 元件、或其他類型的電路。第一晶片110可包括多個接點(未繪示)形成於第一晶片110的一底面上。
多個凸塊114可形成於第一晶片110的底面上，例如位於第一晶片110的底面上的多個接點上。凸塊114可例如包括微凸塊(micro-bump)，且凸塊114可例如包括一形成於其上的焊料蓋(solder cap)116。在此，凸塊114亦可稱為導電凸塊。然後，可將位於第一晶片110上的凸塊114貼附至第一基板100的頂面上的接墊及/或導線112。在一實施例中，進行一焊料回流製程(solder reflow process)以迴焊位於焊料凸塊114上的焊料蓋116，並將第一晶片110貼附至第一基板100以電性與機械性貼附凸塊114至第一基板100的接墊及/或導線112。或者，可以其他方法將凸塊114貼附至第一基板100。在一些實施例中，可以覆晶接合於導線上(flip-chip bond-on-trace，BOT)的貼附方式將第一晶片110貼附至第一基板100。或者是，可使用其他的覆晶貼合技術以及其他類型的接墊及/或導線112。
然後，切割工件上的第一基板100以使其與其他多個第一基板100分離，而形成一第一封裝晶片120。在一些實施例中，第一封裝晶片120亦可稱為一底封裝晶片(bottom packaged die)。在一些實施例中，底封裝晶片120包括多個焊球148，焊球148形成於底封裝晶片120的底面144上的接墊146上。各金屬柱102係接合至一位於底封裝晶片120的頂面101上的接墊及/或導線103。然後，對第一封裝晶片120進行一最終測試(final test)。
然後，提供一第二封裝晶片140。在一第二封裝晶片140的剖面圖中，第二封裝晶片140包括封裝在一起的一第二晶片128與一第二基板122。第二封裝晶片140的細部結構並未繪示於第1、2圖中，請見第27圖。第二封裝晶片140包括配置於第二基板122上的第二晶片128以及一底面124包括多個接墊134形成於其上。封裝膠體130可形成在第二晶片128上，並位於其一頂面126。接墊134的接合區或線路布局大體上相等於位於第一封裝晶片120上的金屬柱102的接合區或線路布局。在第1、2圖所示的實施例中，多個焊球132係形成於接墊134上。如第1、2圖所示，一絕緣材料136可選擇性地形成於部分的焊球132之間，並位於接墊134之暴露出的部份之上。
在將多個焊球132形成在第二基板122的底面124上之後，可切割工件(例如包括第二基板122的工件或是帶狀物，strip)上的第二基板122，以使第二基板122與其他的第二基板122分離，以形成一第二封裝晶片140。對第二封裝晶片140進行最終測試。
使第二封裝晶片140下降直到焊球132耦接至金屬柱102。位於第一基板100(例如包括一底基板)的頂面101上的各金屬柱102係耦接至位於第二基板122(例如包括一頂基板)的底面124上的一焊球132。迴焊焊球132，以使一焊料接點132’形成在各金屬柱102之接近第二封裝晶片140的部份上，如第2圖所示，第2圖繪示本發明一實施例之一堆疊式封裝元件142的剖面圖。在剖面圖中，焊料接點132’大體上呈 桶狀(barrel shape)。一焊料接點132’係形成在各金屬柱102的一部分上。各金屬柱102至少部分(例如，第二部分106的一頂部區)埋於一焊料接點132’中。在一些實施例中，焊料接點132’亦可延伸到金屬柱102的第一部分104的局部或是整體上(未繪示)。如圖所示，金屬柱102係配置於第一封裝晶片120與第二封裝晶片140之間。焊料接點132’電性連接第一封裝晶片120的接墊及/或導線103以及第二封裝晶片120的接點134，且機械性連接第一與第二封裝晶片120、140。
在貼合第一封裝晶片與第二封裝晶片之前，可在第一晶片110之下選擇性地配置一底膠材料(underfill material)150，底膠材料150位於第一基板100與第一晶片110之間，如第2圖所示。舉例來說，提供底膠材料150的方法包括使用一分配針(dispensing needle)沿著第一晶片110的一或多個邊緣，但是亦可用其他方法形成底膠材料150。在一些實施例中，底膠材料150的材質包括環氧樹脂或是高分子，當然也可以使用其他的材料。
封裝膠體(molding compound)152亦可選擇性地形成在第一封裝晶片120與第二封裝晶片140之間，如第2圖所示。可在第一封裝晶片貼合第二封裝晶片140之後形成封裝膠體152。或者是，可在第一封裝晶片120貼合第二封裝晶片140之前至少在金屬柱102之間形成封裝膠體152，可參考第8、18、19圖。封裝膠體152的材質可相似於底膠材料150的材質。或者是，封裝膠體152可包含其他材料。在一些實施例中，底膠材料150可包括一第一封裝膠體形成在第一晶片110 的側壁上，以及封裝膠體152可包括一第二封裝膠體形成於第一封裝膠體150與第一晶片110上。
焊球148可選擇性地形成在第一基板100的底面上，如第2圖所示。在一實施例中，在切割出多個獨立的封裝晶片120之前或是之後，可將焊球148貼附至位於第一基板100的底部上的接墊146。在一實施例中，可以一焊球安裝製程(ball mount process)形成焊球148，之後進行一焊料回流製程。也可以其他方法形成焊球148。
在第2圖的實施例中，金屬柱102係形成於一第一封裝晶片120(其包括一底封裝晶片)上，多個焊球132係形成於一第二封裝晶片140(其包括一頂封裝晶片)上。或者是，金屬柱102可形成在一第一封裝晶片120(其包括一頂封裝晶片)上，如第3圖所示，第3圖繪示本發明另一實施例之一堆疊式封裝元件142的剖面圖。焊球132(第3圖未繪示，請見第1圖的焊球132以及第3圖的焊料接點132’，在一焊球132的迴焊製程之後)係形成在一第二封裝晶片140(其包括一底封裝晶片)上。位於第一基板100(例如包括一頂基板)的底面上的各金屬柱102係耦接至位於第二基板122(例如包括一底基板)的頂面上的一焊球132。在一焊料回流製程之後，焊球132變成焊料接點(solder joint)132’以使第一封裝晶片120貼合第二封裝晶片140。
在另一實施例中，金屬柱可配置在封裝晶片120、140上。舉例來說，第4圖繪示本發明另一實施例之一堆疊式封裝元件142的剖面圖，其中金屬柱102a、102b係分別配置 於第一封裝晶片120與第二封裝晶片140上。在此，金屬柱102a亦可稱為第一金屬柱102a，金屬柱102b亦可稱為第二金屬柱102b。一焊球132(第4圖未繪示，請見第1圖的焊球132與第4圖的焊料接點132”在一焊球132的一迴焊製程之後)形成在各第一金屬柱102a或是各第二金屬柱102b上。舉例來說，一焊球132可選擇性地形成在各第一金屬柱102a以及各第二金屬柱102b上。利用一形成於第一金屬柱102a上的焊球132及/或一形成於第二金屬柱102b上的焊球132耦接第一金屬柱102a以及第二金屬柱102b，並且進行一焊料回流製程以形成多個焊料接點132”(如第4圖所示)。
在第1~4圖的實施例中，金屬柱102、102a、102b呈圓柱狀。在其他實施例中，第5~8圖繪示不同形狀的金屬柱102。在形成金屬柱102的一鍍膜製程之前，金屬柱102的形狀可用光阻層的微影製程來控制，請見第10~12圖的158、152。第5圖繪示本發明又一實施例之一堆疊式封裝元件142的剖面圖，其中金屬柱102係為圓錐形或是梯形。金屬柱102的底部比頂部寬。金屬柱102的側壁大體上是平的，形成一圓錐狀，如第5圖所示。或者是，如第6圖所示，金屬柱102的側壁呈階梯狀(stair-stepped)，形成一梯形，第6圖係為第5圖之金屬柱102的放大圖。
第7圖繪示本發明另一實施例之一堆疊式封裝元件142的剖面圖，其中金屬柱102係呈插座狀(socket shape)。插座狀的金屬柱102具有一第二部分106，第二部分106具有一較窄的頂部區，較窄的頂部區有助於黏著一焊球132。在進 行一迴焊製程之後，焊料接點132’的多個部分係圍繞插座狀的金屬柱102的第二部分106的較窄頂部區的邊緣。
第8圖繪示本發明一實施例之一堆疊式封裝元件的剖面圖，其中金屬柱102係呈『I』字形。『I』字形的金屬柱102具有一第二部分106，第二部分106具有一較窄的頂部區，較窄的頂部區有助於黏著一焊球132。焊料接點132’的多個部分係圍繞金屬柱102的第二部分106的較窄頂部區的邊緣。焊球132可由一焊料膜印刷而得，且焊球132的尺寸可小於其他實施例之焊球的尺寸。金屬柱102的臨界尺寸(critical dimension，CD)大抵上等於焊球132的直徑或是焊料膜的寬度，金屬柱可例如呈『I』字型。
第8圖亦繪示一選擇性的保護材料154(亦可見第16~18圖，有更加詳盡的描述)，在耦接第一與第二封裝晶片120、140之前，保護材料154可形成在金屬柱102的頂面與側壁上。保護材料154包括一導電或是無機材料，且在進行焊料迴焊製程以形成焊料接點132’之後，保護材料154至少會留在金屬柱102的側壁上。如第8圖所示，在焊料迴焊製程之後，一部分的保護材料154亦可留在金屬柱102的一頂面上。
第8圖亦繪示一封裝膠體152形成在第一封裝晶片120與第二封裝晶片140之間。在耦接第一與第二封裝晶片120、140之前，將封裝膠體152形成在第一封裝晶片120上。移除封裝膠體152之位於金屬柱102的頂部區的多個部分(請見第26圖所示之實施例以及相關描述)以電性與結構性連接至焊球132以形成焊料接點132’。
第8圖更繪示多個接點155形成在第一基板100上並位於第一基板100的一中心區內。在一實施例中，在一第一鍍膜製程中，接點155可選擇性地與金屬柱102的第一部分104同時形成(第9~13圖有更詳細的描述)。在一些實施例中，位於第一晶片110上的焊料蓋116係耦接至第一基板100的接點155。各導電凸塊114係藉由焊料蓋116耦接至位於基板100的中心區內的接點155。
第9~13圖繪示本發明一實施例之以兩階段鍍膜製程(two-step plating process)形成金屬柱102的製程剖面圖。首先，提供一第一基板100。第9~13圖繪示一半的第一基板100，其對應第1圖的左側。在此係詳細繪示第一基板100。導線層156包括多條導線及/或導孔形成於一或多層絕緣層中，且導線層156係接近第一基板100的一頂面。導線層156可例如包括一或多層重佈線層以及可例如包括球底金屬化(under-ball metallization，UBM)結構。在另一實施例中，導線層156可選擇性地包括多條導線形成於基板100的一或多層導電材料層中。導線層156之多個外露的部份包括接墊及/或導線103、112。
一第一鍍膜製程163(如第10圖所示)係用以形成金屬柱102的第一部分104。如第9圖所示，在第一鍍膜製程中，一第一光阻層158形成在第一基板100的一表面(例如實施例所示之頂面101)上。如第10圖所示，進行一第一微影製程，以形成多個第一圖案160a於第一光阻層158中，且第一圖案160a係位於第一基板100的表面101的周邊區中。在 一些實施例中，第一微影製程可包括以雷射或是其他的能量束直接圖案化第一光阻層158。在另一些實施例中，第一微影製程可包括圖案化第一光阻層158，藉由將第一光阻層158暴露於光線或是能量之下，前述光線或是能量係穿過或是反射於一微影罩幕(未繪示)，微影罩幕具有預定的圖案。然後，對第一光阻層158進行顯影(develope)，並且灰化並移除第一光阻層158之曝光的部份(或是未曝光的部份，依第一光阻層158是正型或負型光阻而定)，留下部分的第一光阻層158，如第10圖所示。第一光阻層158中的第一圖案160a係配置於導線層156的接墊及/或導線103上。
在一些實施例中，如第8圖的實施例所示，在第一鍍膜製程中，接點155可選擇性地形成在一中心區中並與金屬柱102的第一部分104同時形成。如第10圖所示，為形成接點155，可在第一微影製程中在第一基板100的表面101的中心區中的第一光阻層158內形成多個第二圖案160b。第一光阻層158中的第二圖案160b係配置於導線層156的接墊及/或導線112上。
如第10圖所示，利用第一鍍膜製程163，可將金屬柱102的第一部分104形成於第一光阻層158中的第一圖案160a中。如第10圖所示，在第一鍍膜製程163中，可選擇性地在第一光阻層158的第二圖案106b中同時形成多個接點155。第一鍍膜製程163可例如包括一電鍍製程或一無電鍍製程。或者是，可選擇其他的電鍍製程。
如第11圖所示，可在金屬柱102的第一部分104、 接點155、以及第一光阻層158上形成一第二光阻層162。如第12圖所示，進行一第二微影製程以於第二光阻層162中形成多個第二圖案164。形成於第二光阻層162中的第二圖案164係位於金屬柱102的第一部分104上。
如第12圖所示，利用一第二鍍膜製程165，可將金屬柱102的第二部分106形成於第二光阻層162中的第二圖案164中。第二鍍膜製程165可包括電鍍製程或是無電鍍製程。第二鍍膜製程165例如可相同或是不同於第一鍍膜製程163。第二部分106可部分填滿第二光阻層162中的第二圖案164，或者是第二部分106可大抵上完全填滿第二光阻層162中的第二圖案164(如第12圖中虛線所示)。
在多個實施例中，在用以形成金屬柱102的鍍膜製程163、165進行之前，可藉由調整或是選擇用以圖案化光阻層158、162的微影製程的參數來控制金屬柱102的形狀。舉例來說，在多個實施例中，曝光製程例如用以形成第二光阻層162中的第二圖案164的第二微影製程的光束焦距以及曝光能量可被控制而形成第二圖案164，以達到在一剖面圖中金屬柱102的第二部分106的形狀可呈圓柱狀、圓錐狀、梯形、插座狀、『I』字型、或『T』字型。當第二鍍膜製程165係用以填充良好控制的第二圖案164，金屬柱102填滿第二光阻層162的形狀，形成金屬柱102的預定圖案。同樣地，金屬柱102的第一部分104的形狀可被控制以呈現預定的形狀。
如第13圖所示，移除第二光阻層162與第一光阻層158，例如使用一光阻剝離製程(resist strip process)。由 第一部分104與第二部分106所構成的金屬柱102的形狀可呈『T』字型，在本實施例中係呈現倒『T』字型。第一部分104具有一高度d3，高度d3約為1微米至60微米。第二部分106具有一高度d4，高度d4約為50微米至150微米。高度d3、d4可為其他數值。金屬柱102的總高度d1約等於高度d3、d4之總和。在一實施例中，第一部分104具有一寬度d2，第二部分106具有一寬度d5，寬度d2大於寬度d5。在另一些實施例中，如第1~4圖所示，寬度d5可大抵相同於寬度d2、d5。
第14~15圖繪示本發明多個實施例之在一第一光阻層158以及金屬柱102的一第一部分104(以及選擇性地在接點155)上形成一第二光阻層162的製程剖面圖。第二光阻層162可包括一乾膜光阻(dry film photoresist，DFR)，或者是，第二光阻層162可包括其他類型的光阻。在一些實施例中，第一鍍膜製程163並未完全填滿第一圖案160a與第二圖案160b，當形成第二光阻層162時，可能會在第一部分104與接點155上形成孔洞，特別是在接近第一光阻層158的角落的位置，因為此位置存在階梯高度(step height)。在一些實施例中，如第14圖所示，為避免此種孔洞的形成，會在抽真空166的環境下製作第二光阻層162。如第15圖所示，可使用一滾輪168來對第二光阻層162的頂面施加壓力，可於一真空166的環境中轉動滾輪168使其在一方向170上移動，以將第二光阻層162貼合至其下方的材料。於真空166中滾軋(rolling)第二光阻層162有助於避免在第一部分104的頂面、接點155、與第一光阻層158之上產生孔洞，亦可有利於提昇微影的效果。
在一些實施例中，第一光阻層158包括一濕式光阻(wet photoresist)。在這些實施例中，使用真空166環境是有利的，因為，第二光阻層162(包括一乾膜光阻)可配置接近第一光阻層158，而真空166可將第二光阻層162拉至第一光阻層158上，之後使用滾輪168使第二光阻層162非常緊密地連接第一部分104、接點155、以及第一光阻層158。
第16~18圖繪示本發明一實施例之在金屬柱102上形成一保護層154以及在金屬柱102與第一晶片110上形成一封裝膠體152的製程剖面圖。選擇性的保護層154的材質例如為錫、金、銅鍺(CuGe)、銅、鎳、鈀(Pd)、有機可焊性防腐劑(organic solderability preservative，OSP)、或前述之組合。在一些實施例中，保護層154可以浸鍍製程(immersion process)製得，例如浸錫製程或是有機可焊性防腐劑製程。保護層154可以無電鍍製程製得，例如化鎳浸金(electroless nickel immersion gold，ENIG)製程或化鎳化鈀浸金(electroless nickel electroless palladium immersion gold，ENEPIG)製程。保護層154可以化學氣相沉積製程製得，例如形成銅鍺。在一些實施例中，依照材質跟形成製程，保護層154可包括一厚度小於或等於10微米，例如為1~2微米。或者是，保護層154可包括其他材料，或以其他方法形成，且可為其他尺寸。
如第16圖所示，保護層154可選擇性地形成在位於基板之周邊區中的金屬柱102上，保護層154亦可同時形成在位於基板之中心區中的接點155上，接點155係用以連接第一晶片110。在另一些實施例中，如第17圖所示，保護層154 只形成在金屬柱102上。為避免保護層154形成在接點155上，可將第一晶片110貼附至基板100上的接點155，並在第一晶片110下形成一底膠材料150。然後，可將保護層154形成在位於基板100之周邊區中的金屬柱102的側壁與頂面上。如第18圖所示，在一些實施例中，保護層154係形成在位於基板100之中心區中的接點155上，且第一晶片110係貼附至接點155，其中保護層154係形成於接點155上。然後，將一封裝膠體152形成於基板100與第一晶片110上，並介於金屬柱102之間，保護層154係形成於金屬柱102上。焊接製程可將焊料蓋116貼附至接點155，這會造成移除保護層154或是將保護層154吸收入形成的多個焊料接點中。或者是，保護層154可留在接點155的頂面上。
在後續將金屬柱102貼附至位於第二封裝晶片140上的多個焊球132的製程步驟中，金屬柱102的頂面的焊接製程亦同樣會造成自金屬柱102的頂面上移除保護層154或是將保護層154吸收入形成的多個焊料接點132’、132”中。或者是，如第8圖所示，在焊接製程之後，保護層154仍然留在金屬柱102的頂面上。
位於第一封裝晶片120與第二封裝晶片140之間的一封裝膠體152有利於一些應用，因為可無需使用一底膠材料150。或者是，如第2圖所示，當使用一封裝膠體152時，可在第一晶片110之下形成一底膠材料150。
第19~21圖、第25、26圖繪示本發明多個實施例之在金屬柱102與第一晶片110上形成封裝膠體152，以及 移除位於金屬柱102上的封裝膠體152以使金屬柱102可與外界電性連接。
在第19圖中，在形成一封裝膠體152之後，形成一第一封裝晶片120。在一些實施例中，封裝膠體152可包括一液態封裝膠體(LMC)。或者是，封裝膠體152可包括其他材料。封裝膠體152可具有一頂面大抵上共平面於第一晶片110的一頂面。或者是，如第19圖的虛線所示，封裝膠體152可位於第一晶片110的頂面上。在一實施例中，若是封裝膠體152位於(位於基板100之周邊區中的)金屬柱102的頂面上，需要移除封裝膠體152以使金屬柱102可與位於第二封裝晶片140上的多個焊球132電性與結構性連接。
第20圖繪示自金屬柱102的頂面上移除封裝膠體152的一種方法，其中封裝膠體152中的開口172具有垂直形狀(vertical shape)。可藉由對封裝膠體152進行雷射鑽孔來形成開口172。在本實施例中，開口的側壁174呈垂直狀。如圖所示，開口172可略寬於金屬柱102的頂面、或可以是其他尺寸，例如大抵上等於或是略小於金屬柱102的頂面。
第21圖繪示自金屬柱102的頂面移除封裝膠體152的另一種方法，其中封裝膠體152中的開口172呈弧形或是角形(angled shape)。可藉由對封裝膠體152進行雷射鑽孔來形成開口172。在本實施例中，開口172的側壁172可為弧形且大抵上是平滑的。或者是，開口172的側壁174可呈梯形，如第22圖所示。第22圖為第21圖之位於金屬柱102上的一梯形開口172的放大圖。在一些實施例中，開口172的形 狀(抑或是其他已描述的開口172的形狀)可用以例如擴大至金屬柱102的潤濕穿透路徑(moisture penetration path)，藉由設計開口172以使其大於或是等於金屬柱102的臨界尺寸，以避免接點頸縮(joint necking)。
舉例來說，在第22圖中，金屬柱的寬度為2L，其中L為金屬柱寬度的二分之一。第23~24圖繪示計算出雷射鑽孔的角度以定義弧形側壁174的角度θ。開口172的側壁174的角度θ係根據金屬柱102的臨界尺寸以及位於第二封裝晶片140上的焊球132的尺寸而設計。舉例來說，如第24圖所示，開口172的側壁174的角度θ可以幾何概念計算得出，其中角度α等於角度β。將此幾何概念應用至第22、23圖，焊球132的半徑r、L可使用以下公式來定義θ：θ=sine-1
可將第22、23圖的尺寸代入上述公式而得到下列等式：(L/r)=L/r(180/π)
在本實施例中，前述等式可用以定義開口172的弧形側壁174的最佳化角度θ。或者是，可以其他方式定義角度θ。
第25圖繪示本發明一實施例之自金屬柱102的頂面移除封裝膠體152的方法，其中封裝膠體152中的開口172係成曲線型。開口172的形成方法包括對封裝膠體152進行雷射鑽孔。在本實施例中，開口的側壁174係呈朝上的碗狀，其相似於位於第二封裝晶片140上的焊球132的形狀，這有利於 防止濕氣滲透。
在另一些實施例中，如第26圖所示，可利用化學機械拋光製程及/或研磨的方式移除金屬柱102上的封裝膠體152，以使金屬柱102的頂面突出於封裝膠體152的頂面。本實施例並不需要對封裝膠體152鑽孔。在化學機械研磨製程及/或研磨製程中，可使用端點偵測器(endpoint detector)來測定何時到達金屬柱102的頂面。在一實施例中，封裝膠體152可能會相對於金屬柱102的頂面向下凹陷一距離d6，距離d6例如約為數微米或更少。或者是，距離d6可為其他的數值。第8圖的實施例繪示一第一封裝晶片120，其以本實施例之方法移除位於金屬柱102之頂面上的封裝膠體152。在一些實施例中，距離d6可等於零，其中封裝膠體152的頂面可大抵上共平面於金屬柱102的頂面。在一些實施例中，化學機械研磨製程或研磨製程可移除一部分的封裝膠體152並形成一空氣出口空間(air exit space)於第一晶片110與第二封裝晶片140之間。
第27圖繪示本發明一實施例之一第二封裝晶片140，第二封裝晶片140包括多個頂晶片128a、128b封裝於一第二基板122上。第27圖亦繪示關於第二基板122的更多細節。為了封裝單一個第二晶片128a或是二或更多個第二晶片128a、128b，提供一第二基板122，其可包括一基板，此基板相似於第一基板100並可包括相似於第一基板100的材料與組件。第二基板122可包括多個形成於一帶狀物(strip)或是工件(未繪示)上的第二基板122。第二基板122可包括穿基板 導孔178以及佈線180，其相似於第一基板100的穿基板導孔以及導線156。第二基板122包括位於頂面上且位於一周邊區中的接觸墊176以及位於底面上的接點134。接觸墊176以及接點134可例如包括相似於第一基板100的接墊及/或導線103、112以及接墊146的材質。
然後，提供一第二晶片128a，其可包括一相似於第一晶片110的晶片。第二晶片128a係貼附至第二基板122的頂面。第二晶片128a包括多個接點182a位於其頂面上且位於一周邊區中。可利用一膠水或是黏著劑(未繪示)將第二晶片128a貼附至第二基板122的頂面。然後，沿著第二晶片128a的二或更多個邊緣利用導線184a電性連接第二晶片128a至第二基板122。舉例來說，可以是沿著第二晶片128a的四個邊緣電性連接第二晶片128a至第二基板122。第二晶片128a係貼附至第二基板122的頂面，並利用導線184a打線接合位於第二晶片128a之頂面上的接點182a以及位於第二基板122的頂面上的接觸墊176。
在一些實施例中，第27圖未繪示，僅單一個第二晶片128a耦接至第二基板122，然後，將一封裝膠體186形成在第二晶片128a以及第二基板122的頂面上。在另一些實施例中，如第27圖所示，二個第二晶片128a、128b係耦接於第二基板122上。多個第二晶片128a、128b(或是三個、或更多個第二晶片，未繪示)例如可彼此垂直堆疊於第二基板122上。在另一些實施例中，多個第二晶片128a、128b(或是三個、或更多個第二晶片)例如可水平耦接於第二基板122上(未繪 示)。
第二晶片128b在此亦可稱為第三晶片。第三晶片128b係耦接於第二晶片128a上，例如使用膠水或是黏著劑貼附至第二晶片128a的頂面。可利用導線184b以打線接合的方式連接位於第三晶片128b之頂面上的接點182b以及位於第二基板122的頂面上的接觸墊176。舉例來說，第三晶片128b係打線接合至第二基板122，這相似於第二晶片128a打線接合至第二基板122。二或多列的接觸墊176可形成在第二基板122的頂面上。如第27圖所示，最內列的接觸墊176係打線接合至第二晶片128a，而最外列的接觸墊176係打線接合至第三晶片128b。一封裝膠體186係形成於第三晶片128b上並暴露出部分的第二基板122。封裝膠體186例如包括一絕緣材料，其可保護導線184a、184b。封裝膠體186例如可包括相似於封裝膠體152的材料。或者是，封裝膠體186可包括其他材料。
在一些實施例中，第二晶片128a、128b係封裝於第二基板122上，以覆晶晶圓級封裝(flip-chip wafer level packaging)技術以及打線接合製程。或者是，可以其他類型的封裝製程將第二晶片128a、128b封裝於第二基板122上。
在一些實施例中，第二基板122可不包括位於佈線180中的重佈線層。在這些實施例中，所有或是部分的x軸或水平的電性連接可以導線184a、184b構成。在另一些實施例中，第二基板122可包括位於佈線180中的重佈線層。在這些實施例中，所有或是部分的x軸或水平的電性連接可製作於重佈線層中。
如第27圖所示，在形成封裝膠體186之後，多個焊球132係形成在第二基板122的底面上，例如多個焊球132係耦接接點134。之後切割第二基板122，以使其與形成於帶狀物或是工件上的其他第二基板122分離，以形成一第二封裝晶片140。對第二封裝晶片140進行最終測試(Final tests)。然後，如第2、4、5、7、8圖所示，將第二封裝晶片140的焊球132貼附至第一封裝晶片120上的金屬柱102，以形成一堆疊式封裝體142。
第28圖繪示本發明一實施例之封裝多個半導體晶片(亦即，第一晶片110、第二晶片128a、以及選擇性的第三晶片128b)的製作流程圖。在步驟191中，一第一晶片110係耦接至一第一基板100。在步驟192中，在第一基板100的表面101上形成金屬柱102的第一部分104。在步驟193中，在金屬柱102的第一部分104上形成金屬柱102的第二部分106。在步驟194中，耦接一第二晶片128至一第二基板122。在步驟195中，耦接金屬柱102至第二基板122。
在一些實施例中，第二晶片128、128a、128b包括記憶體元件，例如隨機存取記憶體(random access memories，RAM)或其他類型的記憶體元件，且第一晶片110包括一邏輯元件。或者是，第二晶片128a、128b以及第一晶片110可包括其他功能性電路(functional circuitry)。可使用不同於將第一晶片110貼附至第一基板100的方法，將第二晶片128、128a、128b貼附至第二基板122。或者是，可使用相同於將第二晶片128、128a、128b貼附至第二基板122的方法， 將第一晶片110貼附至第一基板100。
在一些實施例中，可以覆晶晶圓級封裝技術以及打線接合技術封裝第二晶片128、128a、128b，且可以覆晶接合於導線上(flip-chip bond-on-trace，BOT)的技術封裝第一晶片110。在另一實施例中，可以覆晶接合於導線上的技術封裝第二晶片128、128a、128b。或者是，可以其他的方法或是技術封裝第二晶片128、128a、128b與第一晶片110。
底膠材料150及/或封裝膠體152(如第2圖所示)可選擇性地用於本說明書中的所有實施例中(雖然圖示並未繪示)。接墊146以及焊球148亦可配置於各堆疊式封裝體142的底部上(雖然圖示並未繪示)。各種形狀的金屬柱102可選擇性地形成在一頂封裝晶片上(如第3圖所示)及/或可選擇性地形成在一頂封裝晶片以及一底封裝晶片上(如第4圖所示)。在各實施例中，保護層154可形成或是不形成在金屬柱102上，或是同時形成在金屬柱102以及接點155上。再者，位於封裝膠體152內且位於金屬柱102上的各種形狀開口172可搭配各種形狀的金屬柱102。
多個實施例係包括封裝多個半導體元件(例如第一晶片110、第二晶片128a、以及選擇性的第三晶片128b)於單一個堆疊式封裝元件142中，並使用新的鍍膜金屬柱(plated metal pillar)102以電性連接於第一封裝晶片120以及第二封裝晶片140之間(例如經由焊料接點132’、132”)。本發明多個實施例亦包括堆疊式封裝元件142，堆疊式封裝元件142包括新的金屬柱102。
本發明多個實施例的優點包括提供小線距(fine-pitch)堆疊式封裝體142的新製作方法以及以創新的鍍膜金屬柱102連接晶片120、140以形成堆疊式封裝體的方法。使用創新的兩階段鍍膜製程(two-step plating process)來形成金屬柱102。可依照封裝設計者的需求而改變鍍膜製程163、165以形成不同形狀的金屬柱102，例如梯形、插座狀、『I』字型、或其他的形狀，進而提昇結構強度、減少或是避免微影對不準(lithography misalignment)、以及可縮小線距。金屬柱102以及封裝方法可提昇機械抵抗力(mechanical resistance)以及電子遷移表現(electromigration performance)，進而減少焊料接點132’、132”在施加熱應力或是落下測試(drop test)之後裂開的機率並減少可靠度的問題。因為本實施例之封裝製程使用較少的焊料迴流步驟(例如，相較於焊球對焊球的接點)，本實施例之封裝製程具有較低的熱預算(reduced thermal budget)，故可減少缺陷(例如孔洞與脫層，delamination)以及污染(例如釋氣，out-gassing)。
可藉由使用創新的鍍膜金屬柱102來提升封裝的共面性(package coplanarity)。舉例來說，對一尺寸為20乘20平方毫米的堆疊式封裝體142來說，可藉由使用金屬柱102使第一封裝晶片120與第二封裝晶片140之間的介面的共面性小於6微米。在進行過用以將第二封裝晶片140貼附至第一封裝晶片120的焊料迴焊製程之後，焊料接點132’、132”容易重新形成其原本的焊球132的形狀。金屬柱102亦可用以減少頂封裝晶片140與底封裝晶片120之間的熱能，其可作為額外 的內埋散熱結構(inter-thermal heatsink)。
包括金屬柱102的堆疊式封裝體142的製作成本相當低，因為其製程相當簡化，故可節省封裝製程的成本。焊球132的焊料可使用一低α焊料(low alpha solder，其放射出較少量的α粒子)，其無需進行金屬表面處理(metal finish)，故可減少製作成本。使用低α焊料製作焊球132亦可提供較為安全的工作狀態於封裝環境中以及製作設備中。舉例來說，藉由使用在此描述的封裝技術以及創新的金屬柱102可達到約小於0.0002每小時每平方公分(counts per hour(cph)/cm2)的α數量。
金屬柱102之位於焊料接點132’、132”中的部分有助於避免相鄰的焊料接點132’、132”之間橋接(bridging)的問題。金屬柱102增加堆疊式封裝體142的橋接窗(bridging window)、減少或是避免短路、提昇元件良率、允許製作出具有較小線距的堆疊式封裝體142。在此描述的創新堆疊式封裝結構以及設計可以很容易地應用在半導體元件封裝製程中。鍍膜金屬柱102以及封裝方法的各種結構以及優點可提昇封裝可靠度以及延長封裝體的使用壽命。
在一些實施例中，接點155可與第一鍍層(金屬柱102的第一部分104)同時形成，因此，可避免進行一額外的製程來形成接點155，故可有效減少製作成本。選擇性的保護層154保護金屬柱102免於氧化與受到濕氣的影響，並可避免金屬柱102在後續的加熱製程(例如雷射鑽孔以及封膠製程)中劣化。在一些實施例中，保護層154可提昇對於後續形成的 底膠材料150與封裝膠體152的黏著性，並避免介金屬化合物(inter-metal compound，IMC)形成，例如銅錫化合物。
在一實施例中，一種堆疊式封裝元件包括一第一封裝晶片以及一第二封裝晶片耦接第一封裝晶片。多個金屬柱耦接第一封裝晶片。各金屬柱包括一第一部分與一第二部分，其中第一部分接近第一封裝晶片，第二部分配置於第一部分上。各金屬柱耦接至一接近第二封裝晶片的焊料接點。
在另一實施例中，一種堆疊式封裝元件包括一第一封裝晶片以及一第二封裝晶片耦接第一封裝晶片。多個金屬柱耦接第一封裝晶片。各金屬柱包括一第一部分與一第二部分，其中第一部分接近第一封裝晶片，第二部分配置於第一部分上。各金屬柱耦接至一接近第二封裝晶片的焊料接點。各金屬柱在一剖面圖中係呈現『I』字型。
在又一實施例中，一種封裝半導體晶片的方法包括將一第一晶片耦接至一第一基板；以及於第一基板的一表面上形成多個金屬柱的多個第一部分。於金屬柱的各第一部分上形成金屬柱的一第二部分。耦接一第二晶片至一第二基板，以及耦接金屬柱至第二基板。各金屬柱在一剖面圖中係呈現『I』字型。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧第一基板、基板
101‧‧‧頂面、表面
102‧‧‧金屬柱
103‧‧‧接墊及/或導線
104‧‧‧第一部分
106‧‧‧第二部分
110‧‧‧第一晶片
112‧‧‧接墊及/或導線
114‧‧‧導電凸塊、凸塊
116‧‧‧焊料蓋
120‧‧‧第一封裝晶片、底封裝晶片、封裝晶片
122‧‧‧第二基板
124‧‧‧底面
128‧‧‧第二晶片、頂晶片
130‧‧‧封裝膠體
132’‧‧‧焊料接點
134‧‧‧接墊、接點
140‧‧‧第二封裝晶片、頂封裝晶片
142‧‧‧堆疊式封裝元件
144‧‧‧底面、底側
146‧‧‧接墊
148‧‧‧焊球
150‧‧‧底膠材料
152‧‧‧封裝膠體

Claims (10)

  1. 一種堆疊式封裝元件，包括：一第一封裝晶片；一第二封裝晶片，耦接該第一封裝晶片；以及多個金屬柱，耦接該第一封裝晶片，各該金屬柱包括一第一部分與一第二部分，其中該第一部分接近該第一封裝晶片，該第二部分配置於該第一部分上，各該金屬柱耦接至一接近該第二封裝晶片的焊料接點。
  2. 如申請專利範圍第1項所述之堆疊式封裝元件，其中該些金屬柱在一剖面圖中係呈現圓柱狀、圓錐狀、梯形、插座狀、『I』字型、或『T』字型。
  3. 如申請專利範圍第1項所述之堆疊式封裝元件，更包括：一保護層，配置於各該金屬柱的側壁上。
  4. 一種堆疊式封裝元件，包括：一第一封裝晶片；一第二封裝晶片，耦接該第一封裝晶片；以及多個金屬柱，耦接該第一封裝晶片，各該金屬柱包括一第一部分與一第二部分，其中該第一部分接近該第一封裝晶片，該第二部分配置於該第一部分上，各該金屬柱耦接至一接近該第二封裝晶片的焊料接點，其中各該金屬柱在一剖面圖中係呈現『I』字型。
  5. 如申請專利範圍第4項所述之堆疊式封裝元件，更包括：一保護層，配置在各該金屬柱的側壁上，其中該保護層的材質包括錫、金、銅鍺、銅、鎳、鈀、有機可焊性防腐劑、 或前述之組合，其中該第一封裝晶片包括一第一晶片耦接至一第一基板並位於該第一基板的一中心區中，其中該第一基板包括位於該中心區內的多個接點，該保護層係配置於位於該第一基板的該中心區中的各該接點的側壁上，且該第一晶片係經由多個導電凸塊耦接至該些接點，各該導電凸塊耦接至該些接點的其中之一。
  6. 一種封裝半導體晶片的方法，包括：將一第一晶片耦接至一第一基板；於該第一基板的一表面上形成多個金屬柱的多個第一部分；於該些金屬柱的各該第一部分上形成該些金屬柱的一第二部分；耦接一第二晶片至一第二基板；以及耦接該些金屬柱至該第二基板，其中各該金屬柱在一剖面圖中係呈現『I』字型。
  7. 如申請專利範圍第6項所述之封裝半導體晶片的方法，其中該第一基板包括一底基板，該第二基板包括一頂基板，其中該些金屬柱係形成於該底基板的一頂面上，其中該封裝半導體晶片的方法更包括：形成多個焊球於該頂基板的一底面上，以及其中耦接該些金屬柱至該第二基板的方法包括耦接位於該底基板的該頂面上的各該金屬柱至位於該頂基板的該底面上的一焊球。
  8. 如申請專利範圍第6項所述之封裝半導體晶片的方法，其中該第一基板包括一頂基板，該第二基板包括一底基板， 其該些金屬柱係形成於該頂基板的一底面上，該封裝半導體晶片的方法更包括：形成多個焊球於該底基板的一頂面上，以及其中耦接該些金屬柱至該第二基板的方法包括耦接位於該頂基板的該底面上的各該金屬柱至位於該底基板的該頂面上的一焊球。
  9. 如申請專利範圍第6項所述之封裝半導體晶片的方法，其中該些金屬柱包括多個第一金屬柱，其中該封裝半導體晶片的方法更包括：在該第二基板的一表面上形成多個第二金屬柱的多個第一部分；於各該第二金屬柱的該第一部分上形成該第二金屬柱的一第二部分；以及形成一焊球於各該第一金屬柱上或是形成一焊球於各該第二金屬柱上，以及其中耦接該些金屬柱至該第二基板的方法包括耦接各該第一金屬柱至該些第二金屬柱的其中之一經由一焊球形成於該些第一金屬柱的其中之一上或是一焊球形成於該些第二金屬柱的其中之一上。
  10. 如申請專利範圍第6項所述之封裝半導體晶片的方法，更包括：於該第一基板的該表面上形成一第一光阻層；進行一第一微影製程，以形成多個第一圖案於該第一光阻層中，且該第一圖案係位於該第一基板的該表面的一周邊區中；進行一第一鍍膜製程，以將該些金屬柱的該些第一部分形 成於該第一光阻層中的該些第一圖案中；形成一第二光阻層於該些金屬柱的該些第一部分上以及該第一光阻層上；進行一第二微影製程，以形成多個第二圖案於該第二光阻層中，各該第二圖案係位於該些金屬柱的該些第一部分的其中之一上；進行一第二鍍膜製程，以將該些金屬柱的該些第二部分形成於該第二光阻層中的該些第二圖案中；以及移除該第二光阻層以及該第一光阻層；其中耦接該第一晶片至該第一基板的方法包括形成一第一封裝晶片，耦接該第二晶片至該第二基板的方法包括形成一第二封裝晶片，該封裝半導體晶片的方法更包括：形成一封裝膠體於該第一裝晶片與該第二封裝晶片之間；進行一雷射鑽孔製程，以於該封裝膠體中形成一開口，其中該開口接近各該金屬柱，且該些金屬柱係接近該第二封裝晶片，其中該些開口的側壁在一剖面圖中係呈弧形、梯形、垂直形、曲線形、或是碗狀；或是該封裝半導體晶片的方法更包括在耦接位於該第一基板上的該些金屬柱至該第二基板之前，化學機械拋光或是研磨該封裝膠體。
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