CN104779175A - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，该制法先提供具有相对的第一表面与第二表面的第一基板，该第一表面具有多个第一电性连接垫，且该第一表面上接置有芯片，再藉由多个导电组件将具有相对的第三表面与第四表面及贯穿该第三表面与第四表面的穿孔的第二基板接置于该第一基板的第一表面上，该第三表面具有多个第二电性连接垫，该第二电性连接垫藉由该导电组件电性连接该第一电性连接垫，且令该芯片位于该第一基板与第二基板之间，最后，经由该穿孔将封装胶体注入至该第一基板与第二基板之间，以包覆该芯片与导电组件。本发明能有效提高产品的信赖性。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，尤指一种具有封装胶体的半导体封装件及其制法。
背景技术
近年来，由于各种电子产品在尺寸上是日益要求轻、薄及小，因此可节省基板平面面积并可同时兼顾处理性能的堆栈式半导体封装件愈来愈受到重视。
图1A至图1D所示者，其为现有的半导体封装件的制法的剖视图。
如图1A所示，提供具有相对的第一表面10a与第二表面10b的第一基板10，该第一表面10a具有多个第一电性连接垫101，该第一表面10a上接置有芯片11，且该第一电性连接垫101与第二表面10b上分别接置有第一焊球12a与第二焊球12b。
如图1B所示，于该芯片11与第一表面10a之间填充底胶13，且该底胶13还覆盖该第一焊球12a，接着，以激光清除部分该底胶13，以外露该第一焊球12a。
再如图1C与图1D所示，将具有相对的第三表面20a与第四表面20b的第二基板20接置于该第一基板10的第一表面10a上，该第三表面20a具有多个第二电性连接垫201，各该第二电性连接垫201上设有金属柱202，该第四表面20b上设有电子组件21，该第二电性连接垫201藉由该金属柱202电性连接该第一焊球12a，且令该芯片11位于该第一基板10与第二基板20之间。
由于前述半导体封装件的制法是先对该第一基板上的芯片进行该底胶的填充，再接置该第二基板，因此，并没有对于该金属柱进行保护，而容易降低抗落摔能力与抗高低温循环能力的信赖性。
请再参照图2A与图2B，其为现有的半导体封装件的制法的另一实施例的剖视图，如图所示，此制法为先将该第二基板20接置于该第一基板10的第一表面10a上，再从一侧将封装胶体30灌入至该第一基板10与第二基板20之间，以包覆该芯片11、第一焊球12a与金属柱202。然而，此种制法因为该金属柱的数量多且密集排列，因此在将该封装胶体灌入时，该封装胶体从一侧边流动至另一侧边所需的时间过久，使得在未完全填满于该第一基板与第二基板之间之前，该封装胶体便已凝固，导致该封装胶体的填充失败。
由于前述的半导体封装件设置有金属柱，所以能缩小该第一焊球的体积，进而能符合现今细线宽线距的趋势。但前述两种制法都各自有其制作上的缺失，无论是抗落摔能力与抗高低温循环能力的信赖性不佳、或者是封装胶体易于填充失败。
因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。
发明内容
有鉴于上述现有技术的缺失，本发明的主要目的为提供一种半导体封装件及其制法，能有效提高产品的信赖性。
本发明的半导体封装件的制法包括：提供具有相对的第一表面与第二表面的第一基板，该第一表面具有多个第一电性连接垫，且该第一表面上接置有芯片；藉由多个导电组件将具有相对的第三表面与第四表面及贯穿该第三表面与第四表面的穿孔的第二基板接置于该第一基板的第一表面上，该第三表面具有多个第二电性连接垫，该第二电性连接垫藉由该导电组件电性连接该第一电性连接垫，且令该芯片位于该第一基板与第二基板之间；以及经由该穿孔将封装胶体注入至该第一基板与第二基板之间，以包覆该芯片与导电组件。
于前述的制法中，该穿孔位于该芯片的上方，该穿孔位于该第二基板的中央，且于接置该第二基板之前，还包括于该芯片与该第一基板的第一表面之间形成底胶。
于本发明的半导体封装件的制法中，注入该封装胶体的方式以喷嘴为之，于注入该封装胶体时，该喷嘴置于该穿孔中。
依前所述的半导体封装件的制法，该穿孔的尺寸大于该喷嘴的尺寸，且于接置该第二基板之前，该导电组件为接置于该第二电性连接垫上的金属柱，于接置该第二基板之前，还包括于该第一电性连接垫上接置焊球，该第二电性连接垫藉由该导电组件电性连接该焊球。
本发明还提供一种半导体封装件，包括：第一基板，其具有相对的第一表面与第二表面，该第一表面并具有多个第一电性连接垫；芯片，其接置于该第一表面上；第二基板，其藉由多个导电组件接置于该第一基板的第一表面上，该第二基板具有相对的第三表面与第四表面及贯穿该第三表面与第四表面的穿孔，该第三表面具有多个第二电性连接垫，该第二电性连接垫藉由该导电组件电性连接该第一电性连接垫，且令该芯片位于该第一基板与第二基板之间；以及封装胶体，其形成于该第一基板与第二基板之间，以包覆该芯片与导电组件。
于前述的半导体封装件中，该封装胶体还形成于该穿孔中，该穿孔位于该芯片的上方，该穿孔位于该第二基板的中央。
依上所述的半导体封装件，还包括底胶，其形成于该芯片与该第一基板的第一表面之间，该导电组件为接置于该第二电性连接垫上的金属柱，还包括焊球，其形成于该第一电性连接垫上，该第二电性连接垫藉由该导电组件电性连接该焊球。
由上可知，本发明能有效缩短封装胶体的流动距离与时间，进而能缩短工时、提高产品良率与提升产品信赖度。
附图说明
图1A至图1D所示者为现有的半导体封装件的制法的剖视图。
图2A与图2B所示者为现有的半导体封装件的制法的另一实施例的剖视图。
图3A至图3D所示者为本发明的半导体封装件的制法的剖视图。
主要组件符号说明
10、40        第一基板
10a、40a      第一表面
10b、40b      第二表面
101、401      第一电性连接垫
11、41        芯片
12a、42a      第一焊球
12b、42b      第二焊球
20、50        第二基板
20a、50a      第三表面
20b、50b      第四表面
201、501      第二电性连接垫
202           金属柱
21            电子组件
30、70        封装胶体
13、43        底胶
51            导电组件
500           穿孔
60            喷嘴。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图3A至图3D所示者，其为本发明的半导体封装件的制法的剖视图。
首先，如图3A所示，提供具有相对的第一表面40a与第二表面40b的第一基板40，该第一表面40a具有多个第一电性连接垫401，且该第一电性连接垫401与第二表面40b上分别接置有第一焊球42a与第二焊球42b，并于该第一表面40a上接置芯片41，于该芯片41与该第一基板40的第一表面40a之间形成底胶43；该底胶43与第一焊球42a为视需要而设置。
如图3B所示，藉由多个导电组件51将具有相对的第三表面50a与第四表面50b及贯穿该第三表面50a与第四表面50b的穿孔500的第二基板50接置于该第一基板40的第一表面40a上，该穿孔500位于该芯片41的上方，该穿孔500位于该第二基板50的中央，该第三表面50a具有多个第二电性连接垫501，该第二电性连接垫501藉由该导电组件51电性连接该第一电性连接垫401，且令该芯片41位于该第一基板40与第二基板50之间。
于本实施例中，该导电组件51为接置于该第二电性连接垫501上的金属柱，该第二电性连接垫501藉由该金属柱电性连接该第一焊球42a。
如图3C至图3D所示，将喷嘴60置于该穿孔500中，该穿孔500的尺寸大于该喷嘴60的尺寸，并藉由喷嘴60经由该穿孔500将封装胶体70注入至该第一基板40与第二基板50之间，以包覆该芯片41与导电组件51。
本发明还提供一种半导体封装件，包括：第一基板40，其具有相对的第一表面40a与第二表面40b，该第一表面40a并具有多个第一电性连接垫401；芯片41，其接置于该第一表面40a上；第二基板50，其藉由多个导电组件51接置于该第一基板40的第一表面40a上，该第二基板50具有相对的第三表面50a与第四表面50b及贯穿该第三表面50a与第四表面50b的穿孔500，该第三表面50a具有多个第二电性连接垫501，该第二电性连接垫501藉由该导电组件51电性连接该第一电性连接垫401，且令该芯片41位于该第一基板40与第二基板50之间；以及封装胶体70，其形成于该第一基板40与第二基板50之间，以包覆该芯片41与导电组件51。
前述的半导体封装件中，该封装胶体70还形成于该穿孔500中，该穿孔500位于该芯片41的上方，且该穿孔500位于该第二基板50的中央。
依前所述的半导体封装件，还包括底胶43，其形成于该芯片41与该第一基板40的第一表面40a之间，该导电组件51为接置于该第二电性连接垫501上的金属柱。
综上所述，相较于现有技术，本发明的灌胶起始点位于第二基板中间的穿孔处，因此能缩短封装胶体至多一半的流动距离与时间，使得封装胶体可在凝固前完整包覆导电组件，进而达到缩短工时、提高产品良率与提升产品信赖度的目的。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (16)

1.一种半导体封装件的制法，包括：
提供具有相对的第一表面与第二表面的第一基板，该第一表面具有多个第一电性连接垫，且该第一表面上接置有芯片；
藉由多个导电组件将具有相对的第三表面与第四表面及贯穿该第三表面与第四表面的穿孔的第二基板接置于该第一基板的第一表面上，该第三表面具有多个第二电性连接垫，供该第二电性连接垫藉由该导电组件电性连接该第一电性连接垫，且令该芯片位于该第一基板与第二基板之间；以及
经由该穿孔将封装胶体注入至该第一基板与第二基板之间，以包覆该芯片与导电组件。
2.根据权利要求1所述的半导体封装件的制法，其特征在于，该穿孔位于该芯片的上方。
3.根据权利要求1所述的半导体封装件的制法，其特征在于，该穿孔位于该第二基板的中央。
4.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法于接置该第二基板之前，还包括于该芯片与该第一基板的第一表面之间形成底胶。
5.根据权利要求1所述的半导体封装件的制法，其特征在于，注入该封装胶体的方式是以喷嘴为之。
6.根据权利要求5所述的半导体封装件的制法，其特征在于，于注入该封装胶体时，该喷嘴置于该穿孔中。
7.根据权利要求5所述的半导体封装件的制法，其特征在于，该穿孔的尺寸大于该喷嘴的尺寸。
8.根据权利要求1所述的半导体封装件的制法，其特征在于，于接置该第二基板之前，该导电组件为接置于该第二电性连接垫上的金属柱。
9.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法于接置该第二基板之前，还包括于该第一电性连接垫上接置焊球，该第二电性连接垫藉由该导电组件电性连接该焊球。
10.一种半导体封装件，包括：
第一基板，其具有相对的第一表面与第二表面，该第一表面并具有多个第一电性连接垫；
芯片，其接置于该第一表面上；
第二基板，其藉由多个导电组件接置于该第一基板的第一表面上，该第二基板具有相对的第三表面与第四表面及贯穿该第三表面与第四表面的穿孔，该第三表面具有多个第二电性连接垫，该第二电性连接垫藉由该导电组件电性连接该第一电性连接垫，且该芯片位于该第一基板与第二基板之间；以及
封装胶体，其形成于该第一基板与第二基板之间，以包覆该芯片与导电组件。
11.根据权利要求10所述的半导体封装件，其特征在于，该封装胶体还形成于该穿孔中。
12.根据权利要求10所述的半导体封装件，其特征在于，该穿孔位于该芯片的上方。
13.根据权利要求10所述的半导体封装件，其特征在于，该穿孔位于该第二基板的中央。
14.根据权利要求10所述的半导体封装件，其特征在于，该封装件还包括底胶，其形成于该芯片与该第一基板的第一表面之间。
15.根据权利要求10所述的半导体封装件，其特征在于，该导电组件为接置于该第二电性连接垫上的金属柱。
16.根据权利要求10所述的半导体封装件，其特征在于，该封装件还包括焊球，其形成于该第一电性连接垫上，该第二电性连接垫藉由该导电组件电性连接该焊球。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019141161A1 (zh) * 2018-01-19 2019-07-25 华为技术有限公司 一种晶圆封装器件
CN112420526A (zh) * 2019-08-20 2021-02-26 江苏长电科技股份有限公司 双基板叠层结构及其封装方法
WO2022170775A1 (zh) * 2021-02-10 2022-08-18 华为技术有限公司 一种功率结构体和制备方法以及设备

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581676B (zh) * 2016-04-27 2017-05-01 矽品精密工業股份有限公司 電子封裝件及基板結構
TWI595603B (zh) * 2016-11-10 2017-08-11 矽品精密工業股份有限公司 封裝堆疊結構

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040229399A1 (en) * 2003-05-16 2004-11-18 Yu-Wen Chen [flip chip package and manufacturing method thereof]
JP2005136203A (ja) * 2003-10-30 2005-05-26 Stanley Electric Co Ltd 発光ダイオードの製造方法
JP2006286797A (ja) * 2005-03-31 2006-10-19 Texas Instr Japan Ltd 実装方法
CN101266933A (zh) * 2007-03-14 2008-09-17 矽品精密工业股份有限公司 半导体装置的制法及其用于该制法的承载件
JP2009266866A (ja) * 2008-04-22 2009-11-12 Samco Inc 被処理材接着装置
US20100255641A1 (en) * 2009-04-07 2010-10-07 Texas Instruments Incorporated Semiconductor Manufacturing Method
TW201401482A (zh) * 2012-06-25 2014-01-01 Taiwan Semiconductor Mfg 堆疊式封裝元件以及封裝半導體晶片的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040229399A1 (en) * 2003-05-16 2004-11-18 Yu-Wen Chen [flip chip package and manufacturing method thereof]
JP2005136203A (ja) * 2003-10-30 2005-05-26 Stanley Electric Co Ltd 発光ダイオードの製造方法
JP2006286797A (ja) * 2005-03-31 2006-10-19 Texas Instr Japan Ltd 実装方法
CN101266933A (zh) * 2007-03-14 2008-09-17 矽品精密工业股份有限公司 半导体装置的制法及其用于该制法的承载件
JP2009266866A (ja) * 2008-04-22 2009-11-12 Samco Inc 被処理材接着装置
US20100255641A1 (en) * 2009-04-07 2010-10-07 Texas Instruments Incorporated Semiconductor Manufacturing Method
TW201401482A (zh) * 2012-06-25 2014-01-01 Taiwan Semiconductor Mfg 堆疊式封裝元件以及封裝半導體晶片的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019141161A1 (zh) * 2018-01-19 2019-07-25 华为技术有限公司 一种晶圆封装器件
US11430760B2 (en) 2018-01-19 2022-08-30 Huawei Technologies Co., Ltd. Chip package device
CN112420526A (zh) * 2019-08-20 2021-02-26 江苏长电科技股份有限公司 双基板叠层结构及其封装方法
WO2022170775A1 (zh) * 2021-02-10 2022-08-18 华为技术有限公司 一种功率结构体和制备方法以及设备

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