TW201528389A - 半導體封裝件及其製法 - Google Patents

半導體封裝件及其製法 Download PDF

Info

Publication number
TW201528389A
TW201528389A TW103101388A TW103101388A TW201528389A TW 201528389 A TW201528389 A TW 201528389A TW 103101388 A TW103101388 A TW 103101388A TW 103101388 A TW103101388 A TW 103101388A TW 201528389 A TW201528389 A TW 201528389A
Authority
TW
Taiwan
Prior art keywords
substrate
electrical connection
semiconductor package
wafer
connection pads
Prior art date
Application number
TW103101388A
Other languages
English (en)
Other versions
TWI528469B (zh
Inventor
江政嘉
王隆源
施嘉凱
徐逐崎
黃淑惠
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103101388A priority Critical patent/TWI528469B/zh
Priority to CN201410039235.1A priority patent/CN104779175A/zh
Publication of TW201528389A publication Critical patent/TW201528389A/zh
Application granted granted Critical
Publication of TWI528469B publication Critical patent/TWI528469B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種半導體封裝件及其製法，該製法係先提供具有相對之第一表面與第二表面的第一基板，該第一表面具有複數第一電性連接墊，且該第一表面上接置有晶片，再藉由複數導電元件將具有相對之第三表面與第四表面及貫穿該第三表面與第四表面之穿孔的第二基板接置於該第一基板的第一表面上，該第三表面具有複數第二電性連接墊，該第二電性連接墊藉由該導電元件電性連接該第一電性連接墊，且令該晶片位於該第一基板與第二基板之間，最後，經由該穿孔將封裝膠體注入至該第一基板與第二基板之間，以包覆該晶片與導電元件。本發明能有效提高產品的信賴性。

Description

半導體封裝件及其製法
本發明係有關於一種半導體封裝件及其製法，尤指一種具有封裝膠體的半導體封裝件及其製法。
近年來，由於各種電子產品在尺寸上是日益要求輕、薄及小，因此可節省基板平面面積並可同時兼顧處理性能之堆疊式半導體封裝件愈來愈受到重視。
第1A至1D圖所示者，係為習知之半導體封裝件之製法的剖視圖。
如第1A圖所示，提供具有相對之第一表面10a與第二表面10b的第一基板10，該第一表面10a具有複數第一電性連接墊101，該第一表面10a上接置有晶片11，且該第一電性連接墊101與第二表面10b上分別接置有第一銲球12a與第二銲球12b。
如第1B圖所示，於該晶片11與第一表面10a之間填充底膠13，且該底膠13亦覆蓋該第一銲球12a，接著，以雷射清除部分該底膠13，以外露該第一銲球12a。
再如第1C與1D圖所示，將具有相對之第三表面20a與第四表面20b的第二基板20接置於該第一基板10的第一表面10a上， 該第三表面20a具有複數第二電性連接墊201，各該第二電性連接墊201上設有金屬柱202，該第四表面20b上設有電子元件21，該第二電性連接墊201藉由該金屬柱202電性連接該第一銲球12a，且令該晶片11位於該第一基板10與第二基板20之間。
由於前述半導體封裝件之製法是先對該第一基板上的晶片進行該底膠之填充，再接置該第二基板，因此，並沒有對於該金屬柱進行保護，而容易降低抗落摔能力與抗高低溫循環能力的信賴性。
請再參照第2A與2B圖，其係習知之半導體封裝件之製法的另一實施例之剖視圖，如圖所示，此製法係先將該第二基板20接置於該第一基板10的第一表面10a上，再從一側將封裝膠體30灌入至該第一基板10與第二基板20之間，以包覆該晶片11、第一銲球12a與金屬柱202。惟，此種製法因為該金屬柱之數量多且密集排列，因此在將該封裝膠體灌入時，該封裝膠體從一側邊流動至另一側邊所需的時間過久，使得在未完全填滿於該第一基板與第二基板之間之前，該封裝膠體便已凝固，導致該封裝膠體的填充失敗。
由於前述之半導體封裝件係設置有金屬柱，所以能縮小該第一銲球的體積，進而能符合現今細線寬線距的趨勢。但前述兩種製法都各自有其製作上之缺失，無論是抗落摔能力與抗高低溫循環能力的信賴性不佳、或者是封裝膠體易於填充失敗。
因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝件之製法，係包括：提供具有相對之第一表面與第二表面的第一基板，該第一表面具有複數第一電性連接墊，且該第一表面上接置有晶片；藉由複數導電元件將具有相對之第三表面與第四表面及貫穿該第三表面與第四表面之穿孔的第二基板接置於該第一基板的第一表面上，該第三表面具有複數第二電性連接墊，該第二電性連接墊藉由該導電元件電性連接該第一電性連接墊，且令該晶片位於該第一基板與第二基板之間；以及經由該穿孔將封裝膠體注入至該第一基板與第二基板之間，以包覆該晶片與導電元件。
於前述之製法中，該穿孔係位於該晶片的上方，該穿孔係位於該第二基板之中央，且於接置該第二基板之前，復包括於該晶片與該第一基板之第一表面之間形成底膠。
於本發明之半導體封裝件之製法中，注入該封裝膠體之方式係以噴嘴為之，於注入該封裝膠體時，該噴嘴係置於該穿孔中。
依前所述之半導體封裝件之製法，該穿孔之尺寸係大於該噴嘴之尺寸，且於接置該第二基板之前，該導電元件係為接置於該第二電性連接墊上的金屬柱，於接置該第二基板之前，復包括於該第一電性連接墊上接置銲球，該第二電性連接墊藉由該導電元件電性連接該銲球。
本發明復提供一種半導體封裝件，係包括：第一基板，係具有相對之第一表面與第二表面，該第一表面並具有複數第一電性連接墊；晶片，係接置於該第一表面上；第二基板，係藉由複數導電元件接置於該第一基板的第一表面上，該第二基板具有相對之第三表面與第四表面及貫穿該第三表面與第四表面之穿孔，該 第三表面具有複數第二電性連接墊，該第二電性連接墊藉由該導電元件電性連接該第一電性連接墊，且令該晶片位於該第一基板與第二基板之間；以及封裝膠體，係形成於該第一基板與第二基板之間，以包覆該晶片與導電元件。
於前述之半導體封裝件中，該封裝膠體復形成於該穿孔中，該穿孔係位於該晶片的上方，該穿孔係位於該第二基板之中央。
依上所述之半導體封裝件，復包括底膠，係形成於該晶片與該第一基板之第一表面之間，該導電元件係為接置於該第二電性連接墊上的金屬柱，復包括銲球，係形成於該第一電性連接墊上，該第二電性連接墊藉由該導電元件電性連接該銲球。
由上可知，本發明係能有效縮短封裝膠體的流動距離與時間，進而能縮短工時、提高產品良率與提升產品信賴度。
10、40‧‧‧第一基板
10a、40a‧‧‧第一表面
10b、40b‧‧‧第二表面
101、401‧‧‧第一電性連接墊
11、41‧‧‧晶片
12a、42a‧‧‧第一銲球
12b、42b‧‧‧第二銲球
20、50‧‧‧第二基板
20a、50a‧‧‧第三表面
20b、50b‧‧‧第四表面
201、501‧‧‧第二電性連接墊
202‧‧‧金屬柱
21‧‧‧電子元件
30、70‧‧‧封裝膠體
13、43‧‧‧底膠
51‧‧‧導電元件
500‧‧‧穿孔
60‧‧‧噴嘴
第1A至1D圖所示者係為習知之半導體封裝件之製法的剖視圖；第2A與2B圖所示者係為習知之半導體封裝件之製法的另一實施例之剖視圖；以及第3A至3D圖所示者係本發明之半導體封裝件之製法的剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均 僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A至3D圖所示者，係本發明之半導體封裝件之製法的剖視圖。
首先，如第3A圖所示，提供具有相對之第一表面40a與第二表面40b的第一基板40，該第一表面40a具有複數第一電性連接墊401，且該第一電性連接墊401與第二表面40b上分別接置有第一銲球42a與第二銲球42b，並於該第一表面40a上接置晶片41，於該晶片41與該第一基板40之第一表面40a之間形成底膠43；該底膠43與第一銲球42a係視需要而設置。
如第3B圖所示，藉由複數導電元件51將具有相對之第三表面50a與第四表面50b及貫穿該第三表面50a與第四表面50b之穿孔500的第二基板50接置於該第一基板40的第一表面40a上，該穿孔500係位於該晶片41的上方，該穿孔500係位於該第二基板50之中央，該第三表面50a具有複數第二電性連接墊501，該第二電性連接墊501藉由該導電元件51電性連接該第一電性連接墊401，且令該晶片41位於該第一基板40與第二基板50之間。
於本實施例中，該導電元件51係為接置於該第二電性連接墊 501上的金屬柱，該第二電性連接墊501藉由該金屬柱電性連接該第一銲球42a。
如第3C至3D圖所示，將噴嘴60置於該穿孔500中，該穿孔500之尺寸係大於該噴嘴60之尺寸，並藉由噴嘴60經由該穿孔500將封裝膠體70注入至該第一基板40與第二基板50之間，以包覆該晶片41與導電元件51。
本發明復提供一種半導體封裝件，係包括：第一基板40，係具有相對之第一表面40a與第二表面40b，該第一表面40a並具有複數第一電性連接墊401；晶片41，係接置於該第一表面40a上；第二基板50，係藉由複數導電元件51接置於該第一基板40的第一表面40a上，該第二基板50具有相對之第三表面50a與第四表面50b及貫穿該第三表面50a與第四表面50b之穿孔500，該第三表面50a具有複數第二電性連接墊501，該第二電性連接墊501藉由該導電元件51電性連接該第一電性連接墊401，且令該晶片41位於該第一基板40與第二基板50之間；以及封裝膠體70，係形成於該第一基板40與第二基板50之間，以包覆該晶片41與導電元件51。
前述之半導體封裝件中，該封裝膠體70復形成於該穿孔500中，該穿孔500係位於該晶片41的上方，且該穿孔500係位於該第二基板50之中央。
依前所述之半導體封裝件，復包括底膠43，係形成於該晶片41與該第一基板40之第一表面40a之間，該導電元件51係為接置於該第二電性連接墊501上的金屬柱。
綜上所述，相較於習知技術，本發明之灌膠起始點係位於第 二基板中間的穿孔處，因此能縮短封裝膠體至多一半的流動距離與時間，使得封裝膠體可在凝固前完整包覆導電元件，進而達到縮短工時、提高產品良率與提升產品信賴度之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
40‧‧‧第一基板
40a‧‧‧第一表面
40b‧‧‧第二表面
401‧‧‧第一電性連接墊
41‧‧‧晶片
42a‧‧‧第一銲球
42b‧‧‧第二銲球
50‧‧‧第二基板
50a‧‧‧第三表面
50b‧‧‧第四表面
501‧‧‧第二電性連接墊
70‧‧‧封裝膠體
43‧‧‧底膠
51‧‧‧導電元件
500‧‧‧穿孔

Claims (16)

  1. 一種半導體封裝件之製法，係包括：提供具有相對之第一表面與第二表面的第一基板，該第一表面具有複數第一電性連接墊，且該第一表面上接置有晶片；藉由複數導電元件將具有相對之第三表面與第四表面及貫穿該第三表面與第四表面之穿孔的第二基板接置於該第一基板的第一表面上，該第三表面具有複數第二電性連接墊，供該第二電性連接墊藉由該導電元件電性連接該第一電性連接墊，且令該晶片位於該第一基板與第二基板之間；以及經由該穿孔將封裝膠體注入至該第一基板與第二基板之間，以包覆該晶片與導電元件。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該穿孔係位於該晶片的上方。
  3. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該穿孔係位於該第二基板之中央。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，於接置該第二基板之前，復包括於該晶片與該第一基板之第一表面之間形成底膠。
  5. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，注入該封裝膠體之方式係以噴嘴為之。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，於注入該封裝膠體時，該噴嘴係置於該穿孔中。
  7. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該穿孔之尺寸係大於該噴嘴之尺寸。
  8. 如申請專利範圍第1項所述之半導體封裝件之製法，於接置該第二基板之前，該導電元件係為接置於該第二電性連接墊上的金屬柱。
  9. 如申請專利範圍第1項所述之半導體封裝件之製法，於接置該第二基板之前，復包括於該第一電性連接墊上接置銲球，該第二電性連接墊藉由該導電元件電性連接該銲球。
  10. 一種半導體封裝件，係包括：第一基板，係具有相對之第一表面與第二表面，該第一表面並具有複數第一電性連接墊；晶片，係接置於該第一表面上；第二基板，係藉由複數導電元件接置於該第一基板的第一表面上，該第二基板具有相對之第三表面與第四表面及貫穿該第三表面與第四表面之穿孔，該第三表面具有複數第二電性連接墊，該第二電性連接墊藉由該導電元件電性連接該第一電性連接墊，且該晶片係位於該第一基板與第二基板之間；以及封裝膠體，係形成於該第一基板與第二基板之間，以包覆該晶片與導電元件。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中，該封裝膠體復形成於該穿孔中。
  12. 如申請專利範圍第10項所述之半導體封裝件，其中，該穿孔係位於該晶片的上方。
  13. 如申請專利範圍第10項所述之半導體封裝件，其中，該穿孔係位於該第二基板之中央。
  14. 如申請專利範圍第10項所述之半導體封裝件，復包括底膠， 係形成於該晶片與該第一基板之第一表面之間。
  15. 如申請專利範圍第10項所述之半導體封裝件，其中，該導電元件係為接置於該第二電性連接墊上的金屬柱。
  16. 如申請專利範圍第10項所述之半導體封裝件，復包括銲球，係形成於該第一電性連接墊上，該第二電性連接墊藉由該導電元件電性連接該銲球。
TW103101388A 2014-01-15 2014-01-15 半導體封裝件及其製法 TWI528469B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103101388A TWI528469B (zh) 2014-01-15 2014-01-15 半導體封裝件及其製法
CN201410039235.1A CN104779175A (zh) 2014-01-15 2014-01-27 半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103101388A TWI528469B (zh) 2014-01-15 2014-01-15 半導體封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201528389A true TW201528389A (zh) 2015-07-16
TWI528469B TWI528469B (zh) 2016-04-01

Family

ID=53620581

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103101388A TWI528469B (zh) 2014-01-15 2014-01-15 半導體封裝件及其製法

Country Status (2)

Country Link
CN (1) CN104779175A (zh)
TW (1) TWI528469B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581676B (zh) * 2016-04-27 2017-05-01 矽品精密工業股份有限公司 電子封裝件及基板結構
TWI595603B (zh) * 2016-11-10 2017-08-11 矽品精密工業股份有限公司 封裝堆疊結構

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060961B (zh) 2018-01-19 2021-07-09 华为技术有限公司 一种晶圆封装器件
CN112420526A (zh) * 2019-08-20 2021-02-26 江苏长电科技股份有限公司 双基板叠层结构及其封装方法
CN114914234A (zh) * 2021-02-10 2022-08-16 华为技术有限公司 一种功率结构体和制备方法以及设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228806B (en) * 2003-05-16 2005-03-01 Advanced Semiconductor Eng Flip chip package
JP4431363B2 (ja) * 2003-10-30 2010-03-10 スタンレー電気株式会社 発光ダイオードの製造方法
JP2006286797A (ja) * 2005-03-31 2006-10-19 Texas Instr Japan Ltd 実装方法
CN101266933A (zh) * 2007-03-14 2008-09-17 矽品精密工业股份有限公司 半导体装置的制法及其用于该制法的承载件
JP2009266866A (ja) * 2008-04-22 2009-11-12 Samco Inc 被処理材接着装置
JP2010245341A (ja) * 2009-04-07 2010-10-28 Texas Instr Japan Ltd 半導体装置の製造方法
US8981559B2 (en) * 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581676B (zh) * 2016-04-27 2017-05-01 矽品精密工業股份有限公司 電子封裝件及基板結構
TWI595603B (zh) * 2016-11-10 2017-08-11 矽品精密工業股份有限公司 封裝堆疊結構

Also Published As

Publication number Publication date
CN104779175A (zh) 2015-07-15
TWI528469B (zh) 2016-04-01

Similar Documents

Publication Publication Date Title
TWI697086B (zh) 晶片封裝結構及其製造方法
TWI625838B (zh) 複合焊球、半導體封裝、半導體裝置及制造方法
TWI528469B (zh) 半導體封裝件及其製法
TW201911508A (zh) 電子封裝件
TWI500130B (zh) 封裝基板及其製法暨半導體封裝件及其製法
TW201812932A (zh) 電子封裝件及其製法
TWI517269B (zh) 層疊式封裝結構及其製法
JP2014127706A5 (ja) 半導体装置の製造方法
TW201503304A (zh) 半導體裝置及其製法
CN104766837A (zh) 半导体封装件及其制法
US8525336B2 (en) Semiconductor package and method of fabricating the same
TWI556402B (zh) 封裝堆疊結構及其製法
US9356008B2 (en) Semiconductor package and fabrication method thereof
TWI529876B (zh) 封裝堆疊結構及其製法
US10160637B2 (en) Molded lead frame package with embedded die
TWI615925B (zh) 半導體裝置
TW201611203A (zh) 半導體封裝件及其製法
KR101078735B1 (ko) 반도체 패키지 및 이의 제조 방법
CN102064162B (zh) 堆叠式封装结构、其封装结构及封装结构的制造方法
TW201530707A (zh) 封裝基板及其製法暨半導體封裝件及其製法
CN203871330U (zh) 抗应力图像传感器件
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
TWI591788B (zh) 電子封裝件之製法
TWI541952B (zh) 半導體封裝件及其製法
TWI514490B (zh) 半導體封裝件及其製法