CN106960825A - 一种基于硅转接板的双面扇出封装结构及封装方法 - Google Patents

一种基于硅转接板的双面扇出封装结构及封装方法 Download PDF

Info

Publication number
CN106960825A
CN106960825A CN201710135399.8A CN201710135399A CN106960825A CN 106960825 A CN106960825 A CN 106960825A CN 201710135399 A CN201710135399 A CN 201710135399A CN 106960825 A CN106960825 A CN 106960825A
Authority
CN
China
Prior art keywords
layer
silicon pinboard
silicon
signal
pinboard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710135399.8A
Other languages
English (en)
Inventor
徐健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201710135399.8A priority Critical patent/CN106960825A/zh
Publication of CN106960825A publication Critical patent/CN106960825A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及封装技术领域，具体涉及一种基于硅转接板的双面扇出封装结构，包括：从上到下依次封装且信号导通的芯片(1)、第一重布线层(2)和硅转接板(3)，硅转接板为预先经过封装的硅转接板，且封装结构具有通过第一重布线层将芯片的一部分信号直接输出的第一信号输出通道和通过硅转接板将芯片的另一部分信号输出的第二信号输出通道。本发明还提供了一种封装方法，包括：对硅转接板进行预封装，在预封装后的硅转接板上表面设置第一重布线层，将芯片连接在第一重布线层的表面形成信号回路。本发明提供了一种在保证芯片的信号IO间距和PCB的线宽/线距匹配的基础上，尽量避免信号在传输过程中的损耗的双面扇出封装结构及封装方法。

Description

一种基于硅转接板的双面扇出封装结构及封装方法
技术领域
本发明涉及封装技术领域，具体涉及一种基于硅转接板的双面扇出封装结构及封装方法。
背景技术
伴随着芯片技术的不断提升，单位面积下容纳的信号数量不断增加，芯片的IO数量不断上升，从而导致芯片的信号IO之间的间距不断减小。而印刷电路板(PCB)行业相对芯片行业发展比较滞后，基于PCB的封装技术受限于PCB的制程能力，线宽/线距无法太小，因此无法满足现在高密度芯片的系统级设计需求。
为了解决上述问题，中国专利文献CN105428331A公开了一种基于载体的扇出2.5D/3D封装结构，包括TSV转接板和倒装芯片，倒装芯片倒装焊在TSV转接板的正面，塑封料包封倒装芯片及TSV转接板，并裸露TSV转接板背面，TSV转接板背面植BGA焊球，TSV转接板为硅转接板，TSV转接板正面和背面分别设有再布线层Ⅰ和再布线层Ⅱ，倒装芯片通过再布线层Ⅰ、转接板硅通孔、再布线层Ⅱ、UBM底部金属层和BGA球互连。在该专利文献中将倒装芯片与硅转接板封装后，由于硅转接板本身的性能，封装后的倒装芯片与硅转接板解决了芯片的信号IO间距和PCB的线宽/线距不能很好匹配的问题，但是由于硅为半导体材料，倒装芯片的信号在经硅转接板传输后，会出现一定的损耗，影响输出信号的质量。即倒装芯片的信号传输需要依次经过硅转接板的再布线层Ⅰ、转接板硅通孔和再布线层Ⅱ才能向外传输，这样在传输过程中的信号损耗就不可避免，尤其是高频信号的损耗更为明显。因此，如何在保证芯片的信号IO间距和PCB的线宽/线距匹配的前提下，尽可能避免信号在传输过程中的损耗是本领域技术人员亟待解决的一个技术问题。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的与硅转接板封装后的芯片在经硅转接板传输时会出现信号损耗的缺陷，从而提供一种在保证芯片的信号IO间距和PCB的线宽/线距匹配的基础上，尽量避免信号在传输过程中的损耗的基于硅转接板的双面扇出封装结构及封装方法。
为解决上述技术问题，本发明提供了一种基于硅转接板的双面扇出封装结构，包括：
从上到下依次封装且信号导通的芯片、第一重布线层和硅转接板，所述硅转接板为预先经过封装的硅转接板，且所述封装结构具有通过所述第一重布线层将所述芯片的一部分信号直接输出的第一信号输出通道和通过所述硅转接板将所述芯片的另一部分信号输出的第二信号输出通道。
所述的基于硅转接板的双面扇出封装结构，还包括与所述第一重布线层相向设置、且与所述硅转接板的下表面贴合设置的第二重布线层。
所述的基于硅转接板的双面扇出封装结构，所述硅转接板的上表面和下表面上均预留有至少一个引脚，所述第一重布线层和第二重布线层贴合设置在所述引脚处。
所述的基于硅转接板的双面扇出封装结构，还包括分别与所述第一重布线层和第二重布线层贴合设置的第一保护层和第二保护层，且所述第一保护层和第二保护层上均预留有用于信号连接的通孔。
所述的基于硅转接板的双面扇出封装结构，所述第二保护层的通孔中安装有焊球。
所述的基于硅转接板的双面扇出封装结构，所述芯片通过金属凸点或金属引线与所述第一重布线层信号导通。
本发明还提供了一种基于硅转接板的双面扇出封装方法，包括以下步骤：
S1、对硅转接板进行预封装，
S2、在预封装后的硅转接板上表面设置第一重布线层，并使所述第一重布线层与所述预封装后的硅转接板的上表面信号引脚连接，
S3、将芯片连接在所述第一重布线层的表面形成信号回路，使得所述芯片的一部分信号通过所述第一重布线层直接输出，另一部分信号通过所述硅转接板输出。
所述的基于硅转接板的双面扇出封装方法，还包括步骤S4、在预封装后的硅转接板的下表面设置第二重布线层；所述步骤S4位于步骤S1和步骤S2之间或者位于S2步骤之后。
所述的基于硅转接板的双面扇出封装方法，还包括在步骤S2中在所述第一重布线层上贴合设置第一保护层，并在所述第一保护层上设置用于信号连接的通孔，和/或在步骤S4中在所述第二重布线层上贴合设置第二保护层，并在所述第二保护层上设置用于信号连接的通孔。
所述的基于硅转接板的双面扇出封装方法，还包括先将所述硅转接板放置在基板上，然后对所述硅转接板进行塑封，再对塑封后的硅转接板进行打磨直至露出所述信号引脚。
本发明技术方案，具有如下优点：
1.本发明提供的基于硅转接板的双面扇出封装结构，芯片、第一重布线层和硅转接板从上到下依次封装并信号导通，这样芯片中的信号在向外传输时就可以分别通过第一信号输出通道的第一重布线层和第二信号输出通道的硅转接板输出，使得芯片中的一部分信号不经硅转接板直接输出，避免了在硅转接板中传输带来的信号损耗问题，保证了输出信号的质量。
2.本发明提供的基于硅转接板的双面扇出封装结构，芯片、第一保护层、第一重布线层、硅转接板、第二重布线层和第二保护层从上到下依次封装，这样芯片中的一部分信号可以经第一保护层和第一重布线层直接输出，降低信号损耗；而芯片中的另一部分信号则依次经第一保护层、第一重布线层、硅转接板、第二重布线层和第二保护层传输，并最终经焊球输出，使得芯片的信号IO间距经硅转接板过渡后，能够与PCB的线宽/线距相匹配，这样芯片中的大部分信号是经硅转接板传输的，只有少部分高频信号经第一保护层和第一重布线层直接输出，兼顾了信号传输的质量和芯片与PCB间距的匹配，满足了实际需求。
3.本发明的基于硅转接板的双面扇出封装结构，芯片的信号分别通过设置在上的第一保护层、第一重布线层和设置在下的硅转接板、第二重布线层、第二保护层向上、向下传输，由于两个信号传输通道的位置及传输方向均不同，从而避免了信号传输过程中的相互干扰，且芯片的一部分信号通过第一重布线层直接输出，合理利用了封装结构上部的空间，提高了封装结构的局部区域中单位面积的IO的数量。
4.本发明提供的基于硅转接板的双面扇出封装方法，将芯片、第一保护层、第一重布线层、硅转接板、第二重布线层和第二保护层依次安装，即可完成封装，生产工艺简单，生产效率高，市场前景较好。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的基于硅转接板的双面扇出封装结构中硅转接板的侧面剖视图；
图2为本发明的基于硅转接板的双面扇出封装结构中下转板的俯视图；
图3为在下转板上贴装硅转接板并封装后的侧面剖视图；
图4为将图3的塑封料打磨减薄后的侧面剖视图；
图5为在图4上贴装第一重布线层和第一保护层后的侧面剖视图；
图6为去除图5的下转板、键合上转板，并在下表面贴装第二重布线层和第二保护层后的侧面剖视图；
图7为去除图6的上转板并将芯片倒装焊接的侧面剖视图；
图8为去除图6的上转板并将芯片正贴焊接的侧面剖视图；
图9为将图7塑封后的侧面剖视图；
图10为将图8塑封后的侧面剖视图；
图11为在图9上焊接焊球后的侧面剖视图；
图12为在图10上焊接焊球后的侧面剖视图。
附图标记说明：
1-芯片；2-第一重布线层；3-硅转接板；4-第二重布线层；5-第一保护层；6-第二保护层；7-焊球；8-金属凸点；9-金属引线；10-下转板；100-上转板；31-上引脚；32-下引脚；33-硅片通道；51-通孔。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
如图11和12所示的基于硅转接板的双面扇出封装结构的一种具体实施方式，包括从上到下依次封装且信号导通的芯片1、第一重布线层2和硅转接板3，所述硅转接板3为预先经过封装的硅转接板3，且所述封装结构具有通过所述第一重布线层2将所述芯片1的一部分信号直接输出的第一信号输出通道和通过所述硅转接板3将所述芯片1的另一部分信号输出的第二信号输出通道。
芯片1中既包括有少量的高频信号，也包括有大量的低频信号，由于高频信号对信号传输通道的要求较高，因此本发明中将芯片的高频信号通过第一重布线层2直接输出，以减少传输过程中的信号损耗，保证信号质量；而另一部分低频信号则依次通过第一重布线层2和硅转接板3输出，使得这部分信号的信号IO间距通过硅转接板3的过渡作用，能够与PCB的线宽/线距很好地匹配，最大程度上兼顾了信号损耗和间距匹配的问题。
具体地，硅转接板3要预先进行封装后才能贴合第一重布线层2，预封装层的大小以将硅转接板3在水平方向上完全封装，并预留一定的封装料为宜，以起到保护作用；预封装层在竖直方向上以将硅转接板3完全封装，且裸露硅转接板3的上引脚31和下引脚32为宜，可以通过封装后再进行打磨减薄的方式实现，以确保芯片1的高频信号能够按照由第一重布线层2形成的第一信号输出通道输出。如图1所示，硅转接板3的上表面和下表面分别设置有上引脚31和下引脚32，以及连通上引脚和31下引脚32的硅片通道33，这样低频信号在通过第一重布线层2后就会沿着由上引脚31、硅片通道33和下引脚32形成的第二信号输出通道输出。
作为一种具体实施方式，如图6～12所示，还包括与所述第一重布线层2相向设置、且与所述硅转接板3的下表面贴合设置的第二重布线层4。第一重布线层2和第二重布线层4的材质可以相同，也可以不同。第一重布线层2和第二重布线层4分别与硅转接板3的上表面的上引脚31和下表面的下引脚32信号导通，可以为略大于上引脚31或下引脚32的多个金属层，也可以为一块大于硅转接板3上表面或下表面的金属板，出于节省成本的考虑，本实施例中的第一重布线层2和第二重布线层4均为两个略大于上引脚31或下引脚32的金属层。
作为一种具体实施方式，如图5～12所示，所述硅转接板3的上表面和下表面上均预留有至少一个引脚，所述第一重布线层2和第二重布线层4贴合设置在所述引脚处。如图1所示，本实施例中上表面和下表面的引脚均为两个，由上表面或下表面的保护介质挖空一部分直至裸露出内部金属层形成。
作为一种具体实施方式，如图6～12所示，还包括分别与所述第一重布线层2和第二重布线层4贴合设置的第一保护层5和第二保护层6，且所述第一保护层5和第二保护层6上均预留有用于信号连接的通孔51。第一保护层5和第二保护层6可以为树脂等可以对硅转接板3起到保护作用的高分子材料。第一保护层5和第二保护层6分别覆盖在预封装后的硅转接板3的上表面和下表面，且在第一重布线层2上方和第二重布线层4下方相应的位置开设有通孔51，以裸露第一重布线层2和第二重布线层4，通孔51的大小可以小于第一重布线层2和第二重布线层4的面积，既能满足信号正常输出的要求，又使得第一重布线层2和第二重布线层4与硅转接板3固定牢固，不易脱落。
作为一种具体实施方式，如图11和12所示，所述第二保护层6的通孔51中安装有焊球7。本实施例中通孔51为两个，焊球7可以为锡焊球。
作为一种具体实施方式，如图7～12所示，所述芯片1通过金属凸点8或金属引线9与所述第一重布线层2信号导通。金属凸点8形成在芯片1的下表面，两个金属凸点8之间的距离与第一保护层5上预留的两个通孔51之间的距离相等，以保证芯片1和第一重布线层2之间的信号连接，此时芯片1与第一重布线层2之间为倒装焊接。金属引线9的一端连接在芯片1上，另一端连接在第一重布线层2上，此时芯片1与第一重布线层2之间为正贴焊接。
实施例2
如图1～12所示的基于硅转接板的双面扇出封装方法的一种具体实施方式，包括以下步骤：S1、对硅转接板3进行预封装，S2、在预封装后的硅转接板3上表面设置第一重布线层2，并使所述第一重布线层2与所述预封装后的硅转接板3的上表面信号引脚连接，S3、将芯片1连接在所述第一重布线层2的表面形成信号回路，使得所述芯片1的一部分信号通过所述第一重布线层2直接输出，另一部分信号通过所述硅转接板3输出。
具体地，如图2所示，首先将下转板10按照晶圆级的设计方案进行设计，以方便后期的切分。然后将图1的硅转接板3放置在下转板10上，进行整体塑封，完成对硅转接板3的预封装，并对完成预封装的硅转接板3的上表面进行打磨，使其上表面的上引脚31露出。再在打磨后的预封装的硅转接板3的上表面设置第一重布线层2，去除下转板10。然后将芯片1焊接在第一重布线层2的表面，形成信号回路。再将芯片1、第一重布线层2和预封装后的硅转接板3再次塑封，以保护芯片1和第一重布线层2，并在硅转接板3的下表面焊接焊球7，完成整个封装结构。
作为一种具体实施方式，还包括步骤S4、在预封装后的硅转接板3的下表面设置第二重布线层4；所述步骤S4位于步骤S1和步骤S2之间。即在对硅转接板3进行预封装后，去除下转板10，在上表面键合上转板100，将整个结构翻转180°，在预封装后的硅转接板3的下表面设置第二重布线层4，去除上转板100，在下表面再次键合下转板10，再次翻转180°后，在预封装的硅转接板3的上表面设置第一重布线层2。这种方法虽然也能实现第一重布线层2和第二重布线层4的设置，但需要两次键合下转板10，操作程序稍复杂。
作为一种替代实施方式，还包括步骤S4、在预封装后的硅转接板3的下表面设置第二重布线层4；所述步骤S4位于S2步骤之后。即在预封装后的硅转接板3的上表面设置第一重布线层2后，去除下转板10，并在上表面键合上转板100，翻转180°，在下表面设置第二重布线层4，操作方法简单，程序较少。
作为另一种具体实施方式，还包括在步骤S2中在所述第一重布线层2上贴合设置第一保护层5，并在所述第一保护层5上设置用于信号连接的通孔51，和/或在步骤S4中在所述第二重布线层4上贴合设置第二保护层6，并在所述第二保护层6上设置用于信号连接的通孔51。即在完成第一重布线层2和第二重布线层4的设置后均在其表面贴装第一保护层5和第二保护层6，用于保护封装结构。
作为一种具体实施方式，还包括先将所述硅转接板3放置在基板上，该基板即为下转板10，然后对所述硅转接板3进行塑封，再对塑封后的硅转接板3进行打磨直至露出所述信号引脚。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种基于硅转接板的双面扇出封装结构，其特征在于，包括：
从上到下依次封装且信号导通的芯片(1)、第一重布线层(2)和硅转接板(3)，所述硅转接板(3)为预先经过封装的硅转接板(3)，且所述封装结构具有通过所述第一重布线层(2)将所述芯片(1)的一部分信号直接输出的第一信号输出通道和通过所述硅转接板(3)将所述芯片(1)的另一部分信号输出的第二信号输出通道。
2.根据权利要求1所述的基于硅转接板的双面扇出封装结构，其特征在于，还包括与所述第一重布线层(2)相向设置、且与所述硅转接板(3)的下表面贴合设置的第二重布线层(4)。
3.根据权利要求2所述的基于硅转接板的双面扇出封装结构，其特征在于，所述硅转接板(3)的上表面和下表面上均预留有至少一个引脚，所述第一重布线层(2)和第二重布线层(4)贴合设置在所述引脚处。
4.根据权利要求3所述的基于硅转接板的双面扇出封装结构，其特征在于，还包括分别与所述第一重布线层(2)和第二重布线层(4)贴合设置的第一保护层(5)和第二保护层(6)，且所述第一保护层(5)和第二保护层(6)上均预留有用于信号连接的通孔(51)。
5.根据权利要求4所述的基于硅转接板的双面扇出封装结构，其特征在于，所述第二保护层(6)的通孔(51)中安装有焊球(7)。
6.根据权利要求1～5中任一项所述的基于硅转接板的双面扇出封装结构，其特征在于，所述芯片(1)通过金属凸点(8)或金属引线(9)与所述第一重布线层(2)信号导通。
7.一种基于硅转接板的双面扇出封装方法，其特征在于，包括以下步骤：
S1、对硅转接板(3)进行预封装，
S2、在预封装后的硅转接板(3)上表面设置第一重布线层(2)，并使所述第一重布线层(2)与所述预封装后的硅转接板(3)的上表面信号引脚连接，
S3、将芯片(1)连接在所述第一重布线层(2)的表面形成信号回路，使得所述芯片(1)的一部分信号通过所述第一重布线层(2)直接输出，另一部分信号通过所述硅转接板(3)输出。
8.根据权利要求7所述的基于硅转接板的双面扇出封装方法，其特征在于，还包括步骤S4、在预封装后的硅转接板(3)的下表面设置第二重布线层(4)；所述步骤S4位于步骤S1和步骤S2之间或者位于S2步骤之后。
9.根据权利要求8所述的基于硅转接板的双面扇出封装方法，其特征在于，还包括在步骤S2中在所述第一重布线层(2)上贴合设置第一保护层(5)，并在所述第一保护层(5)上设置用于信号连接的通孔(51)，和/或在步骤S4中在所述第二重布线层(4)上贴合设置第二保护层(6)，并在所述第二保护层(6)上设置用于信号连接的通孔(51)。
10.根据权利要求7～9中任一项所述的基于硅转接板的双面扇出封装方法，其特征在于，还包括先将所述硅转接板(3)放置在基板上，然后对所述硅转接板(3)进行塑封，再对塑封后的硅转接板(3)进行打磨直至露出所述信号引脚。
CN201710135399.8A 2017-03-08 2017-03-08 一种基于硅转接板的双面扇出封装结构及封装方法 Pending CN106960825A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710135399.8A CN106960825A (zh) 2017-03-08 2017-03-08 一种基于硅转接板的双面扇出封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710135399.8A CN106960825A (zh) 2017-03-08 2017-03-08 一种基于硅转接板的双面扇出封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN106960825A true CN106960825A (zh) 2017-07-18

Family

ID=59469985

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710135399.8A Pending CN106960825A (zh) 2017-03-08 2017-03-08 一种基于硅转接板的双面扇出封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN106960825A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277022A (ja) * 2004-03-24 2005-10-06 Toshiba Corp 多層基板及び送受信モジュール
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103094244A (zh) * 2011-10-31 2013-05-08 欣兴电子股份有限公司 嵌埋穿孔中介层的封装基板及其制法
CN105428331A (zh) * 2015-12-22 2016-03-23 成都锐华光电技术有限责任公司 一种基于载体的扇出2.5d/3d封装结构
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277022A (ja) * 2004-03-24 2005-10-06 Toshiba Corp 多層基板及び送受信モジュール
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103094244A (zh) * 2011-10-31 2013-05-08 欣兴电子股份有限公司 嵌埋穿孔中介层的封装基板及其制法
CN105428331A (zh) * 2015-12-22 2016-03-23 成都锐华光电技术有限责任公司 一种基于载体的扇出2.5d/3d封装结构
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构

Similar Documents

Publication Publication Date Title
US7763498B2 (en) Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
CN104253115B (zh) 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制
US6740980B2 (en) Semiconductor device
US6506633B1 (en) Method of fabricating a multi-chip module package
CN110197793A (zh) 一种芯片及封装方法
US20020074637A1 (en) Stacked flip chip assemblies
CN109300863A (zh) 半导体封装结构以及半导体封装方法
KR20010064907A (ko) 와이어본딩 방법 및 이를 이용한 반도체패키지
CN102456677A (zh) 球栅阵列封装结构及其制造方法
CN107275240A (zh) 一种芯片封装方法及芯片封装结构
CN104409437B (zh) 双面bump芯片包封后重布线的封装结构及其制作方法
CN102263078A (zh) 一种wlcsp封装件
TW201142998A (en) System-in-package
US20020061665A1 (en) Method and apparatus for vertically stacking and interconnecting ball grid array (BGA) electronic circuit devices
CN106531715A (zh) 系统级封装及用于制造系统级封装的方法
US20080197503A1 (en) Chip package
CN201667333U (zh) 新型圆片级扇出芯片封装结构
CN110364496A (zh) 一种芯片封装结构及其封装方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN102842558A (zh) 一种基于锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN109559998A (zh) 用于mram装置的磁屏蔽封装结构及其制造方法
CN102842560A (zh) 一种wlcsp多芯片堆叠式封装件及其封装方法
CN106960825A (zh) 一种基于硅转接板的双面扇出封装结构及封装方法
CN102800639B (zh) 混合集成封装结构
CN206685369U (zh) 一种双面扇出系统级封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170718

RJ01 Rejection of invention patent application after publication