CN103681588B - 封装基板及其制法 - Google Patents

封装基板及其制法 Download PDF

Info

Publication number
CN103681588B
CN103681588B CN201310146107.2A CN201310146107A CN103681588B CN 103681588 B CN103681588 B CN 103681588B CN 201310146107 A CN201310146107 A CN 201310146107A CN 103681588 B CN103681588 B CN 103681588B
Authority
CN
China
Prior art keywords
package substrate
component
protective layer
insulating protective
passive component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310146107.2A
Other languages
English (en)
Other versions
CN103681588A (zh
Inventor
陈裕华
骆韦仲
胡迪群
谢昌宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Unimicron Technology Corp
Original Assignee
Industrial Technology Research Institute ITRI
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI, Unimicron Technology Corp filed Critical Industrial Technology Research Institute ITRI
Publication of CN103681588A publication Critical patent/CN103681588A/zh
Application granted granted Critical
Publication of CN103681588B publication Critical patent/CN103681588B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

一种封装基板及其制法，该封装基板包括具有顶表面和底表面的基板本体、形成于该基板本体顶表面上的绝缘保护层、埋设且外露于该绝缘保护层中的中介层、及设于该中介层上或嵌埋于其中的被动组件。借由将被动组件整合于该封装基板中，当芯片设于该中介层上时，可缩短该芯片与被动组件之间的导电路径，而使芯片的脚位电压能保持稳定，因而能增进整体电性效能。

Description

封装基板及其制法
技术领域
本发明涉及一种封装基板及其制法，尤指一种嵌埋有中介层的封装基板及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品在型态上逐渐趋于轻薄短小，在功能上则逐渐迈入高性能、多功能、与高速度化的研发方向，致使半导体芯片的布线密度愈来愈高，而以纳米尺寸作单位。因此，目前所用以承载芯片的封装基板（如覆晶式载板）已无法配合高线路密度的半导体芯片，因而业界遂发展出一种3D-SiP（System-in-package）封装工艺。
请参阅图1，其为一种现有3D-SiP封装件1的剖视图，如图1所示，其通过于一封装基板1’与一半导体芯片15之间增设一硅中介层（Silicon interposer）12，该硅中介层12采用硅穿孔（Through-silicon via,TSV）技术而具有多个贯穿且用以电性连接的导电穿孔121，且于该硅中介层12上形成一线路重布结构（Redistribution layer,RDL）122，令该些导电穿孔121的一端电性结合间距较大的封装基板1’，而该线路重布结构122则电性结合间距较小的半导体芯片15，使该封装基板1’可结合具有高布线密度的半导体芯片15，之后，再将封装件设置于一电路板9上。故借由该硅中介层12，不仅可解决缺乏可配合的载板的问题，且不会改变IC产业原本的供应链（supply chain）及基础设备（infrastructure），进而使最终的半导体封装件具有高整合度、高效率、低耗电、小体积与低成本的优势。
然而，现有3D-SiP封装件1中，该封装基板1’仅能堆栈例如半导体芯片15的主动组件，而无法同时设置该些被动组件14，也就是须将该些被动组件14设置于该电路板9上，故该半导体芯片15与该被动组件14之间的导电路径过长，因而该半导体芯片15的电压容易出现不稳定现象，致使最终电子产品的电性效能无法大幅提升。
此外，因该些被动组件14设于该电路板9上，故该些被动组件14不仅占用该电路板9的布设面积，且减少该电路板9的布线空间，因而难以缩小产品的体积，且将减少产品的功能。
因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
为解决上述现有技术的种种问题，本发明的主要目的在于揭露一种封装基板及其制法，可缩短该芯片与被动组件之间的导电路径，而使芯片的脚位电压能保持稳定，因而能增进整体电性效能。
本发明的一实施例提出一种封装基板，其整合有中介层与被动组件。该封装基板可包括：基板本体，其具有线路、相对的第一表面和第二表面，该第一表面具有多个电性接触垫；绝缘保护层，其形成于该基板本体的第一表面上；中介层，其埋设于该绝缘保护层中并电性连接该基板本体，且该中介层具有多个贯穿的导电穿孔及外露于该绝缘保护层的线路重布结构；以及至少一被动组件，其设于该基板本体的第一表面之上。
其中，该被动组件设于该线路重布结构上，且电性连接该中介层。
其中，该被动组件设于该绝缘保护层上，且借由形成于该绝缘保护层中的导电组件电性连接该电性接触垫。
其中，该导电组件的材质为导电胶或电镀金属。
其中，该导电组件为柱体。
其中，该绝缘保护层具有至少一外露该电性接触垫的开口，使该被动组件设于该开口中的电性接触垫上。
其中，该封装基板还包括至少一另一被动组件，其嵌埋于该基板本体中。
而且，为实现上述目的，本发明还提出一种封装基板的制法，包括：提供一具有相对的第一表面和第二表面的基板本体，该第一表面具有多个电性接触垫，该第一表面上形成有绝缘保护层及埋设于该绝缘保护层中并电性连接该基板本体的中介层，且该中介层具有多个贯穿的导电穿孔及外露于该绝缘保护层的线路重布结构；于该绝缘保护层上形成至少一外露该电性接触垫的开孔；于该开孔中形成导电组件；以及于该导电组件上设置至少一被动组件。
其中，该导电组件的材质为导电胶或电镀金属。
其中，该导电组件为柱体。
而且，本发明还提出一种封装基板，包括：基板本体，其具有相对的第一表面和第二表面，该第一表面具有多个电性接触垫；绝缘保护层，其形成于该基板本体的第一表面上；中介层，其埋设于该绝缘保护层中并电性连接该基板本体，且该中介层具有多个贯穿的导电穿孔及外露于该绝缘保护层的线路重布结构；以及至少一被动组件，其嵌埋于该基板本体中。
其中，该基板本体具有至少一线路，该被动组件借由该线路电性连接该中介层。
因此，相较于现有技术，当半导体芯片设于该中介层的线路重布结构上时，可缩短该半导体芯片与被动组件之间的距离，即主动组件（如该半导体芯片）与被动组件之间的电性连接路径缩短，使主动组件的脚位电压较为稳定，因而能提升最终产品的电性效能。
此外，因该些被动组件无需设于电路板上，因而不会占用电路板的布设面积，故可增加该电路板的布线空间，不仅可缩小产品的体积，且可增加产品的功能。
附图说明
图1为现有3D-SiP封装件的剖视图。
图2为本发明封装基板的第一实施例的剖视图。
图3A至图3C为本发明封装基板的第二实施例的制法的剖视图。
图4为本发明封装基板的第三实施例的剖视图。
图5为本发明封装基板的第四实施例的剖视图。
其中，附图标记：
1：3D-SiP封装件
1’,2,3,4,4’：封装基板
12：硅中介层
121,221：导电穿孔
122,222：线路重布结构
14,24,24’：被动组件
15：半导体芯片
20：基板本体
20a：顶表面
20b：底表面
200：线路
21a,21b：电性接触垫
22：中介层
23：绝缘保护层
230：开孔
231：导电组件
232：开口
9：电路板。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「上」、「顶」、「底」、「四周」、「上方」及「一」等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
本文中提及的“导电穿孔”是指形成于基材，例如本文的中介层中的导电组件，以本文图式为例，其外型如柱状体。
第一实施例
请参阅图2，其为本发明的封装基板2的第一实施例的剖视图。
如图2所示，先提供一具有线路200、顶表面（可视为第一表面）20a和底表面（可视为第二表面）20b的基板本体20，例如为多层内联机基板（multi-layer interconnect baseplate），该顶表面20a具有多个电性接触垫21a，又该顶表面20a上设有一中介层22与一绝缘保护层23，该中介层22嵌埋于该绝缘保护层23中并外露于该绝缘保护层23表面。接着，于该中介层22上设置多个被动组件24。
于本实施例中，该中介层22例如为硅中介层（Silicon interposer）且具有多个贯穿的导电穿孔221及外露于该绝缘保护层23的线路重布结构（redistribution layer,RDL）222，该些导电穿孔221的底端连接该电性接触垫21a以电性连接该线路200，且该被动组件24设于该线路重布结构222上以电性连接该中介层22。
此外，借由该被动组件24设于该线路重布结构222上，以当如半导体芯片的主动组件（图略）设于该线路重布结构222上时，使该主动组件得以最靠近该被动组件24的方式组装，而可大幅缩减该主动组件与该被动组件24之间的距离。
也就是，信号通过该线路重布结构222与被动组件24串接后，并通过该些导电穿孔221传输到该基板本体20，故该主动组件与被动组件24之间的电性连接路径最短，因而，该主动组件的脚位电压最为稳定。
第二实施例
请参阅图3A至图3C，其为本发明的封装基板3的第二实施例的制法的剖视图。本实施例与第一实施例的差异在于该被动组件24的位置及电性连接方式，其它相关结构大致相同，故不再赘述。
如图3A所示，借由定深式机械钻孔方式或激光钻孔方式，于该绝缘保护层23上形成对应外露部分电性接触垫21a的多个开孔230。
如图3B所示，借由电镀、印刷、塞孔或喷涂的方式于该些开孔230中形成如柱体的导电组件231。
于本实施例中，该导电组件231的材质为导电胶或电镀金属，如铜膏或银胶。
如图3C所示，于该导电组件231上设置该被动组件24，该些被动组件24借由该些导电组件231电性连接该电性接触垫21a。
于本实施例中，借由该被动组件24设于该绝缘保护层23上，使该主动组件（图略）得以较大尺寸设于该线路重布结构222上，以增加该主动组件的布线空间，而可提升该主动组件的功能。此外，当该主动组件设于该线路重布结构222上时，相较于现有技术，本发明能大幅缩减该主动组件与该被动组件24之间的电性连接路径，而能使该主动组件的脚位电压更为稳定。
第三实施例
请参阅图4，其为本发明的封装基板4的第三实施例的剖视图。本实施例与第二实施例的差异在于该被动组件24的位置及电性连接方式，其它相关结构大致相同，故不再赘述。
如图4所示，借由定深式机械钻孔方式或激光钻孔方式，于该绝缘保护层23上形成对应外露该些电性接触垫21a的多个开口232，再利用点胶等相关技术，将该被动组件24焊接于该开口232中的电性接触垫21a上，令该被动组件24接触并电性连接该电性接触垫21a。
于本实施例中，借由该被动组件24嵌埋于该绝缘保护层23中，可降低该封装基板4的高度，以利于达到产品薄化的需求。
此外，当该主动组件设于该线路重布结构222上时，相较于现有技术，本发明能大幅缩减该主动组件与该被动组件24之间的电性连接路径，而能使该主动组件的脚位电压更为稳定。
要补充说明的是，本发明的封装基板2,3,4中，该中介层22的线路重布结构222上是用以接置至少一如半导体芯片的主动组件（图略），且之后再进行封装工艺，以构成一半导体封装件，惟此可依据本说明书而能了解者，故不在此加以赘述。
此外，于制作该基板本体20时，可将至少一被动组件24’嵌埋于该基板本体20中且电性连接该线路200，如图5所示的封装基板4’。
又，本发明的基板本体20的底表面20b也可具有电性接触垫21b，以供电性连接至其它电子装置，如：电路板或封装结构。
另外，所述的各实施例是以无核心（coreless）的基板本体20作为例示说明，但具有核心层的基板本体同样也可以应用在本发明的封装基板中，而且包含在本发明的权利要求范围中。
综上所述，本发明的封装基板2,3,4中，整合有中介层22与被动组件24，故当主动组件设于该中介层22上时，可使该主动组件与该被动组件24之间的距离大幅缩减，即该主动组件与该被动组件24之间的电性连接路径缩短，因而能使该主动组件的脚位电压更为稳定，以有效提升最终电子产品的电性效能。
此外，因该些被动组件24无需设于电路板（图略）上，因而不会占用电路板的布设面积，故可增加该电路板的布线空间，不仅可缩小产品的体积，且可增加产品的功能。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (3)

1.一种封装基板的制法，其特征在于，包括：
提供一具有相对的第一表面和第二表面的基板本体，该第一表面具有多个电性接触垫，该第一表面上形成有绝缘保护层及埋设于该绝缘保护层中并电性连接该基板本体的中介层，且该中介层具有多个贯穿的导电穿孔及外露于该绝缘保护层的线路重布结构；
于该绝缘保护层上形成至少一外露该电性接触垫的开孔；
于该开孔中形成导电组件；以及
于该导电组件上设置至少一被动组件。
2.根据权利要求1所述的封装基板的制法，其特征在于，该导电组件的材质为导电胶或电镀金属。
3.根据权利要求1所述的封装基板的制法，其特征在于，该导电组件为柱体。
CN201310146107.2A 2012-09-26 2013-04-24 封装基板及其制法 Active CN103681588B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101135246A TWI483365B (zh) 2012-09-26 2012-09-26 封裝基板及其製法
TW101135246 2012-09-26

Publications (2)

Publication Number Publication Date
CN103681588A CN103681588A (zh) 2014-03-26
CN103681588B true CN103681588B (zh) 2019-02-05

Family

ID=50318680

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310146107.2A Active CN103681588B (zh) 2012-09-26 2013-04-24 封装基板及其制法

Country Status (3)

Country Link
US (4) US20140084413A1 (zh)
CN (1) CN103681588B (zh)
TW (1) TWI483365B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
TWI542263B (zh) * 2014-07-31 2016-07-11 恆勁科技股份有限公司 中介基板及其製法
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI550814B (zh) * 2015-07-31 2016-09-21 矽品精密工業股份有限公司 承載體、封裝基板、電子封裝件及其製法
KR20170019836A (ko) * 2015-08-13 2017-02-22 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US9852994B2 (en) * 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9799616B2 (en) * 2016-03-08 2017-10-24 Dyi-chung Hu Package substrate with double sided fine line RDL
TWI647805B (zh) * 2016-09-09 2019-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US10687419B2 (en) * 2017-06-13 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US11527462B2 (en) * 2019-12-13 2022-12-13 International Business Machines Corporation Circuit substrate with mixed pitch wiring

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303981A (zh) * 2007-05-07 2008-11-12 日本特殊陶业株式会社 具有内置部件的布线板及其用于制造该布线板的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
US8003515B2 (en) * 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
TWI460834B (zh) * 2010-08-26 2014-11-11 Unimicron Technology Corp 嵌埋穿孔晶片之封裝結構及其製法
US20140291001A1 (en) * 2010-11-22 2014-10-02 Bridge Semiconductor Corporation Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
TWI451542B (zh) * 2011-02-10 2014-09-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303981A (zh) * 2007-05-07 2008-11-12 日本特殊陶业株式会社 具有内置部件的布线板及其用于制造该布线板的方法

Also Published As

Publication number Publication date
US20180323143A1 (en) 2018-11-08
US20210066189A1 (en) 2021-03-04
US11791256B2 (en) 2023-10-17
US10068847B2 (en) 2018-09-04
TWI483365B (zh) 2015-05-01
TW201413894A (zh) 2014-04-01
CN103681588A (zh) 2014-03-26
US10867907B2 (en) 2020-12-15
US20170194249A1 (en) 2017-07-06
US20140084413A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
CN103681588B (zh) 封装基板及其制法
US9570375B2 (en) Semiconductor device having silicon interposer on which semiconductor chip is mounted
TWI665777B (zh) 系統級封裝
TWI616990B (zh) 一種高密度立體封裝的積體電路系統
TWI587412B (zh) 封裝結構及其製法
US9018040B2 (en) Power distribution for 3D semiconductor package
US20160172292A1 (en) Semiconductor package assembly
TW201405758A (zh) 具有防電磁波干擾之半導體元件
US10784202B2 (en) High-density chip-to-chip interconnection with silicon bridge
CN107785334B (zh) 电子封装结构及其制法
TW201622074A (zh) 電子封裝件及其製法
CN108630646A (zh) 电子封装件及其基板构造
CN108074905B (zh) 电子装置及其制法与基板结构
US20150243590A1 (en) Embedded die redistribution layers for active device
TWI579984B (zh) 電子封裝件及其製法
WO2015014563A1 (en) Electronic module
CN109309068A (zh) 电子封装件及其制法
CN107708300A (zh) 电子堆迭结构及其制法
TWI685944B (zh) 三維直通矽晶貫孔結構
TWI554169B (zh) 中介基板及其製法
CN107808869A (zh) 电子封装件及其制法
CN102751258A (zh) 半导体集成电路
JP2017004997A (ja) 半導体装置
KR101115455B1 (ko) 반도체 장치
CN109509728A (zh) 电子封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant