JP7006843B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は、配線基板の製造方法に関する。
近年、半導体装置の高速、高集積化が進む中で、ＦＣ－ＢＧＡ（Flip Chip-Ball Grid Array）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。一方、ＦＣ－ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。
この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、例えば、下記特許文献１においては、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）とし、これをＦＣ－ＢＧＡ用配線基板に接続する方式を提案している。また、例えば、下記特許文献２においては、ＦＣ－ＢＧＡ用配線基板の表面を化学機械研磨（Chemical Mechanical Polishing／ＣＭＰ）等で平坦化してから微細配線を形成する方式を提案している。また、例えば、下記特許文献３においては、微細な配線層を有する基板（インターポーザ）を支持体上に形成してＦＣ－ＢＧＡ基板に搭載した後、支持体を剥離することで狭ピッチな配線基板を形成する方式を提案している。
特開２００２－２８０４９０号公報 特開２０１４－２２５６７１号公報 国際公開第２０１８／０４７８６１号
上記特許文献１に開示されている方式では、シリコンインターポーザがシリコンウェハを利用して半導体前工程用の設備を用いて製作されている。シリコンウェハは、形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。
上記特許文献２に開示されている方式では、上記特許文献１のような伝送特性劣化の問題はない。しかしながら、ＦＣ－ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との合算で収率が低下する問題や、ＦＣ－ＢＧＡ用配線基板の反り、歪みに起因した半導体素子の実装における問題がある。
上記特許文献３に開示されている方式では、上記特許文献１に開示されている方式のような伝送特性劣化の問題や、上記特許文献２に開示されている方式のような収率低下の問題はない。しかしながら、支持体を剥離する工程において不良が発生し易く収率が低下し易い問題があった。
本発明は、上記問題を鑑みてなされたものであって、支持体を剥離する工程における収率を向上させて歩留まりよく製造できる配線基板の製造方法を提供することを目的とする。
前述した課題を解決するための、本発明に係る配線基板の製造方法は、第１配線基板よりも微細な配線を形成された第２配線基板の接合面に前記第１配線基板が接合され、前記第２配線基板の前記接合面と反対側の面に半導体素子が実装される配線基板の製造方法であって、前記半導体素子と接合する第１電極を支持体上に剥離層を介して形成する工程と、絶縁樹脂層と配線層とを複数積層した多層配線層を前記第１電極上に形成する工程と、前記第１配線基板と接合する第２電極を前記多層配線層上に形成する工程と、を行うことにより前記第２配線基板を製造する第２配線基板製造工程と、前記第２配線基板と接合する前記第１配線基板の第３電極と前記第２配線基板の前記第２電極とを接合する接合工程と、を行った後、前記第１配線基板と前記第２配線基板との間に封止樹脂を充填する樹脂供給工程と、前記封止樹脂を硬化させる樹脂硬化工程と、前記剥離層を介して前記第２配線基板から前記支持体を剥離する支持体剥離工程と、を行うにあたって、（１）前記支持体剥離工程を行ってから、前記樹脂供給工程を行った後に、前記樹脂硬化工程を行う、（２）前記樹脂供給工程を行ってから、前記支持体剥離工程を行った後に、前記樹脂硬化工程を行う、（３）前記樹脂供給工程後、前記第２配線基板と前記剥離層と前記支持体との外周縁に付着する前記封止樹脂を除去する樹脂除去工程を行ってから、前記樹脂硬化工程を行った後に、前記支持体剥離工程を行う、のうちのいずれか一つを実施することを特徴とする。
本発明に係る配線基板の製造方法によれば、支持体を剥離する工程における収率を向上させて歩留まりよく製造することができる。
本発明に係る配線基板の製造方法の第一実施形態を利用して製造される半導体パッケージの一例の概略構造を表す断面図である。 本発明に係る配線基板の製造方法の第一実施形態に利用されるインターポーザの一例の概略構造を表す断面図である。 図２のインターポーザの製造手順を説明する断面図である。 図３Ａに続く製造手順を説明する断面図である。 図３Ｂに続く製造手順を説明する断面図である。 図３Ｃに続く製造手順を説明する断面図である。 図３Ｄに続く製造手順を説明する断面図である。 図３Ｅに続く製造手順を説明する断面図である。 図３Ｆに続く製造手順を説明する断面図である。 図３Ｇに続く製造手順を説明する断面図である。 図３Ｈに続く製造手順を説明する断面図である。 図３Ｉに続く製造手順を説明する断面図である。 図３Ｊに続く製造手順を説明する断面図である。 図３Ｋに続く製造手順を説明する断面図である。 図３Ｌに続く製造手順を説明する断面図である。 図３Ｍに続く製造手順を説明する断面図である。 図３Ｎに続く製造手順を説明する断面図である。 図４Ａに続く製造手順を説明する断面図である。 図４Ｂに続く製造手順を説明する断面図である。 図５Ａに続く製造手順を説明する断面図である。 図５Ｂに続く製造手順を説明する断面図である。 図５Ｃに続く製造手順を説明する断面図である。 本発明に係る配線基板の製造方法の第二実施形態を利用して製造される半導体パッケージの一例の概略構造を表す断面図である。 本発明に係る配線基板の製造方法の第二実施形態における図４Ｂに続く製造手順を説明する断面図である。 図７Ａに続く製造手順を説明する断面図である。 図７Ｂに続く製造手順を説明する断面図である。 図７Ｃに続く製造手順を説明する断面図である。 本発明に係る配線基板の製造方法の第三実施形態を利用して製造される半導体パッケージの一例の概略構造を表す断面図である。 本発明に係る配線基板の製造方法の第三実施形態における図４Ｂに続く製造手順を説明する断面図である。 図９Ａに続く製造手順を説明する断面図である。 図９Ｂに続く製造手順を説明する断面図である。 図９Ｃに続く製造手順を説明する断面図である。 図９Ｄに続く製造手順を説明する断面図である。 本発明に係る配線基板の製造方法の第三実施形態における他の例３の製造手順を説明する断面図である。
本発明に係る配線基板の製造方法の実施形態を図面に基づいて説明するが、本発明は図面に基づいて説明する以下の実施形態のみに限定されるものではない。なお、各図面は説明を容易にするために適宜誇張して表現している。
＜第一実施形態＞
本発明に係る配線基板の製造方法の第一実施形態を図１，２，３Ａ～３Ｎ，４Ａ，４Ｂ，５Ａ～５Ｄに基づいて説明する。
本実施形態に係る製造方法により製造される配線基板は、第１配線基板よりも微細な配線を形成された第２配線基板の接合面に前記第１配線基板が接合され、前記第２配線基板の前記接合面と反対側の面に半導体素子が実装されるものである。
具体的には、図１に示すように、半導体素子４を実装された半導体パッケージ１００は、第１配線基板であるＦＣ－ＢＧＡ用配線基板１の一方面側（図１中、上方面側）に、第２配線基板であるインターポーザ３の一方面側（図１中、下方面側）が、はんだバンプ、銅ポスト（銅ピラー）または金バンプ等の接合部１８により接合されている。インタポーザ３は、絶縁樹脂層と配線層とを複数積層した多層配線層であるビルドアップ配線層のみからなる微細な配線を有する薄い層となっている。
ＦＣ－ＢＧＡ用配線基板１とインターポーザ３との間隙には、接着性を有する絶縁性の封止樹脂であるアンダーフィル２Ａが埋め込まれている。インターポーザ３の他方面側（図１中、上方面側）、すなわち、ＦＣ－ＢＧＡ用配線基板１を接続される側の接合面と反対側の面には、半導体素子４が銅ピラー及びその先端の半田等からなる接合部２０により接合されている。半導体素子４とインターポーザ３との間隙には、アンダーフィル２１が埋め込まれている。
アンダーフィル２Ａは、ＦＣ－ＢＧＡ用配線基板１とインターポーザ３との固定及び接合部１８の封止のために用いられる材料である。アンダーフィル２Ａとしては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂等に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料を適用することができる。アンダーフィル２Ａは、液状の上記材料をＦＣ－ＢＧＡ用配線基板１とインターポーザ３との間隙に充填して硬化させることにより、形成することができる。
アンダーフィル２１は、半導体チップ４とインターポーザ３との固定及び接合部２０の封止のために用いられる接着剤であり、アンダーフィル２Ａと同様の材料で構成される。なお、接合後に毛細管現象を利用して液状の樹脂を充填させるアンダーフィル２Ａ，２１の代わりに、接合前にシート状のフィルムを予め配置して接合時に空間を充填する異方性導電フィルム（ＡＣＦ）またはフィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置して接合時に空間を充填する非導電ペースト（ＮＣＰ）等を適用することも可能である。
インターポーザ３と半導体素子４との接合部２０の個々の間隔は、インターポーザ３とＦＣ－ＢＧＡ配線基板１との接合部１８の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、他方面側（図１中、上方面側）、すなわち、半導体素子４を接合する面側の方が、一方面側（図１中、下方面側）、すなわち、ＦＣ－ＢＧＡ用配線基板１と接合する面側よりも微細な配線が必要となる。
例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を２μｍ以上６μｍ以下にする必要がある。特性インピーダンスを５０Ωにあわせるためには、配線幅が２μｍ、配線高さ２μｍの場合、配線間の絶縁膜厚が２．５μｍとなる。配線も含めた１層の厚さは４．５μｍとなり、この厚さで５層のインターポーザ３を形成する場合、総厚２５μｍ程度のインターポーザ３となる。
上述したように、インターポーザ３は、総厚２５μｍ程度と薄く、そのままの状態ではＦＣ－ＢＧＡ用配線基板１と接合するのが困難であるため、支持体５を用いて剛直性を担保することが有効である。また、２μｍ程度の幅及び高さを有する配線を形成するには、平坦な支持体５が必要となる。上記理由により、図２に示すように、インターポーザ３は、剛直で平坦な支持体５上に剥離層６と保護層７とシード層８とを介して形成される。なお、支持体５上には剥離層６、保護層７、シード層８以外の層を設けることも可能である。
このような本実施形態に係るインターポーザ３の製造方法（第２配線基板製造工程）を図３Ａ～３Ｎに基づいて次に説明する。
まず、図３Ａに示すように、支持体５の一方の面に、後の工程で支持体５を剥離するために必要な剥離層６を形成する。
剥離層６は、例えば、ＵＶ光等の光を吸収して発熱や変質することにより剥離可能となる樹脂や、熱によって発泡して剥離可能となる樹脂等を適用することができる。ＵＶ光等の光によって剥離可能となる樹脂を用いる場合、剥離層６を設けた側とは反対側の面から支持体５に光を照射することにより、インターポーザ３と、ＦＣ－ＢＧＡ用配線基板１との接合体から支持体５を取り去ることができる。
この場合、支持体５は、光透過性を有する必要があり、例えばガラスを用いることができる。ガラスは、平坦性に優れており、インターポーザ３の微細なパターン形成に好適である。また、ガラスは、熱膨張率（coefficient of thermal expansion／ＣＴＥ）が小さく歪み難いことから、パターン配置精度及び平坦性の確保に優れている。
支持体５としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から、厚い方が望ましく、例えば、０．７ｍｍ以上、特に、１．１ｍｍ以上であると好ましい。また、ガラスのＣＴＥは、３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ－ＢＧＡ用配線基板１及び半導体素子４のＣＴＥの観点から、９ｐｐｍ程度が特に好ましい。
一方、熱によって発泡する樹脂を剥離層６に用いた場合には、インターポーザ３と、ＦＣ－ＢＧＡ用配線基板１との接合体を加熱することにより支持体５を取り去ることができる。この場合、支持体５には、歪みの少ない例えばメタルやセラミックス等を用いることも可能である。
なお、本実施形態では、剥離層６として、ＵＶ光を吸収して剥離可能となる樹脂を用い、支持体５として、ガラスを用いている。
次いで、図３Ｂに示すように、剥離層６の上に保護層７を形成する。保護層７は、後の工程で支持体５を剥離する際にインターポーザ３を保護するための層である。例えば、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂等を挙げることができる。
上記樹脂は、インターポーザ３を支持体５から剥離した後に除去することができる。保護層７については、スピンコート、ラミネート等、樹脂の形状に応じて適宜形成することができる。本実施形態では、アクリル系樹脂を用いてラミネート法により保護層７を形成している。
次いで、図３Ｃに示すように、真空中で、保護層７上にシード層８を形成する。シード層８は、配線形成の工程において、電解めっきの給電層として作用する。シード層８は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたもの等を適用することができ、例えば、スパッタ法、ＣＶＤ法等により形成することができる。
本実施形態では、電気特性、製造の容易性の観点及びコスト面等を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成した。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下にすると好ましい。本実施形態では、Ｔｉを５０ｎｍとし、Ｃｕを３００ｎｍとした。
次に、図３Ｄに示すように、レジストパターン９を形成し、その開口部９ａ内に電解めっきにより第１電極である導体層１０を形成する。導体層１０は、半導体素子４との接合用の電極となる。電解めっき法は、電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等を挙げることができる。特に、電解銅めっきであると、簡便で安価で、電気伝導性が良好であるので、好ましい。電解銅めっきの厚みは、回路の接続信頼性や製造コスト等の観点から、１μｍ以上３０μｍ以下であると好ましい。その後、図３Ｅに示すようにレジストパターン９を除去する。
次に、図３Ｆに示すように、絶縁樹脂層１１を形成する。絶縁樹脂層１１は、導体層１０を内側に埋め込むようにして形成される。本実施形態では、絶縁樹脂層１１として、例えば、感光性のエポキシ系樹脂をスピンコート法によって形成している。感光性のエポキシ樹脂は、比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れている。
絶縁樹脂層１１としては、上述以外にも、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能である。この場合は、平坦性の良い絶縁膜を形成することができる。また、例えば、ポリイミドを絶縁樹脂として用いることも可能である。
次に、図３Ｇに示すように、フォトリソグラフィー等により、導体層１０上の絶縁樹脂層１１に開口部１１ａを形成する。なお、開口部１１ａに対して、現像時の残渣除去を目的として、プラズマ処理を行うことも可能である。
次に、図３Ｈに示すように、絶縁樹脂層１１の表面や開口部１１ａ内の導体層１０上にシード層１２を設ける。シード層１２は、前述したシード層８と同様な組成や厚さを有し、必要に応じて適宜変更可能なものである。本実施形態では、Ｔｉが５０ｎｍ、Ｃｕが３００ｎｍとなるようにスパッタリング法で形成した。
次に、図３Ｉに示すように、シード層１２上にレジストパターン１３を形成し、その開口部１３ａ内に電解めっきにより配線層である導体層１４を形成する。導体層１４は、インターポーザ３の内部の配線層となる。本実施形態では、導体層１４として銅を用いた。その後、図３Ｊに示すように、レジストパターン１３を除去する。そして、不要なシード層１２をエッチング除去する。
引き続き、上述した図３Ｆから図３Ｊの工程を複数回繰り返して、図３Ｋに示すように、絶縁樹脂層１１と導体層１４とを複数した多層配線層を形成する。なお、最表面に位置する導体層１５は、ＦＣ－ＢＧＡ用配線基板１との接合用の電極として用いられる。
次に、図３Ｌに示すように、絶縁樹脂層１１の表面及び導体層１５上に最表面絶縁樹脂層１６を設ける。最表面絶縁樹脂層１６は、絶縁樹脂層１１を覆いつつ導体層１５の一部を露出させるように、露光及び現像等により、開口部１６ａが形成されている。本実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１６を形成している。なお、最表面絶縁樹脂層１６は、絶縁樹脂層１１と同一材料を適用することも可能である。
次に、図３Ｍに示すように、導体層１５の表面の酸化防止及びはんだバンプの濡れ性の向上等を図るため、開口部１６ａ内の導体層１５上に表面処理層１７を設ける。本実施形態では、表面処理層１７として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜した。なお、表面処理層１７には、ＯＳＰ（Organic Soiderability Preservative／水溶性プレフラックスによる表面処理）膜を形成することも可能である。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等から用途に応じて適宜選択することも可能である。
次に、図３Ｎに示すように、半田材料を表面処理層１７上に搭載して、一度溶融冷却して固着させることにより、ＦＣ－ＢＧＡ用配線基板１とインターポーザ３とを接合する半田バンプからなる接合部１８ａを形成する。なお、本実施形態では、導体層１５、表面処理層１７、接合部１８ａにより、第２電極が構成されている。以上により、支持体５上に形成されたインターポーザ３を得ることができる。
続いて、本実施形態におけるインターポーザ３とＦＣ－ＢＧＡ用配線基板１との接合工程を図４Ａ，４Ｂに基づいて説明する。
図４Ａ，４Ｂに示すように、インターポーザ３の接合部１８ａに合わせて第３電極である接合部１８ｂが設計されて製造されたＦＣ－ＢＧＡ用配線基板１に対して、支持体５上に形成されたインターポーザ３を配置して接合することにより、接合部１８を形成する。具体的には、マウンターによって、インターポーザ３をＦＣ－ＢＧＡ用配線基板１に搭載し、コンベア式加熱装置（リフロー）によって、インターポーザ３の接合部１８ａとＦＣ－ＢＧＡ用配線基板１の接合部１８ｂとを溶融して互いに接合させることにより、接合部１８を形成する。
なお、はんだ接合にフラックスを用いた場合には、接合工程後に、フラックス洗浄工程を行うことが望ましい。フラックス洗浄工程には、ダイレクトパス洗浄装置を用いることが望ましいが、超音波洗浄装置を用いることも可能である。
そして、本実施形態におけるアンダーフィル２Ａの設置方法及び支持体５の除去方法を図５Ａ～５Ｄに基づいて説明する。
まず、図５Ａに示すように、ＵＶ光であるレーザ光Ｌを剥離層６に支持体５を介して照射することにより、支持体５を剥離する。具体的には、インターポーザ３の他方面側（図５Ａ中、上方面側）、すなわち、ＦＣ－ＢＧＡ用配線基板１に接続される側の面と反対側の面に対して、支持体５を介してレーザ光Ｆを照射掃引することにより、支持体５との界面に形成された剥離層６を剥離可能な状態にして、図５Ｂに示すように、剥離層６を介して支持体５を取り外す（以上、支持体剥離工程）。
なお、支持体５の取り外しは、剥離層６の特性によって異なるが、剥離層６の保持性が低下している場合には、支持体５を引っ張ることにより、容易に剥離することができる。また、剥離層６の保持性が強い場合には、例えば、強い粘着性を有するシートを支持体５に接着して、このシートを引っ張ることにより、剥離することができる。
次に、図５Ｃに示すように、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間にアンダーフィル２Ａを充填する（以上、樹脂供給工程）。アンダーフィル２Ａは、シリンジで加圧して吐出するディスペンサによって供給されて充填される。アンダーフィル２Ａは、エアディスペンス方式またはジェットディスペンス方式のアンダーフィル塗布装置等を用いて、インターポーザ３に隣接した位置に塗布することができる。塗布されたアンダーフィル２Ａは、毛細管現象により、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間に充填される。
ここで、アンダーフィル２Ａの時間当たりの供給量が多すぎると、アンダーフィル２Ａがインターポーザ３の上方へ乗り上げてしまう不具合を生じるおそれがある。そのため、本実施形態においては、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間の空隙に充填するアンダーフィル２Ａの供給を３秒以上の間隔を空けつつ複数回に分割して行うことにより、アンダーフィル２Ａがインターポーザ３の上方へ乗り上げてしまうことを防ぐようにしている。
そして、アンダーフィル２Ａの硬化温度以上の温度で加熱することにより、アンダーフィル２Ａを硬化させて、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との固定及び接合部１８の封止を行う（以上、樹脂硬化工程）。
このようにして支持体剥離工程及び樹脂供給工程並びに樹脂硬化工程を終えたら、図５Ｄに示すように、保護層７を除去してからシード層８を除去することにより、配線基板２２Ａを得る。本実施形態では、アクリル系樹脂を用いた保護層７をアルカリ系溶剤（１％ＮａＯＨ、２．３％ＴＭＡＨ）によって除去している。また、保護層７側からチタン及び銅を用いたシード層８は、アルカリ系のエッチング剤及び酸系のエッチング剤を用いることによってそれぞれ溶解除去する。このようにして、インターポーザ３とＦＣ－ＢＧＡ用配線基板１とを接合した配線基板２２Ａを製造することができる。
なお、この後、表面に露出した導体層１０上に、酸化防止及び半田バンプの濡れ性の向上を図るため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等の表面処理をさらに施すことも可能である。
このような本実施形態に係る配線基板２２Ａの製造方法においては、支持体剥離工程を行ってから、樹脂供給工程を行った後に、樹脂硬化工程を行うようにしていることから、アンダーフィル２Ａが支持体５の周辺を包囲してしまうことを防ぐことができ、アンダーフィル２Ａが硬化に伴って支持体５を固着保持することをなくすことができる。
そのため、本実施形態に係る配線基板２２Ａの製造方法では、先に説明したように、レーザ光Ｌを剥離層６に照射することによって、支持体５を保護層７から確実に剥離することが容易にできる。
したがって、本実施形態に係る配線基板２２Ａの製造方法によれば、支持体５を剥離する工程における収率を向上させて歩留まりよく製造することができる。
また、支持体５をインターポーザ３から剥離する前にフラックス洗浄することにより、インターポーザ３を支持体５で保護しながら洗浄することができる。
また、ＦＣ－ＢＧＡ用配線基板１とインターポーザ３との間をアンダーフィル２Ａにより封止することから、保護層７やシード層８を除去するためのアルカリ系のエッチング剤や酸系エッチング剤から接続部１８を保護することができるので、接続信頼性の低下を防ぐことができる。
＜第二実施形態＞
本発明に係る配線基板の製造方法の第二実施形態を図６，７Ａ～７Ｄに基づいて説明する。ただし、前述した実施形態と同様な部分については、前述した実施形態の説明で用いた符号と同様な符号を用いることにより、前述した実施形態での説明と重複する説明を省略することとする。
図６に示すように、本実施形態に係る半導体パッケージ１００Ｂの配線基板２２Ｂは、アンダーフィル２Ｂがインターポーザ３の半導体素子４との接続側の面（図６中、上面）よりも半導体素子４側（図６中、上側）へ位置するように形成されている。それ以外は、前述した実施形態に係る半導体パッケージ１００Ａの配線基板２２Ａと同様な構造をなしている。
このような本実施形態に係る配線基板２２Ｂの製造方法は、インターポーザ３の接合部１８ａとＦＣ－ＢＧＡ用配線基板１の接合部１８ｂとを接合して接合部１８を形成する接合工程（図４Ｂの工程）まで、前述した実施形態に係る配線基板２２Ａの製造方法と同じである。
そして、図７Ａに示すように、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間を封止しつつ、インターポーザ３、シード層８、保護層７、剥離層６及び支持体５の周辺を包囲するようにアンダーフィル２Ｂを供給し、支持体５上に形成されたインターポーザ３とＦＣ－ＢＧＡ用配線基板１とを仮固定する（以上、樹脂供給工程）。
次に、図７Ｂに示すように、レーザ光Ｌを剥離層６に支持体５を介して照射する。支持体５は、レーザ光Ｌを照射しても、アンダーフィル２Ｂが側面の外周縁に付着して接着していることから、まだ剥離しない。続いて、アンダーフィル２Ｂを加熱することにより軟化させ、アンダーフィル２Ｂの接着性を低下させて支持体５をアンダーフィル２Ｂから容易に剥離できる状態にする（以上、樹脂接着性低下工程）。
そして、図７Ｃに示すように、支持体５を取り除いた後（以上、支持体剥離工程）、アンダーフィル２Ｂを硬化温度以上に加熱することにより、アンダーフィル２Ｂを硬化させて、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との固定及び接合部１８の封止を行う（以上、樹脂硬化工程）。
次に、図７Ｄに示すように、保護層７及びシード層８を前述した実施形態の場合と同様にして除去する。このようにして、インターポーザ３とＦＣ－ＢＧＡ用配線基板１とを接合した配線基板２２Ｂを製造することができる。
このような本実施形態に係る配線基板２２Ｂの製造方法においては、樹脂供給工程後、樹脂接着性低下工程を行ってから、支持体剥離工程を行った後に、樹脂硬化工程を行うようにしていることから、支持体５の周辺に付着したアンダーフィル２Ｂによる支持体５の接着から支持体５を解放することができるので、支持体５の取り外しを容易に行うことができる。
したがって、本実施形態に係る配線基板２２Ｂの製造方法においても、支持体５を剥離する工程における収率を向上させて歩留まりよく製造することができる。
＜第三実施形態＞
本発明に係る配線基板の製造方法の第三実施形態を図８，９Ａ～９Ｅに基づいて説明する。ただし、前述した実施形態と同様な部分については、前述した実施形態の説明で用いた符号と同様な符号を用いることにより、前述した実施形態での説明と重複する説明を省略することとする。
図８に示すように、本実施形態に係る半導体パッケージ１００Ｃの配線基板２２Ｃは、アンダーフィル２Ｃがインターポーザ３の半導体素子４との接続側の面（図８中、上面）よりもＦＣ－ＢＧＡ用配線基板１側（図８中、下側）へ位置するように形成されている。それ以外は、前述した実施形態に係る半導体パッケージ１００Ａ，１００Ｂの配線基板２２Ａ，２２Ｂと同様な構造をなしている。
このような本実施形態に係る配線基板２２Ｃの製造方法は、インターポーザ３の接合部１８ａとＦＣ－ＢＧＡ用配線基板１の接合部１８ｂとを接合して接合部１８を形成する接合工程（図４Ｂの工程）まで、前述した実施形態に係る配線基板２２Ａ，２２Ｂの製造方法と同じである。
そして、図９Ａに示すように、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間にアンダーフィル２Ｃを充填する（以上、樹脂供給工程）。次に、図９Ｂに示すように、スキージ等のアンダーフィル除去冶具Ｔをインターポーザ３の側面（図９Ｂ中、左右及び紙面手前並びに奥面）に接触させた状態でインターポーザ３の外周縁に沿って摺動移動させることにより、インターポータ３の側面の、少なくとも絶縁樹脂層１１よりも支持体５寄りに付着したアンダーフィル２Ｃを掻き取り除去する（以上、樹脂除去工程）。
すなわち、絶縁樹脂層１１よりも支持体５寄りに、シード層８、保護層７、剥離層６が位置しているので、少なくともシード層８、保護層７、剥離層６、及び支持体５の側面の外周縁に付着しているアンダーフィル２Ｃを除去する。本実施形態では、絶縁樹脂層１１の側面に位置するアンダーフィル２Ｃを除去することなく、絶縁樹脂層１１よりも支持体５寄りに位置するアンダーフィル２Ｃのみを除去した。
アンダーフィル除去冶具Ｔとしては、例えば、平板状のスキージを適用することができ、スキージの端部の厚み方向にテーパが形成された形状であると好ましく、各種条件に対応して適宜選択することができる。また、アンダーフィル除去冶具Ｔとしては、硬度が比較的小さい材質を適用すると好ましく、例えば、シリコンゴム、ウレタン、テフロン（登録商標）、その他のゴムやプラスチック等を挙げることができる。
続いて、アンダーフィル２Ｃを加熱して硬化させることにより、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との固定及び接合部１８の封止を行う（以上、樹脂硬化工程）。次に、図９Ｃに示すように、レーザ光Ｌを剥離層６に支持体５を介して照射する。そして、図９Ｄに示すように、支持体５を前述した実施形態の場合と同様にして剥離する。次に、図９Ｅに示すように、保護層７及びシード層８を前述した実施形態の場合と同様にして除去する（以上、支持体剥離工程）。このようにして、インターポーザ３とＦＣ－ＢＧＡ用配線基板１とを接合した配線基板２２Ｃを製造することができる。
このような本実施形態に係る配線基板２２Ｃの製造方法においては、樹脂供給工程後、インターポーザ３の側面の、少なくとも絶縁樹脂層１１よりも支持体５寄りに位置するアンダーフィル２Ｃを除去する樹脂除去工程を行ってから、樹脂硬化工程を行った後に、支持体剥離工程を行うことから、アンダーフィル２Ｃの供給時の形状によらず、アンダーフィル２Ｃの硬化後の形状をコントロールすることができるので、アンダーフィル２Ｃが硬化に伴って支持体５を固着保持することをなくすことができる。
そのため、本実施形態に係る配線基板２２Ｃの製造方法では、前述した実施形態の場合と同様に、レーザ光Ｌを剥離層６に照射することによって、支持体５を保護層７から確実に剥離することが容易にできる。
したがって、本実施形態に係る配線基板２２Ｃの製造方法によれば、前述した実施形態の場合と同様に、支持体５を剥離する工程における収率を向上させて歩留まりよく製造することができる。
また、アンダーフィル除去冶具Ｔに硬度が比較的小さい上述したような材質を適用することにより、インターポーザ３の側面の形状に対するアンダーフィル除去治具Ｔの追従性を高めることができるので、アンダーフィル２Ｃの除去をより確実に行うことができる。
≪第三実施形態の他の例１≫
なお、上述した第三実施形態において、アンダーフィル除去冶具Ｔとして硬度が比較的大きい材質を適用することも可能である。具体的には、例えば、Ｃｕ、Ｔｉ、Ｓｎ、Ｆｅ、Ａｌ、Ｃｒ、Ａｇ、Ａｕ、Ｐｔ、Ｎｉ、Ｍｎのいずれか、または２種以上の合金、もしくは２種以上の複合体等を適用することが可能である。このような硬度が比較的大きい材質をアンダーフィル除去冶具Ｔに適用すると、アンダーフィル２Ｃを除去する際のアンダーフィル除去冶具Ｔの変形を抑えることができ、アンダーフィル２Ｃを除去する位置の精度を高めることが可能となる。
≪第三実施形態の他の例２≫
また、上述した第三実施形態において、アンダーフィル除去冶具Ｔとして、吸引機構に接続されたシリンジニードルを適用して、インターポーザ３の側面の外周縁に付着したアンダーフィル２Ｃを吸い取りながら除去するようにすることも可能である。このような吸引機構に接続されたシリンジニードルをアンダーフィル除去冶具Ｔとして適用すると、アンダーフィル２Ｃが除去中にアンダーフィル除去冶具Ｔ上で拡がって、インターポーザ３へ再付着してしまうことを防ぐことができると共に、除去したアンダーフィル２がＦＣ－ＢＧＡ用配線基板１上の幅方向へ拡がってしまうことを防ぐことができる。
≪第三実施形態の他の例３≫
また、上述した第三実施形態において、樹脂供給工程前に、マスキングを形成する工程を行って、樹脂除去工程を行ってから、樹脂硬化工程を行う前に、マスキングを除去する工程を行うようにすることも可能である。
具体的には、図１０に示すように、インターポーザ３と対向するＦＣ－ＢＧＡ用配線基板１の面上の一部に剥離可能な第１マスキング２３を形成すると共に、支持体５の、インターポーザ３を設けられる側の面と反対側の面上に剥離可能な第２マスキング２４を形成する。
第１，２マスキング２３、２４は、パターニング及び剥離が可能な材料を適用することができる。例えば、配線形成用の感光性ドライフィルムレジスト又は液状感光性レジスト等を適用することができる。第１，２マスキング２３、２４は、感光性ドライフィルムレジストの場合、ロールラミネート法、真空ラミネート法等を適用することができ、液状感光性レジストの場合、スピンコート法、スリットコート法、スクリーン印刷法、グラビアオフセット法等を適用することができる。
第１マスキング２３は、アンダーフィル２Ｃを充填するための開口部２３ａがフォトリソグラフィー法によって形成されている。第１マスキング２３の開口部２３ａは、インターポーザ３の側面の外周縁全長にわたって形成したり、一部のみに形成したりすることが可能である。第１マスキング２３は、その厚さをインターポーザ３の厚さ以下にする。
このような第１マスキング２３の開口部２３ａから、インターポーザ３とＦＣ－ＢＧＡ用配線基板１との間にアンダーフィル２Ｃを充填して、インターポーザ３の側面の外周縁に付着したアンダーフィル２Ｃをアンダーフィル除去冶具Ｔにより上述と同様にして除去する。アンダーフィル除去冶具Ｔは、第１マスキング２３に突き当てることができる大きさ（高さ）を有すると望ましい。アンダーフィル２Ｃを硬化した後、第１，２マスクング２３、２４を除去する。第１，２マスキング２３、２４は、感光性樹脂を剥離する剥離液で除去される。
このような製造方法においては、樹脂供給工程前に、インターポーザ３と対向するＦＣ－ＢＧＡ用配線基板１の面上の一部に第１マスキング２３を形成しておき、樹脂除去工程を行ってから、樹脂硬化工程を行う前に、第１マスキング２３を除去するので、アンダーフィル２Ｃの硬化後の形状を高精度にコントロールすることができる。すなわち、例えば、図１０に示したように、第１マスキング２３をインターポーザ３の最表面絶縁樹脂層１６の厚さと略同じ厚さにすることにより、アンダーフィル除去冶具Ｔを第１マスキング２３に当接させるように配置することができるので、絶縁樹脂層１１と最表面絶縁樹脂層１６との境界面、すなわち、絶縁樹脂層１１の最も低い位置までのアンダーフィル２Ｃを除去することができる。
また、樹脂供給工程前に、支持体５の、インターポーザ３を設けられる側の面と反対側の面上に第２マスキング２４を形成しておき、樹脂除去工程を行ってから、樹脂硬化工程を行う前に、第２マスキング２４を除去するので、支持体５の、インターポーザ３を設けられる側の面と反対側の面上にまで濡れ上がったアンダーフィル２Ｃを除去することが容易にできる。
なお、上述の実施形態は一例であって、その他、具体的な細部構造などについては適宜に変更可能である。
本発明は、主基板とＩＣチップとの間に介在するインターポーザ等を備えた配線基板を有する半導体装置に利用可能である。
１ ＦＣ－ＢＧＡ用配線基板（第１配線基板）
２Ａ，２Ｂ，２Ｃ，２１ アンダーフィル（封止樹脂）
３ インターポーザ（第２配線基板）
４ 半導体素子
５ 支持体
６ 剥離層
７ 保護層
８，１２ シード層
９，１３ レジストパターン
９ａ，１３ａ 開口部
１０ 導体層（第１電極）
１１ 絶縁樹脂層
１１ａ 開口部
１４ 導体層（配線層）
１５ 導体層
１６ 最表面絶縁樹脂層
１６ａ 開口部
１７ 表面処理層
１８，１８ａ，１８ｂ，２０ 接合部
２２Ａ，２２Ｂ，２２Ｃ 配線基板
２３ 第１マスキング
２３ａ 開口部
２４ 第２マスキング
Ｌ レーザ光（ＵＶ光）
Ｔ アンダーフィル除去冶具

Claims (12)

  1. 第１配線基板よりも微細な配線を形成された第２配線基板の接合面に前記第１配線基板が接合され、前記第２配線基板の前記接合面と反対側の面に半導体素子が実装される配線基板の製造方法であって、
    前記半導体素子と接合する第１電極を支持体上に剥離層を介して形成する工程と、絶縁樹脂層と配線層とを複数積層した多層配線層を前記第１電極上に形成する工程と、前記第１配線基板と接合する第２電極を前記多層配線層上に形成する工程と、を行うことにより前記第２配線基板を製造する第２配線基板製造工程と、
    前記第２配線基板と接合する前記第１配線基板の第３電極と前記第２配線基板の前記第２電極とを接合する接合工程と、
    を行った後、
    前記第１配線基板と前記第２配線基板との間に封止樹脂を充填する樹脂供給工程と、
    前記封止樹脂を硬化させる樹脂硬化工程と、
    前記剥離層を介して前記第２配線基板から前記支持体を剥離する支持体剥離工程と、
    を行うにあたって、
    （１）前記支持体剥離工程を行ってから、前記樹脂供給工程を行った後に、前記樹脂硬化工程を行う、
    （２）前記樹脂供給工程を行ってから、前記支持体剥離工程を行った後に、前記樹脂硬化工程を行う、
    （３）前記樹脂供給工程後、前記第２配線基板と前記剥離層と前記支持体との外周縁に付着する前記封止樹脂を除去する樹脂除去工程を行ってから、前記樹脂硬化工程を行った後に、前記支持体剥離工程を行う、
    のうちのいずれか一つを実施する
    ことを特徴とする配線基板の製造方法。
  2. 前記接合工程を行った後に、フラックス洗浄工程を行う
    ことを特徴とする請求項１に記載の配線基板の製造方法。
  3. 第２配線基板製造工程で、前記剥離層と前記第１電極との間にさらに保護層及びシード層を形成する工程を行う
    ことを特徴とする請求項１又は２に記載の配線基板の製造方法。
  4. 前記樹脂供給工程及び前記支持体剥離工程並びに前記樹脂硬化工程を行った後、前記保護層を除去してから前記シード層を除去する工程を行う
    ことを特徴とする請求項３に記載の配線基板の製造方法。
  5. 前記樹脂供給工程は、前記封止樹脂を複数回に分割して充填する
    ことを特徴とする請求項１から４のいずれか一項に記載の配線基板の製造方法。
  6. 前記樹脂供給工程は、３秒以上の間隔を空けながら前記封止樹脂を分割して充填する
    ことを特徴とする請求項５に記載の配線基板の製造方法。
  7. 前記（２）において、前記樹脂供給工程後、前記第２配線基板と前記剥離層と前記支持体との外周縁に付着する前記封止樹脂の接着性を低下させる樹脂接着性低下工程を行ってから、前記支持体剥離工程を行う
    ことを特徴とする請求項１から６のいずれか一項に記載の配線基板の製造方法。
  8. 前記樹脂除去工程は、前記封止樹脂をスキージで掻き取って除去する工程である
    ことを特徴とする請求項１から７のいずれか一項に記載の配線基板の製造方法。
  9. 前記樹脂除去工程は、前記封止樹脂をシリンジニードルで吸い取って除去する工程である
    ことを特徴とする請求項１から７のいずれか一項に記載の配線基板の製造方法。
  10. 前記（３）において、前記樹脂供給工程前に、第２配線基板と対向する前記第１配線基板の面上の一部に第１マスキングを形成する工程を行って、前記樹脂除去工程を行ってから、前記樹脂硬化工程を行う前に、前記第１マスキングを除去する工程を行う
    ことを特徴とする請求項１から９のいずれか一項に記載の配線基板の製造方法。
  11. 前記（３）において、前記樹脂供給工程前に、前記支持体の、前記第２配線基板を設けられる側の面と反対側の面上に第２マスキングを形成する工程を行って、前記樹脂除去工程を行ってから、前記樹脂硬化工程を行う前に、前記第２マスキングを除去する工程を行う
    ことを特徴とする請求項１から１０のいずれか一項に記載の配線基板の製造方法。
  12. 前記支持体は、ガラスからなる
    ことを特徴とする請求項１から１１のいずれか一項に記載の配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462403B2 (en) * 2020-09-04 2022-10-04 Sj Semiconductor (Jiangyin) Corporation Semiconductor structure and method for manufacturing same
JP2022120629A (ja) * 2021-02-05 2022-08-18 凸版印刷株式会社 複合配線基板
KR20240039188A (ko) * 2021-09-22 2024-03-26 도판 홀딩스 가부시키가이샤 배선 기판 유닛 및 그 설계 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018047861A1 (ja) 2016-09-08 2018-03-15 凸版印刷株式会社 配線基板及び配線基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4513222B2 (ja) 2001-03-21 2010-07-28 富士通株式会社 配線基板とその製造方法並びにそれを用いた半導体装置
JP3583396B2 (ja) * 2001-10-31 2004-11-04 富士通株式会社 半導体装置の製造方法、薄膜多層基板及びその製造方法
JP3892774B2 (ja) * 2002-08-13 2007-03-14 富士通株式会社 半導体装置の製造方法
WO2005093829A1 (en) * 2004-03-16 2005-10-06 Infineon Technologies Ag Semiconductor package having an interfacial adhesive layer
JP4696227B2 (ja) * 2007-12-28 2011-06-08 スパンション エルエルシー 半導体装置の製造方法
JP6169955B2 (ja) 2013-04-17 2017-07-26 新光電気工業株式会社 配線基板及びその製造方法
JP6578114B2 (ja) 2015-03-19 2019-09-18 株式会社ブリヂストン タイヤ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018047861A1 (ja) 2016-09-08 2018-03-15 凸版印刷株式会社 配線基板及び配線基板の製造方法

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