JPS6249989B2 - - Google Patents

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JPS6249989B2
JPS6249989B2 JP54087022A JP8702279A JPS6249989B2 JP S6249989 B2 JPS6249989 B2 JP S6249989B2 JP 54087022 A JP54087022 A JP 54087022A JP 8702279 A JP8702279 A JP 8702279A JP S6249989 B2 JPS6249989 B2 JP S6249989B2
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chips
substrate
terminal
terminals
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Yoji Murano
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Nippon Electric Co Ltd
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Publication of JPS6249989B2 publication Critical patent/JPS6249989B2/ja
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Description

【発明の詳細な説明】 本発明はマルチチツプLSIパツケージに関し特
に入出力端子の取出し構造に関する。
一般に、マルチチツプLSI用セラミツク配線基
板の製造方法には、次に示す２つの製造方法があ
る。第１は、セラミツク基板上に厚膜または薄膜
の技術を使用して配線層および絶縁層を交互に積
層していく製造方法である。
第１図および第２図に示す基板はこの製造方法
により製造されたもので、第１図の基板は、日経
マグロウヒル社から1977（昭和52）年４月15日に
発行された刊行物「日経エレクトロニクスNo.
158」の第100頁から第119頁において「大型コン
ピユータの高集積実装技術とその役割Acos77シ
ステム800／900を例として」と題して発表された
論文、IEEEが1977年開催したComputer Society
International Conferenceにおいて「ニユーパツ
ケージング・テクノロジー・フオー・ハネイウエ
ル・ラージスケール・コンピユータシステム
（NEW PACKAGING TECHNOLOGY FOR
HONEYWELL LARGE SCALE COMPUTER
SYSTEN」）と題して発表された論文および1976
年10月に発行された刊行物「IEEE
TSANSACTIONS ON PARTS.VOL.PHP―12.
No.４」の第288頁から第292頁において「ザ・ケー
ス・オブ・マルチチツプ・エルエスアイ・バツケ
ージング・オブ・ハイリライアビリテイ・ミリタ
リイ・エレクトロニクス（The Case for
Multiehip LSI Packaging of High―Reliabity
Military Electronics）」と題して、W.A.
FARRANDにより発表された論文に提案されて
いる。すなわち、これらの基板１１から外部に入
出力端子１３を出そうとするときには、片面に回
路が構成され基板を貫通して端子を出すことが困
難であるため基板１１の周辺に端子１３を出す構
成にしてある。また、第２図に示す別の基板は、
マグロウヒル社から1987年９月28日に発行された
刊行物「エレクトロニクス」の第117頁から第125
頁に「パツケージング・テクノロジー・レスポン
ズ・トウ・ザ・デイマンド・フオー・ハイデンシ
テイズ（Packaging technolky responds to the
demand for higer densities）」と題してJerry
Lymanにより発表された論文に提案されている
ように端子２３はプリント基板２１等に半田付で
接続これらの構子の構造では、基板１１および２
１内部の回路１４および２４を端子１３および２
３に引き出すとき、その引出線が長くなり、特
に、高速信号を取扱う場合そこでの遅れが大きく
なるばかりでなく、本端子を負荷とする外部信号
バスへの信号の反射電圧が大きくなるなど波形伝
送に悪影響を与えるという欠点がある。また、電
源を基板１１および２１の内部へ供給するに当つ
ても端子１１および２１から内部への距離が長い
ため電圧降下が大きくなるという欠点がある。ま
た、これらの多数の引出線のために、内部回路の
配線レイアウトを困難になるという欠点もある。
さらに、該基板１１および２１とこれを実装す
る、例えば、プリント基板等との接続にコネクタ
を使用する場合、コネクタ構造によつて必要とさ
れる物理的寸法のために該基板側の端子部の面積
を小さくすることができず、そのためにICチツ
プ１４および２４の実装可能領域が狭められると
いう欠点がある。
さらに、セラミツク基板１１および２１に搭載
されるLSIの集積度がそれ程高くないときの端子
数は100〜300個程度であり、端子１３および２３
の間隔もそれ程小さくならず実現可能であるが、
LSIの集積度が高くなるとセラミツク基板１１お
よび２１に搭載される回路数が、20000〜40000回
路程度になると、端子数が1000個以上必要とな
る。このような端子構造を第１図および第２図に
示す10cm平方のセラミツク基板１１および２１に
おいて構成しようとすると、端子１３および２３
のピツチは0.4mm以下となり、セラミツク基板１
１および２１とそれを実装するプリント基板（図
示せず）との接続が非常に困難になる。この欠点
を除去したのが第３図に示すような基板であり、
これは上述の第２の製造方法で実現されている。
この製造方法はマグロウヒル社から1979年２月15
日に発行された刊行物「エレクトロニクス」の第
85頁から第86頁に「IBM・ハズ・ア・メツセー
ジ・ザ4300」と題してAuthony Durniakにより
発表された論文において提案されている。
第３図に示すような基板３１では、10cm平行に
0.1″ピツチで端子３３を出すと40×40＝1600端子
の構成が可能となる。しかし、第３図のようにす
るためにはチツプ３４の搭載面、すなわち、配線
面と反対側に端子３３を出すために基板３１を貫
通させる信号パスを作成する必要があり、この構
成ではセラミツク基板の構成が複雑となり、上述
の第１製造方法ではそのプロセスが非常に複雑と
なるという欠点がある。また、ICチツプ３４で
発生する熱を基板３１を介して反対側に逃がす一
般的な構造がとりにくく、ICチツプ３４の実装
面から大半の熱を逃がさなければならないため放
熱構造が複雑になるという欠点がある。
本発明の目的は基板を貫通する配線を不要にし
かつ基板のほぼ全面から端子を出すことができる
マルチチツプLSIパツケージを提供することにあ
る。
本発明の他の目的は内部回路から端子までの配
線長を短くしたマルチチツプLSIパツケージを提
供することにある。
本発明のさらに他の目的は基板上の端子部の占
める面積を小さくしたマルチチツプSIパツケージ
を提供することにある。
本発明のさらに他の目的はICチツプから発生
した熱をICチツプ実装面の反対側から逃がすこ
とのできるマルチチツプLSIパツケージを提供す
ることにある。
本発明のさらに他の目的はICチツプの保護が
可能なマルチチツプLSIパツケージを提供するこ
とにある。
本発明のマルチチツプLSIパツケージは、複数
のICチツプとこれらICチツプのそれぞれに設け
られた端子と電気的に接続される複数の導体回路
部とを有する実装基板と、 前記ICチツプの少なくとも１つを覆うようコ
の字状断面を有し上面に複数の端子部が形成され
かつこれら端子部と電気的接続を行うよう前記上
面および側面に複数の導体パターンが形成された
少なくとも１つのカバーとを含むことを特徴とす
る。
次に本発明について図面を参照して詳細に説明
する。
第４図ａ〜ｆは本発明の第１の実施例を示す図
である。第４図ａはマルチチツプLSIパツケージ
のICチツプ実装面側の１部分を切欠いて示した
斜視図である。参照数字４１は基板、参照数字４
２は端子部、参照数字４３は外部端子の例として
のピン形端子および参照数字４４はICチツプを
示したものである。第４図ｂは第４図ａをAA′点
において切断した断面図である。この第４図ｂか
ら明らかなように、この例では端子部４２は複数
個のICチツプを覆う構造をしており、基板４１
からの入出力端子はICチツプ実装側全面からほ
ぼ一様に取り出すことができる。また、ICチツ
プ４４で発生した熱は基板４１を貫通して逃がす
ことができ、例えば、ICチツプ実装面と反対側
に放熱器を取り付ける等の手段で放熱することが
可能である。
第４図ｃは端子部４２の拡大図であり、基板４
１からピン４３への回路の接続の一例を示したも
のである。端子部表面または内部に作られた回路
パターン４５により接続が行われている。この例
の場合では端子部は、例えば、パターンを焼付け
たセラミツクでできており基板への取付けは半田
付またはろう付で行われる。
この端子部４２の基板への取付においては、信
号の接続と同時にICチツプのシールを兼ねさせ
ることも可能である。
第４図ｄは端子部４２とプリント回路基板４１
との電気的接続状態を示す斜視図であり、回路パ
ターンは基板１の中に多層化された導体層４６を
介してICチツプ４４と接続されている。この接
続は、ICチツプ４４とそのICチツプ４４を覆つ
ている端子部４２のピン４３との接続のみなら
ず、他の端子部４２のピン４３との接続もされ
る。
第４図ｅはこの関係をさらに明確にするための
断面図であり、あるICチツプ４４の端子に接続
された導体層はそのICチツプ４４を覆つていな
い端子部４２のピンチ４３に接続されるとともに
その端子部４２に覆われているICチツプ４４の
端子にも接続されている。
第４図ｆは端子部４２の他の実施例を示す図で
ある。この図に示すように、端子部４２の上部に
孔４６があけられており、この孔４６を介して端
子部取付後の洗浄を行い、さらに、ICチツプ保
護のための樹脂を充填する構造にすることもでき
る。
さて、一般に、外部へ取出す信号端子の数は、
基板上に実装された全回路数に関係する。これ
は、1971年12月に発行された刊行物「IEEE
TRANSACTIONS ON COMPUTERS VOL.C―
20、No.12」の第1469頁〜第1479頁において「オ
ン・ア・ピン・バーサス・ブロツク・リレーシヨ
ンシツプ・フオー・パーテイシヨンズ・オブ・ロ
ジツク・グラフス（On ａ Pin Versus Block
Relationship For Pavtitions of Logic
Graphs）」と題して発表された論文で述べられて
いるように、一般にレント（Rent）の法則と呼
ばれている経験則 Ｐ＝KBr……(1)にほぼ従うと考えられている。
ここで Ｐは必要端子数、 Ｋは定数、 Ｂは回路数、 ｒは定数で一般に0.57〜0.75の間の値をと
る。
従つて、本発明において、基波上に実装されて
いるすべてのICチツプの信号端子数と回路数が
同一と仮定し、 ＰIcをICチツプの信号端子数、 ＢIcをICチツプ当りの回路数、 ｎを１つの端子部に覆われるICチツプの
数、 Ｎを基板上の端子部の数とすると 端子部当りの必要信号端子数ＰTは ＰT＝Ｋ（ｎＮＢＩｃ）ｒ／Ｎ＝ｎＫＢＩｃ ｒ／（ｎ
Ｎ）Ｉ−ｒ……(2) という式で表わされる。一方、端子部に覆われる
ICチツプの信号端子数の合計は nPIc＝nKBIc r ……(3) であるから、端子部当りの信号端子数ＰTはそれ
に覆われるICチツプの信号端子数の合計１／
（nN）I-r倍となり、例えばｎ＝４，Ｎ＝９，ｒ＝
0.6とすると１／（nN）I-r＝１／360.4≒1/4.2とは
るかに少ない端子を出せば良いことになる。この
ことがICチツプを予めケースへ封入し、それを
基板へ実装するような構造に対して本発明構成の
有する大きな利点である。
次の本発明の第２の実施例について図面を参照
して説明する。第５図は本発明の第２の実施例を
示す１部分を切欠いて示す斜示図である。同図で
示すように、本実施例での外部端子５３はピン方
式でなく、パツド方式である。このように、本発
明は端子そのものの方式には何ら制限を与えるも
のではない。また、端子部５２と基板５１との回
路の接続も本実施例では端子部５２の４側面を使
用せず２面で接続しており、その構造も端子部に
予め固着されたリード５７により基板５１と接続
するようにしたものである。
以上、２つの実施例を示したが、端子部５２の
形状および構造およびその端子部４２の基板５１
への固着方法、さらにICチツプ５４の基板５１
への実装方法に何ら限定されることはないことは
明らかである。
以上のように、本発明には、マルチチツプ実装
基板においてチツプ実装面積を減らすことなく、
また、放熱特性を損りことなく、短い引出線の多
数の入出力端子を取り出すことができるという効
果がある。また、貫通孔などない比較的簡単な構
造のマルチチツプ実装基板のほぼ全面にわたつて
多数の入出力端子をとり出すことができるという
効果がある。
【図面の簡単な説明】
第１図から第３図は従来のマルチチツプLSIパ
ツケージの例を示す図、第４図ａは本発明の一実
施例を示す斜視図、第４図ｂは第４図Ａ―A′点
か切断した断面図、第４図ｃおよび第４図ｆは第
４図ａの端子部の２つの例の拡大図、第４図ｄは
前記端子部と基板との接続関係を示す図、第４図
ｅは前記第４図ｄの接続関係を断面で示す図およ
び第５図は本発明の他の実施例を示す図である。 第１図から第５図において、１１，２１，３
１，４１，５１，５１，……マルチチツプ実装基
板、４２，５２……端子部、１３，２３，３３，
４３，５３……外部端子、１４，２４，３４，４
４，５４……ICチツプ、４５……端端子部回路
パターン、４６……孔子部上部にあけられた孔、
５７……リード。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のICチツプとこれらICチツプのそれぞ
    れに設けられた端子と電気的に接続される複数の
    導体回路部とを有する実装基板と、 前記ICチツプの少なくとも１つを覆うようコ
    の字状断面を有し上面に複数の端子部が形成され
    かつこれら端子部と電気的接続を行うよう前記上
    面および側面に複数の導体パターンが形成された
    少なくとも１つのカバーとを含むことを特徴とす
    るマルチチツプLSIパツケージ。
JP8702279A 1979-07-10 1979-07-10 Multi chip lsi package Granted JPS5612760A (en)

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US06/168,226 US4398208A (en) 1979-07-10 1980-07-10 Integrated circuit chip package for logic circuits
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