KR960002990B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR960002990B1
KR960002990B1 KR1019870002716A KR870002716A KR960002990B1 KR 960002990 B1 KR960002990 B1 KR 960002990B1 KR 1019870002716 A KR1019870002716 A KR 1019870002716A KR 870002716 A KR870002716 A KR 870002716A KR 960002990 B1 KR960002990 B1 KR 960002990B1
Authority
KR
South Korea
Prior art keywords
bonding pad
pad electrodes
semiconductor device
electrically connected
semiconductor
Prior art date
Application number
KR1019870002716A
Other languages
English (en)
Other versions
KR870009454A (ko
Inventor
교시 마쓰바라
다다시 야마우라
도시마사 기하라
노리시게 가와시모
Original Assignee
가부시끼가이샤 히다찌 세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌 세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시끼가이샤 히다찌 세이사꾸쇼
Publication of KR870009454A publication Critical patent/KR870009454A/ko
Application granted granted Critical
Publication of KR960002990B1 publication Critical patent/KR960002990B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명의 한 실시예에서 사용된 펠릿상에 형성된 본딩 패드 전극들의 배열 상태를 개략적으로도시한 확대 평면도.
제2도는 페이스-다운 방식에 따른 펠릿의 한 장착예를 개략적으로도시한 확대 단면도.
제3도는 페이스-업 방식에 따른 펠릿의 한 장착예를 개략적으로도시한 확대 단면도.
제4도는 한 실시예에 따른 IC 카드의 일반적인 배열 상태를도시한 평면도.
제5도는 제4도의 선 V-V를 따라 절취하여도시한 확대 단면도.
제6도는 전극 모듈을도시한 확대 평면도.
제7도는 본 발명의 다른 실시예에 따른 IC 카드를도시한 평면도.
제8도는 제7도에도시한 IC 카드내에 결합된 테이프 캐리어형 모듈을도시한 평면도.
제9도는 제8도에도시한 모듈(배선 기판)상에 장착된 IC 펠릿을도시한 평면도.
제10도는 제8도에도시한 모듈상의 IC 펠릿 및 그 주변을 확대하여도시한 평면도.
제11도는 제10도의 선 XI-XI을 따라 절취하여도시한 단면도.
제12도는 와이어 본딩형 전기 접속을 채용하는 IC 모듈을 부분적으로 확대하여도시한 배면도.
제13도는 제12도의 선 XⅢ-XⅢ을 따라 절취하여도시한 단면도.
제14도는 와이어리스 본딩형 전기 접속을 채용하는IC 모듈을 부분적으로 확대하여도시한 배면도.
제15도는 제14도의 선 XⅤ-XⅤ를 따라 절취하여도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,101 : IC 카드 2,102,180 : 반도체 펠릿
2a,102a : 회로 형성 표면 4,104 : 외부 전극
3,103 ; 전극 모듈 5 : 카드 기판
6 : 오버시트 막 7,107 : 자기 스트라이프
8,108 : 금속층 9,109 : 펠릿 장착 구멍
10,110 : 리드 11,111 : 범프 전극
12a,12b,118,119 : 접지패드 13a,13b,122,123 : 입/출력 패드
14a,14b : 출력 버퍼 회로 15,19 : 배선층
16a,16b,112,113 : 전원 패드 17a,17b,116,117 : 클럭 패드
18a,18b : 보호 회로 20,102b : 접합 재료
21 : 전극 단자 22 : 본딩 와이어
114,115 : 리세트 패드 120,121 : 프로그램 전압 공급 패드
124,125 : 전기 배선 126 : 단자 리드
127: 와이어 128 : 핑거 리드
본 발명은 반도체 장치 및 제조 방법에 관한 것이다. 더욱 상세하게 말하자면, 본 발명은 예를 들어 IC 카드(IC card)내에 결합된 반도체 펠릿(pellet) 및 그 장착 방법에 효율적으로 적용될 수 있는 기술에 관한 것이다.
TAB(Tape Automated Bonding) 방법[즉, 테이프 캐리어(tape carrier) 방법]에 의한 반도체 펠릿 장착 기술은 1980년 1월 15일자 주식회사 공업 조사회에서 발행한 “IC 패키징 기술”(일본 마이크로일렉트로닉스 협회 편집), 143 내지 144 페이지에 기술되어 있다. 이 문헌에는 TAB 방법에 의해 공급되고, 각각이 그 위에 제조된 집적 회로를 갖는 반도체 펠릿(이하, 간단히 “펠릿”이라 칭함)을 페이스-업(face-up) 및 페이스-다운(face-down) 방식으로 장착시키는 방법이 각각도면을 사용하여 설명되어 있다.
본 발명자는 각각이 그 위에 제조되어 있는 집적 회로를 갖는 반도체 펠릿들을 장착시키기 위한 기술들을 검토하였다.
더욱 상세하게 말하자면, 펠릿들은 일반적으로 다음 2가지 방법들, 즉 소위 페이스-다운 방식 또는 페이스-업 방식 중 어느 한 방식에 따라 외부 접속용 단자들을 갖는 배선 기판상에 장착되는데, 상기 페이스-다운 방식에서는 배선 기판의 표면상에 형성된 외부 배선 단자들과의 접속을 위해 제공된 본딩 패드 전극이 그 위에 형성되어 있는 펠릿의 표면이 배선 기판의 표면에 대면하도록 펠릿이 배치되어 있으며, 상기 페이스-업 방식에서는 펠릿의 이면(reverse surface)이 배선 기판의 표면에 대면하도록 펠릿이 배치되어 있는 방법이다.
예를 들어, IC 카드의 경우, 펠릿들이 그 위에 장착될 기판에서의 단자들의 배치는 ISO(국제표준화 기구)(International Organization for Standardization)에 의해 특정되는데, 이러한 경우, 기판측에서의 단자 배치는 변경될 수 없다.
따라서, 이러한 기판상에 펠릿들을 장착시키기 위해서는, 동일한 전기 회로 구성을 갖는 펠릿의 경우라도, 상술한 장착 방법들 사이의 차이로 인해, 본딩 패드 전극들의 배치가 서로 다른 2가지 종류의 서로 다른 펠릿을 준비해야 할 필요가 있다. 더욱 상세하게 말하자면, 서로 다른 본딩 패드 배열 상태를 갖는 2가지 종류의 서로 다른 펠릿, 즉 페이스-다운 장착 방법용으로 설계된 펠릿과 페이스-업 장착 방법용으로 설계된 펠릿을 준비해야 한다.
상술한 상황을 감안하여, 본 발명의 목적은 배선 기판측상의 외부 단자 배치를 변경시킬 필요없이, 다수의 서로 다른 종류의 장착 방법에 대처할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 상기 목적 및 그외의 다른 목적과 새로운 특징 및 장점들은, 첨부한도면을 참조하여 기술한 본 명세서의 양호한 실시예의 설명으로부터 명백해진다.
이제부터, 본 출원에서 개시한 새로운 기술들 중 대표적인 기술을 간단히 설명하겠다. 집적 회로가 그 위에 제조되어 있는 반도체 펠릿의 주표면에는 제1배열 상태로 배열된 다수의 제1본딩 패드 전극, 및 상기 제1본딩 패드 전극들의 전기 회로 기능과 실질적으로 동일한 전기 회로 기능을 구비하고 있되 상기 제1배열 상태와는 서로 다른 제2배열 상태로 배열된 다수의 제2본딩 패드 전극이 제공되어 있다.
상술한 수단에 의해, 펠릿이 페이스-업 방식에 따라 장착되는지 페이스-다운 방식에 따라 장착되는지에 관계없이, 패드 전극들과 그에 대응하는 장착 기판의 외부 단자를 동일한 방식으로 서로 접속시킬 수 있다. 따라서 각각의 장착 방법에 적합한 각기 다른 패드 배열을 갖고 있는 서로 다른 종류의 펠릿을 준비할 필요가 없으며, 한 종류의 펠릿으로 다수의 서로 다른 종류의 장착 방법에 대처할 수 있다.
[실시예 1]
제1도는 본 발명의 한 실시예에서 사용된 펠릿상에 형성되어 외부 접속용 전극으로서 작용하는 본딩 패드 전극들의 배열 상태를 개략적으로 도시한 확대 평면도, 제2도는 페이스-다운 방식에 따른 펠릿의 장착의 일예를 개략적으로도시한 확대 단면도이며, 제3도는 페이스-업 방식에 따른 펠릿의 장착의 일예를 개략적으로도시한 확대 단면도이고, 제4도는 본 실시예에 따른 IC 카드의 일반적인 배열 상태를도시한 평면도이며, 제5도는 제4도의 선 V-V를 따라 절취하여도시한 확대 단면도이고, 제6도는 테이프 캐리어로부터 형성된 전극 모듈을 도시한 확대 평면도이다.
이 실시예에 따른 반도체 장치는 소위 IC 카드(1)을 구성하는 것으로서, 제4도에도시한 바와 같이 둥글게 되도록 4개의 모서리가 절단되어 있는 장방형 평면 형태를 갖는다. 반도체 펠릿(2)는 제6도에도시한 바와 같은 전극 모듈(electrode module)(3)상에 장착되고, 이 상태로 IC 카드(1)내에 결합된다. 펠릿(2)에 전기적으로 접속되는 외부 전극(4)는 노출되어 IC 카드(1)의 표면으로부터 약간 돌출되어 있다.
IC 카드(1)의 단면 구조는 제5도에 도시되어 있다. 더욱 상세하게 말하자면, 펠릿(2)를 구비하고 있는 전극 모듈(3)은 경성 염화 폴리비닐(rigidpolyvinyl chloride)로 제조된 카드 기판(5)상에 장착되고, 경성 염화 폴리비닐로 된 오버시트막(oversheet film)(6)은 카드 기판(5)의 표면(obverse surface)과 이면(reverse surface) 모두에 각각 적층(laminate)된다. 자기 스트라이프(magnetic stripe)(7)은 적층 가공법(laminating)에 의해 펠릿(2) 바로 위에 매립(buried)되는데, 특별히 이에 한정하는 것은 아니다.
전극 모듈(3)은 제5도 및 제6도에도시한 바와 같이 배열되어 있다. 더욱 상세하게 말하자면, 예를 들어 구리박(copper foil) 또는 금속층(metallized layer)(8)으로 제조된 인쇄 배선은, 예를 들어 유리 에폭시 수지로 제조된 절연 시트(insulating sheet)(30)의 표면에 접합되고, 외부 전극(4)는 금속층(8)의 각각의 외측 단부(outer ends)에 제공된다. 절연 시트(30)은 펠릿 장착 구멍(bore)(9)를 구비하고 있고, 금속층(8)의 다른쪽 단부들은 펠릿 장착 구멍(9)의 상부측으로 연장되도록 제공되어 있는 소정의 리드(10)에 각각 일체로 접속된다.
펠릿(2)는 제5도 및 주요부만을 확대도로 도시한 제2도에도시한 바와 같이, 반도체 집적 회로가 그 위에 형성된 표면(2a)가 전극 모듈(3)의 리드(10)에 대면하는 소위 페이스-다운 방식에 따라 장착된다. 더욱 상세하게 말하자면, 펠릿(2)는 그 표면에 땜납등으로 제조된 범프(bump) 전극(본딩 패드 전극)(11)을 구비하고 있는데, 이 범프 전극들은 와이어리스 본딩(wireless bonding) 기술, 즉 TAB(Tape Automated Bonding) 기술을 사용하여 각각의 리드(10)에 접속되어 있다. 펠릿(2)의 표면은 리드(10)의 접합후에 코팅되는 에폭시 수지로 규정된 언더코팅(undercoating) 재료 또는 표면 보호 재료(31)로 피복된다.
본 실시예에 따른 펠릿(2)는 제1도에도시한 바와 같이 이 펠릿(2)의 표면, 즉 반도체 집적 회로 형성 표면(2a)상에 배열된 다수의 본딩 패드 전극들을 갖고 있다. 본 실시예에서, 이 본딩 패드 전극들을 실질적으로 거울 대칭 패턴(mirror-symmetric pattern)등의 소정의 규칙적인 패턴으로 배치된다. 보다 상세하게 말하자면, 본딩 패드 전극들은 복수의 필요한 동일 종류의 패드들을 서로 접속하여 펠릿(2)의 표면(2a)를 그의 중심선 CL을 중심축으로 하여 180도 회전시킴으로써 펠릿(2)가 뒤집힐 때, 패드들이 패릿(2)의 회전 이전의 소정의 패드 위치에 대응하는 위치의 근방에 배치되고, 이에 따라 전극 모듈(3)이 펠릿(2)의 회전 이전에 임의의 위치에서 대면했던 패드와 동일한 기능을 갖는 패드와 대면하도록 배치된다. 이와같이, 패드들은 펠릿(2)가 페이스-업 방식으로 장착되는지 페이스-다운 방식으로 장착되는지에 관계없이, 모듈(3)의 외부 단자들이 동일한 기능을 각각 갖고 있는 패드들에 각각 접속되도록 배열되어 있다.
더욱 상세하게 말하자면, 제1도에 도시한 바와 같이, 접지 패드(ground pad)(Vss)(12a)는 펠릿(2)의 좌측 상부에 제공되고, 입/출력 패드(I/O)(13b)는 접지 패드(12a)의 아래에 제공되어 있는 반면, 상술한 패드의 기능과 동일한 기능을 갖고 있는 접지 패드(Vss)(12) 및 입/출력 패드(I/O)(13a)는 각각 상술한 패드에 평행 이동 관계로 펠릿(2)의 좌측 하부에 제공되어 있다. 접지 패드(12a 및 12b)는 서로 전기적으로 접속되고, 입/출력 패드(13a 및 13b)도 서로 전기적으로 접속된다. 제1도에 도시한 실시예에서, 입/출력 패드(I/O)(13b 및 13a)용 출력 버퍼 회로는 동일한 기능을 갖고 있는 이 패드들을 제공하기 위해 배치되지만, 패드(13b 및 13a)에 1:1 대응 관계로 제공되는 출력 버퍼 회로(14b 및 14a)로 규정된다. 출력 버퍼 회로(14b)는 그의 출력 노드와 패드(13b) 사이의 거리가 최소화되도록 패드(13b)의 근방에 배치된 P-채널 출력 MOSFET(Q1) 및 N-채널 출력 MOSFET(Q2)로 구성된다. 이와 유사하게, 출력 버퍼(14a)는 패드(13a)의 근방에 배치된 2개의 MOSFET로 구성된다. 이와같이 배열함으로써 패드(13b 또는 13a) 및 그에 대응하는 외부 전극(4)를 통해 접속된 부하가 최상의 상태로 구동할 수 있게 된다.
패드(13b 및 13a)가 동일한 기능을 구비하고 있기 때문에, 2개의 출력 버퍼 회로(14b 및 14a) 중 어느 한 회로, 예를 들어 회로(14a)를 생략하여, 출력 버퍼 회로(14b)의 출력 단자를 펠릿 (칩)(2)상으로 연장되는 새로운 배선층(15)를 통해 패드(13a)에 접속시킬 수 있다는 것을 주지해야 한다. 그러나, 본 발명이 이러한 선택적인 형태로 실행될 때, 다음과 같은 점들을 주의해야 한다. 즉, 배선층(15)에 의해 구성되는 부동(floating) 캐패시턴스는 바람직하지 않은 용량성 부하를 출력 버퍼 회로(14b)상에 부가한다. 또한, 전원 배선(Vcc) 및 접지 또는 기준 전위 배선(Vss)는 펠릿(칩)(2)상에 제공된 다수의 회로에 전력을 공급할 수 있도록 펠릿(칩)(2)상으로 연장되도록 형성되는데, 그 결과 배선층(15)는 이 배선을 교차시킬 필요가 있게 된다. 이러한 경우에 양호하게도, 전원 배선 및 기준 전위 배선은 회로의 오동작 등을 방지하기 위해 최소 임피던스를 갖는다. 그러므로, 교차 배선 구조가 예를 들어 반도체 배선층 및 이 반도체 배선층에 교차하도록 배치된 알루미늄등의 금속 배선층에 의해 구성되는 경우에, 교차 구조 부분에서 전원 배선 및 기준 전위 배선은 비교적 작은 저항을 갖고 있는 금속 배선층에 의해 구성되고, 배선층(15) 등의 배선층은 반드체 배선층으로 정해진다. 따라서 배선층(15)는 비교적 높은 저항 또는 임피던스를 갖는데, 이 경우에 배선층(15)가 접속된 패드(13a)에 만족할 정도로 변하는 신호를 인가하기는 어렵다.
제1도에 도시한 배치에 제공된 각각의 저항기(R1)은 패드(13b 또는 13a)를 통해 신호를 공급받는 입력회로에 대한 보호 저항기이다. 저항기(R1)은 펠릿(2)상에 형성된 입력 회로(도시하지 않음)에 의해 구성된 입력 캐패시턴스 등의 캐패시턴스와 함께, 서지(surge) 흡수 회로로서 작용하는 회로를 구성한다. 그러므로, 입력 회로는 제4도 내지 제6도에 도시한 대응 외부 전극(4)를 통해 예를 들어 마찰 전기에 의해 패드(13b 또는 13a)에 바람직하지 못하게 인가될 수도 있는 소정의 서지 전압으로부터 보호된다.
전원 패드(Vcc)(16a) 및 클럭 패드(CLK)(17b)는 제1도에도시한 바와같이 펠릿(2)은 우측 상부에 제공되고, 전원 패드(Vcc)(16b) 및 클럭 패드(CLK)(17a)는 전원 패드(Vcc)(16a) 및 클럭 패드(CLK)(17b)에 대응하여 펠릿(2)의 우측 하부에 제공된다. 전원 패드(16a,16b) 및 클럭 패드(17a,17b)는 각각 서로 전기적으로 접속된다. 제1도에도시한 배열에서, 클럭 패드(CLK)(17a 및 17b)는 펠릿(2)상에 형성되는 P-채널 MOSFET(Q3), N-채널 MOSFET(Q4), 및 저항기(R2)로 각각 구성되는 보호 회로(18b 및 18a)를 각각 구비하고 있다.
MOSFET(Q3)의 게이트 및 소오스는 전원 배선(Vcc)에 접속되고, MOSFET(Q4)의 게이트 및 소오스는 기준 전위 배선(Vss)에 접속되므로, 그의 항복 전압에 의해 서지 전압 레벨을 제한하게 된다. 보호 회로(18b 또는 18a)는 클럭 패드(17b 또는 17a)에 인가된 소정의 서지 전압으로부터 펠릿(2)상에 형성된 입력회로(도시하지 않음)를 보호하는데, 이 입력 회로는 패드(17b 또는 17a)를 통해 클럭 펄스 신호를 공급받는다.
새로 제공된 배선층(19)를 통해 패드(17b 및 17a)를 직접 접속시킬 수 있고, 2개의 보호 회로(18b 및 18a) 중 어느 한 보호 회로, 예를 들어 회로(18a)를 생략할 수 있다는 것을 주지해야 한다. 그러나, 본 발명이 이러한 선택적인 형태로 실행될 때, 다음과 같은 점들을 주의해야 한다. 즉, 펠릿(2)상으로 연장되도록 형성되는 배선층(19)는 무시될 수 없는 인덕턴스 및 저항을 갖고 있다. 서지 전압과 같은 매우 갑자기 변하는 전압은 이러한 인덕턴스에 의해 실질적으로 제한되지 않는다. 따라서, 서지 전압이 패드(17a)등의 패드에 인가되면, 패드(17a)에 가까운 배선층(19)의 일부분은 서지 전압과 실질적으로 동일한 레벨로 상승된다. 서지 전압이 바람직하지 않게 펠릿(2)상에 형성된 배선층(19)에 인가되면, 서지 전압이 바람직하지 않은 결합 캐패시턴스를 통해 펠릿(2)상에 형성된 내부 배선 및 회로 소자에 인가될 염려가 있게 된다. 따라서, 회로 소자 등이 특성 열화되거나 파괴될 위험이 있게 된다.
이 실시예에서, 상술한 패드 전극들 중, 접지 패드(Vss)(12a), 입/출력 패드(I/O)(13a), 전원 패드(Vcc)(16a) 및 클럭 패드(CLK)(17a)만이 각각의 리드(10)에 접속되고, 다른 패드들은 어떤 리드(10)에도 접속되지 않는다.
또한, 펠릿(2)는 집적 회로 형성 표면(2a)에 대해 반대쪽 표면이 모듈(3a)의 표면과 대면하는 상태로, 즉 페이스-업 장착 방법에 따라 은 페이스트(silver paste)등의 접합 재료(20)을 사용하여 전극 모듈(3a) 상에 장착될 수도 있다. 이러한 장착 방법에서, 펠릿(2)의 본딩 패드 전극들은 다음과 같이 예를 들어 와이어 본딩(wire bonding)에 의해 모듈(3a)의 각각의 전극 단자(21)에 전기적으로 접속된다.
반도체 집적 회로 형성 표면(2a)가 페이스-업 하도록, 제2도에도시한 페이스-다운 상태에 있는 펠릿(2)가 180도 회전되면, 펠릿(2)가 페이스-다운 장착 방식으로 장착될 때 소정의 패턴으로 배열된 각각의 리드(10)에 접합되는 패드들은 모듈(3a)상의 전극 단자 배치와 정합될 수 없다. 따라서, 페이스-다운 장착용 펠릿이 페이스-업 장착용으로 사용될 수 없게 될 염려가 있게 된다.
그러나, 본 실시예에서는, 펠릿(2)가 제1도에도시한 중심선 CL을 중심축으로 하여 펠릿(2)의 표면(2a)를 180도 회전시킴으로써 뒤집힐 때, 패드들이 펠릿(2)의 회전 이전의 와이어리스 본딩 패드 위치에 대응하는 위치의 근방에 배치되고, 따라서 펠릿(2)이 회전하기 이전에 전극 모듈(3a)가 임의의 위치에서 대면했던 패드와 동일한 기능을 각각 갖고 있는 패드에 대면하도록, 와이어 본딩을 위한 패드들이 펠릿(2)상에 형성된다. 따라서, 패드 및 대응 전극 단자(21)은 배선 기판으로서 작용하는 전극 모듈(3a)상에 형성된 단자들의 배열, 또는 펠릿(2)상에 형성된 패드들의 배열을 변경시킬 필요없이 금세선(fine gold wire), 알루미늄세선 또는 동세선등의 본딩 와이어(22)를 사용하는 와이어 본딩에 의해 서로 전기적으로 접속된다. 소정의 와이어 본딩 기술, 즉 볼(ball) 본딩, 열 압착 본딩, 초음파 진동을 사용하는 열 압착 본딩, 및 초음파 본딩은 펠릿(2) 상의 와이어 본딩 패드 전극들 및 이에 대응하는 외부 단자 리드들이 서로 다양한 위치 관계로 배치되는 경우에도 만족스런 와이어 본딩을 행할 수 있다.
더욱 상세하게 말하자면, 제3도에도시한 바와같이 페이스-업 방식으로 펠릿(2)를 장착시키기 위해서는, 단지 와이어(22)를 접지 패드(Vss)(12b), 입/출력 패드(I/O)(13b), 전원 패드(Vcc)(16b) 및 클럭 패드(CLK)(17b)에 각각 접속시키기만 하면 된다. 그러므로, 사용된 특정한 장착 방법에 따라 간단한 대응 리드(10) 또는 와이어(22)가 접속될 패드를 선택함으로써, 장착 기판으로서 작용하는 전극 모듈(3 또는 3a)상에 형성된 단자들의 배치를 변경시킬 필요없이, 단일 종류의 펠릿으로 페이스-업 또는 페이스-다운 장착을 실현할 수 있다.
상술한 바와같이, 본 실시예에 따르면 다음과 같은 유리한 효과를 얻을 수 있다.
(1) 펠릿(2)가 제1도에도시한 중심선 CL을 중심축으로 하여 펠릿(2)의 표면을 180도 회전시킴으로써 뒤집힐 때, 패드들이 펠릿(2)의 회전 이전에 소정의 패드 위치에 대응하는 위치의 근방에 각각 배치되고 따라서 전극 모듈(3)이 소정의 위치에서 펠릿(2)의 회전 이전에 대면했던 패드와 동일한 기능을 갖는 패드에 대면하도록 본딩 패드 전극들이 형성되어 있기 때문에, 외부 단자들은 펠릿(2)가 페이스-업 방식으로 장착되는지 페이스-다운 방식으로 장착되는지에 관계없이 동일한 기능을 각각 갖는 패드에 각각 접속될 수 있다. 따라서, 전극 모듈(3a)상에 형성된 단자들의 배열 또는 펠릿(2)상의 패드들의 배열을 변경시킬 필요없이 단일 종류의 펠릿(2)로 페이스-다운 또는 페이스-업 장착을 실현할 수 있다.
(2) 장점(1)에 의해, 단일 종류의 펠릿(2)로 패키징을 실행하는 자유도를 증가시킬 수 있고, 이로 인해 패키지 구조를 다양화시킬 수 있다.
지금까지, 본 발명자에 의해 달성된 발명을 한 실시예를 가지고 구체적으로 설명하였지만, 본 발명은 반드시 기술한 실시예에 한정되는 것은 아니고, 본 발명은 본 발명의 범위 및 정신을 벗어나지 않고서 여러가지 형태로 변경 및 변형될 수 있다. 예를 들어, 상술한 실시예에서 펠릿(2)가 180도 회전하게 되는 중심선 CL이 제1도에도시한 바와 같이 수평으로도시되어 있지만, 패드들은 제1도에도시한 바와 같이 펠릿(2)의 중심을 따라 수직으로 그려진 중심선 주위에 배치될 수도 있다.
또한, 페이스-업 장착에 사용된 접합의 한 예로서 와이어 본딩만이 기술되었지만, 리드들은 페이스-다운 장착의 경우와 동일한 방식으로 각각의 범프 전극을 통해 그들에 대응하는 패드들에 접할될 수도 있다.
더우기, 본 실시예에서 기술된 패드들 이외에, 리세트 패드(RES), 프로그램 전압 공급 패드 Vpp 또는 성능 검사 패드가 펠릿(2)상에 형성될 수도 있다.
이상, 본 발명자에 의해 달성된 발명을 그의 응용 가능 분야에 속하는 소위 IC 카드에 적용한 일실시예에 의해 설명하였지만, 본 발명은 기술한 실시예에 제한되지 않고, 수지 밀봉형 반도체 장치 또는 기밀 밀봉형 반도체 장치등의 다른 형태의 패키지 구조를 갖는 반도체 장치, 및 이러한 반도체 장치를 제조하는 방법에도 적용할 수 있다.
본 명세서에 기술된 새로운 기술들 중 대표적인 기술에 의해 얻어진 유리한 효과에 대해서 이하에서 간단히 설명하기로 한다.
반도체 펠릿의 주표면이 제1배열 상태로 배열된 다수의 제1본딩 패드 전극과, 상기 대응하는 제1본딩 패드 전극의 전기 회로 기능과 실질적으로 동일한 전기 회로 기능을 구비하고 있고 상기 제1배열 상태와 서로 다른 제2배열 상태로 배열된 다수의 제2본딩 패드 전극을 구비하고 있는 구조를 가지고 있고, 따라서 외부 단자에 각각 접속될 본딩 패드를 선택할 수 있는 반도체 장치가 제공된다. 따라서, 종래의 경우와 같이 다수의 장착 방법에 따라 각각의 본딩 패드 배열을 갖고 있는 서로 다른 종류의 펠릿을 준비할 필요가 없고, 단일 종류의 펠릿으로 다수의 서로 다른 종류의 장착 방법에 대응할 수 있다.
[실시예 2]
제7도는 본 발명의 다른 실시예에 따른 IC 카드를 도시한 평면도이고, 제8도는 제7도에도시한 IC 카드내에 결합된 테이프 캐리어형 모듈을도시한 평면도이며, 제9도는 제8도에 도시한 모듈(배선 기판)상에 장착된 IC 펠릿을 도시한 평면도이고, 제10도는 제8도에 도시한 모듈상의 IC 펠릿 및 그 주변을 확대하여 도시한 평면도이며, 제11도는 제10도의 선 ⅩⅠ-ⅩⅠ을 따라 절취하여도시한 단면도이다.
본 실시예에 다른 반도체 장치는 소위 IC 카드(101)을 구성하는 것으로서, 제7도에 도시한 바와같이 둥글게 되도록 4개의 모서리들이 절단되어 있는 장방형 평면 형상을 갖고 있다. 제9도에 도시한 반도체 펠릿(102)는 캐리어 테이프로부터 얻어진 제8도에 도시한 것과 같은 모듈(103)상에 장착되고, 이 상태로 IC 카드(101) 내에 결합된다. 펠릿(102)에 전기적으로 접속되는 외부 전극(104)는 노출되고, IC 카드(101)의 표면으로부터 약간 돌출되어 있다.
IC 카드(101)의 단면구조는 제5도에도시되어 있는 실시예 1의 IC 카드의 단면 구조와 거의 동일하다. 더욱 상세하게 말하자면, 펠릿(102)를 구비하고 있는 전극 모듈(103)은 경성 염화 폴리비닐로 제조된 카드 기판상에 장착되고, 경성 염화 폴리비닐로 된 오버시트막이 카드 기판의 표면과 이면상에 각각 적충된다. 자기 스트라이프(107)은 적층 가공(laminating)에 의해 펠릿(102) 바로 위에 매립되는데, 특히 이에 한정되는 것은 아니다는 것을 주지하여야 한다.
전극 모듈(103)은 제8도, 제10도, 및 제11도에 도시한 바와 같이 배열되어 있다. 더욱 상세하게 말하자면 예를 들어 구리박으로 제조된 인쇄 버선 또는 금속층(108)은 예를 들어 유리 에폭시 수지로 제조된 절연 시트(130)의 표면에 접합되고, 외부 전극(104)는 금속층(108)의 각각의 외측 단부에 제공된다. 절연 시트(130)은 펠리 장착 구멍(109)를 구비하고 있고, 금속층(108)의 다른쪽 단부들은 펠릿 장착 구멍(109)의 상부측으로 연장하도록 제공된 소정의 핑거 리드(finger lead)(110)에 각각 일체로 접속된다.도시하지 않았지만, 펠릿(102) 및 그 주변은 그 표면을 보호하기 위해 수지로 밀봉된다.
펠릿(102)는, 제8도 내지 제11도에도시한 바와 같이, 반도체 집적회로가 형성되는 그 표면(102a)가 모듈(103)의 핑거 리드(110)에 대면하는 소위 페이스-다운 방식에 따라 장착된다. 더욱 상세하게 말하자면, 펠릿(102)는 그 표면에 금 또는 땜납으로 제조된 본딩 패드 전극으로서 작용하는 범프 전극(111)이 제공되어 있는데, 이 범프 전극들은 본딩 기술을 사용하여 각각의 리드(110)에 접속되어 있다. 펠릿(102)의 표면은 리드(110)의 접합후에 코팅되는 예를 들어 에폭시 수지로 규정된 언더코팅 재료 또는 표면 보호 재료로 피복된다.
본 실시예에 따른 펠릿(102)는 제9도에도시한 바와 같이, 펠릿(102)의 표면, 즉 반도체 형성 표면(102a)상에 배열된 다수의 본딩 패드 전극(112 내지 113)들을 갖고 있다. 본 실시예에서, 이 본딩 패드 전극들은 실질적으로 거울 대칭 패턴등의 소정의 규칙적인 패턴으로 배치된다. 더욱 상세하게 말하자면, 그의 중심선 CL을 중심축으로 하여 펠릿(102)의 표면(102a)를 180도 회전시킴으로써 펠릿(102)가 뒤집힐때, 패드들이 펠릿(102)의 회전 이전의 소정의 패드 위치에 대응하는 위치의 근방에 배치되고, 따라서 모듈(103)이 펠릿(102)의 회전 이전에 임의의 위치에서 대면했던 패드와 동일한 기능을 갖고 있는 패드와 대면하도록, 다수의 필요한 동일한 종류의 패드들이 서로 접속되는 방식으로 본딩 패드 전극들이 배치된다. 그러므로 패드들은 펠릿(102)가 페이스-업 방식으로 장착되는지 페이스-다운 방식으로 장착되는지에 관계없이, 모듈(103)의 외부 단자들이 동일한 기능을 각각 갖고 있는 패드들에 각각 접속되도록 배열되어 있다.
본 실시예에 따른 펠릿(102)는 제9도에 도시한 바와 같이 6쌍의 본딩 패드를 갖고 있다. 즉, 총 12개의 본디 패드 전극(112 내지 123)들이 펠릿(102)의 주표면(102a)상에 형성된다. 전원(Vcc) 패드(112,113), 리세트(RES) 패드(114,115) 및 클럭(CLK) 패드(116,117)은 펠릿(102)의 좌측에 배치되고, 접지(Vss) 패드(118,119), 프로그램 전압 공급(Vpp) 패드(120,121) 및 입/출력(I/O) 패드(122,123)은 펠릿(102)의 우측에 배치된다. 페이스-다운 본딩 방법용 패드(112,114,116,118,120 및 122)와 상기 전극들에 각각 대응하는 페이스-업 본딩 방법용 패드 전극(113,115,117,119,121 및 123)은 서로 전기적으로 접속된다. 본 실시예에서, 2개의 클럭(CLK) 패드(116,117)은 전기 배선(124)를 통해 직접 전기적으로 접속되고, 실시예 1에 기술한 것과 같은 출력 버퍼 및 서지 흡수 회로들은 이 전기배선(124)에 직렬로 접속된다. 또한, 이 보호 회로들은 실시예 1에 기술한 바와 같이 각각의 클럭(CLK) 패드(116 및 117)에 직렬로 접속될 수 있다.
2개의 입/출력(I/O) 패드(122 및 123)은 전기 배선(125)를 통해 직접 전기적으로 접속되고, 실시예 1내에 기술된 것과 같은 출력 버퍼 및 서지 흡수 회로는 전기 배선(125)에 직렬로 접속된다. 이와 유사하게 출력 버퍼 및 서지 흡수 회로도 실시예 1에 기술한 바와 같이 각각의 입/출력(I/O) 패드(122 및 123)에 직렬로 접속될 수도 있다.
제8도에 도시한 바와 같이, IC카드(103)은 펠릿(102)상에 형성된 본딩 패드 전극들에 각각 대응하는 외부 전극(104)를 구비하고 있다. IC 카드(103) 상의 외부 전극들 중, NC(None Connection)(비접속)으로 표시되어 있는 외부 전극들은 어떤 본딩 패드 전극들에도 접속되지 않고 장래의 IC 카드 기능의 개발에 대비하기 위한 보조 전극으로서 제공된 외부 전극들이다. 외부 전극 NC는 기준 IC 카드 내의 어떤 전기 회로에도 접속되어 있지 않다.
또한, 제12도 및 제13도에도시한 바와 같이, 펠릿(102)는 집적 회로 형성 표면(02a)에 대해 반대쪽 표면을 모듈(103)의 표면에 대면시킨 상태로, 즉 페이스-업 장착 방법에 따라 은 페이스트등의 접합 재료(102b)를 사용하여 모듈(103)상에 장착될 수도 있다. 이러한 장착 방법에서, 펠릿(102)의 본딩 패드 전극들은 예를 들어 와이어 본딩에 의해 다음과 같이 모듈(103)의 각각의 단자 리드(126)에 전기적으로 접속된다.
반도체 집적 회로 형성 표면(102a)가 페이스-업하도록 제10도 및 제11도에도시한 페이스-다운 상태에 있는 펠릿(102)가 180도 회전되면, 펠릿(102)가 페이스-다운 장착 방식으로 장착된 때 소정의 패턴으로 배열된 각각의 리드(110)에 접합되는 패드들은 모듈(103)상의 전극 단자 배열과 일치할 수 없다. 따라서, 페이스-다운 장착용 펠릿이 페이스-업 장착용으로 사용될 수 없게 될 염려가 있게 된다.
그러나, 본 실시예에서, 펠릿(102)가 제9도에 도시한 중심선 CL을 중심축으로 하여 펠릿(102)의 표면(102a)를 180도 회전시킴으로써 뒤집힐 때, 패드들이 펠릿(102)의 회전 이전의 소정의 패드 위치에 대응하는 위치의 근방에 배치되고 따라서 모듈(103)의 임의의 위치에서 펠릿(103)의 회전 이전에 대면했던 패드와 동일한 기능을 각각 갖고 있는 패드에 대면하도록, 와이어 본딩용 패드들이 펠릿(102)상에 형성된다. 따라서, 패드 및 대응 단자 리드(126)은 배선 기판으로서 작용하는 모듈(103)상에 형성된 단자들의 배열 또는 펠릿(102)상에 형성된 패드들의 배열을 변경시킬 필요없이 금 등의 본딩 와이어(127)을 사용하는 와이어 본딩에 의해 서로 전기적으로 접속된다.
더욱 상세하게 말하자면, 제12도 및 제13도에 도시한 바와 같이, 펠릿(102)를 페이스-업 방식으로 장착 시키기 위해서는, 단지 각각의 본딩 와이어(127)에 의해 단자 리드(126)과 대응 전원(Vcc) 패드(113), 리세트(RES) 패드(115), 클럭(CLK) 패드(117), 접지(Vss) 패드(119), 프로그램 전압 공급(Vpp) 패드(121) 및 입/출력(I/O) 패드(123)을 상호 접속시키기만 하면 된다. 그러므로, 단순히 대응하는 단자 리드(126) 또는 와이어(127)이 사용된 특정의 장착 방법에 따라 접속될 패드를 선택함으로써, 장착 기판으로서 작용하는 모듈(103)상에 형성된 단자들의 배열을 변경시킬 필요없이, 단일 종류의 펠릿으로 페이스-업 또는 페이스-다운 장착을 실현할 수 있다.
상술한 바와 같이, 본 실시예에 따르면 다음과 같은 유익한 효과를 얻을 수 있다.
(1) 펠릿(102)가 제9도에 도시한 중심선 CL을 중심축으로 하여 펠릿(102)의 표면(102a)를 180도 회전시킴으로써 뒤집힐 때에, 패드들이 펠릿(102)의 회전 이전의 소정의 패드 위치에 대응하는 위치의 근방에 각각 배치되고, 따라서 모듈(103)이 임의의 위치에서 펠릿(120)의 회전 이전에 대면했던 패드와 동일한 기능을 갖고 있는 패드에 대면하도록 본딩 패드 전극들이 형성되므로, 외부 단자들이 펠릿(102)가 페이스-업 방식으로 장착되는지 페이스-다운 방식으로 장착되는지에 관계없이 동일한 기능을 갖고 있는 패드에 각각 접속될 수 있다. 따라서, 모듈(103)상에 형성된 단자들의 배열 또는 펠릿(102) 상의 패드들의 배열을 변경시킬 필요없이 단일 종류의 펠릿(102)로 페이스-다운 또는 페이스-업 장착을 실현할 수 있다.
(2) 장점(1)에 의해, 단일 종류의 펠릿(102)로 패키징을 실행하는 자유도를 증가시킬 수 있고, 이로 인해 패키지 구조를 다양화시킬 수 있다.
제14도 및 제15도는 핑거 리드(128)이 그 위에 미리 형성된 각각의 범프(128a)를 갖고 있고 와이어리스본딩에 의해 대응하는 본딩 패드 전극(113,115,117,119,121 및 123)에 접합되어 있는 배열 상태를 도시한 것이다. 이 배열은 범프들이 IC 펠릿(102) 상의 본딩 패드 전극상에 미리 각각 형성되는 배열보다 가격면에서 유리하다. 범프(128a)는 돌출부가 핑거 리드(128)의 선단부에 형성되도록 선택적으로 에칭에 의해 핑거 리드(128)을 성형 가공함으로써, 핑거 리드(128)의 각각의 선단부상에 형성될 수 있다.
상기 설명으로부터 명백한 바와 같이, IC 펠릿의 한 표면이 제1배열 상태로 배열된 다수의 제1본딩 패 전극(112,114,116,118,120 및 122), 및 대응하는 제1본딩 패드 전극들의 기능과 동일한 종류의 기능을 구비하고 제2배열 상태로 배열된 다수의 제2본딩 패드 전극(113,115,117,119,121 및 123)을 구비하고 있으며, 이에 따라 외부 단자 리드에 각각 전기적으로 접속될 본딩 패드를 선택할 수 있는 구조를 갖는 반도체 장치가 제공된다. 따라서, 한 종류의 반도체 펠릿 및 외부 단자 리드들은 페이스-다운 및 페이스-업 장착 방법, 또는 와이어 본딩 및 와이어리스 본딩 방법등의 여러가지 방법을 사용하여 서로 전기적으로 접속될 수 있다. 그러므로, 본 발명에 따르면, 여러가지 장착 방법에 각각 적합한 개별적인 패드 배열을 갖는다. 서로 다른 종류의 반도체 펠릿을 준비할 필요가 없고, 단일 종류의 반도체 펠릿으로 여러가지 서로 다른 종류의 장착 방법에 대응할 수 있다.

Claims (13)

  1. 반도체 펠릿(semiconductor pellet)상에 뻗어있는 배선(wiring)에 의해 복수의 반도체 장치 전기 회로 기능부들중 각각의 기능부에 전기적으로 접속되어 있고, 제1의 배열 상태로 배열되어 있는 복수의 제1본딩 패드 전극들(bonding pad electrodes)과 ; 반도체 펠릿상에 뻗어있는 배선에 의해 상기 대응하는 제1본딩 패드 전극들과 동일한 복수의 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속되어 있고, 상기 제1의 배열과 다른 제2의 배열 상태로 배열되어 있는 복수의 제2본딩 패드 전극들을 상기 반도체 펠릿의 주표면(principal surface)상에 구비하고 있되, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2 본딩 패드 전극들은 서로 마주하는 측면(opposite side)에 배치되어 있고, 평면도에도시된 바와 같이 상기 반도체 펠릿의 상기 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2본딩 패드 전극들은 상기 제1본딩 패드 전극들과 거울 대칭관계 mirror-symetric relation)로 배치되는 것을 특징으로 하는 반도체 장치.
  3. 집적 회로가 그 위에 형성되어 있는 반도체 펠릿이 IC 카드 기판상에 장착되어 있는 반도체 장치에 있어서, 상기 반도체 펠릿의 표면상에 제공된 본딩 패드 전극들을 구비하고 있되, 상기 전극들은 반도체 펠릿상에 뻗어있는 배선에 의해 복수의 반도체 장치 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속되어 있고, 제1의 배열 상태로 배열되어 있는 복수의 제1본딩 패드 전극과 ; 반도체 펠릿상에 뻗어 있는 배선에 의해 상기 대응하는 제1본딩 패드 전극들과 동일한 복수의 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속되어 있고, 상기 제1의 배열과 다른 제2의 배열 상태로 배열되어 있는 복수의 제2본딩패트 전극으로 되어 있고, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2본딩패드 전극들은 서로 마주하는 측면에 배치되어 있고, 평면도에도시된 바와 같이 상기 반도체 펠릿의 상기 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있으며, 상기 복수의 제1 또는 제2본딩 패드전극들중 어느 하나가 상기 반도체 장치의 외부 단자 리드들(external terminal leads) 각각에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 복수의 서로 다른 전기 회로 기능부들을 갖는 반도체 집적 회로 ; 제1본딩 패드 전극들 ; 반도체 칩상에 뻗어 있고, 상기 제1본딩 패드 전극들을 상기 반도체 집적 회로의 상기 복수의 서로 다른 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속시키는 제1의 배선 ; 제2본딩 패드 전극들 ; 및 상기 반도체 칩상에 뻗어 있고, 상기 제2본딩 패드 전극들을 상기 대응하는 제1본딩 패드 전극들과 동일한 상기 반도체 집적 회로의 복수의 서로 다른 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속시키는 제2의 배선을 구비하고 있되, 상기 제1본딩 패드 전극들은 제1배열 상태로 배치되고, 상기 제2본딩 패드 전극들은 상기 제1배열 상태와는 다른 제2배열 상태로 배치되어 있으며, 상기 제2본딩 패드 전극들의 상기 제2배열 상태는 상기 제1본딩 패드 전극들의 제1배열 상태와 거울 대칭 관계의 중심선에 대해서 거울 대칭 관계에 있고, 제1본딩 패드 전극과 상기 중심선에 대해서 상기 제1본딩 패드 전극과 거울 대칭위에 배치된 상기 제2본딩 패드 전극은 각각 상기 복수의 서로 다른 전기 회로 기능부들 중 동일한 전기회로 기능부에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2 본딩 패드 전극들이 서로 마주하는 측면에 배치되어 있고, 평면도에도시된 바와 같이 상기 반도체 칩의 상기 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 반도체 장치의 본딩 패드 전극들에 전기적으로 접속될 전기 단자들의 소정의 배열과 상태가, 상기 반도체 장치를 페이스-업(face-up) 및 페이스 다운(face-down) 방식들 중 한 방식으로 장착할 때에는 상기 제1본딩 패드 전극을 사용하고, 상기 거울 대칭 관계의 중심선에 대하여 상기 반도체 장치를 180도 회전시킴으로써 상기 반도체 장치를 페이스-업 및 페이스-다운 방식들 중 다른 한 방식으로 장착할 때에는 상기 제2본딩 패드 전극을 사용함으로써, 상기 동일한 전기 회로 기능부들에 전기적으로 접속된 상기 반도체 장치의 본딩 패드 전극들의이 상기 단자들에 전기적으로 접속하기 위하여 동일한 위치에 배치될 수 있도록 되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 칩상의 회로 소자들과 ; 상기 반도체 칩상의 배선들과 ; 상기 반도체 칩상에 제1배열 상태로 배열되어 있는 제1본딩 패드 전극들 ; 및 상기 반도체 칩상에 상기 제1배열 상태와는 서로 다른 제2배열 상태로 배열되어 있는 제2본딩 패드 전극들을 구비하고 있되, 상기 제1본딩 패드 전극과 상기 제1본딩 패드 전극에 전기적으로 접속된 상기 제2본딩 패드 전극이 서로 마주하는 측면에 배치되어 있고, 평면도에도시된 바와 같이 상기 반도체 칩의 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있고, 상기 제1본딩 패드 전극과 상기 제1본딩 패드 전극에 전기적으로 접속된 상기 제2본딩 패드 전극이 상기 반도체 칩상의 상기 배선들을 통해 회로 소자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치를 갖는 IC 카드에 있어서, 상기 반도체 장치는 반도체 칩상의 회로 소자들 ; 상기 반도체 칩상의 배선들 ; 상기 반도체 칩상에 제1배열 상태로 배열되어 있는 제1본딩 패드 전극들 ; 및 상기 반도체 칩상에 상기 제1본딩 패드 전극과 서로 다른 제2배열 상태로 배열되어 있는 제2본딩 패드 전극들을 구비하고 있되, 상기 제1본딩 패드 전극과 상기 제1본딩 패드 전극에 전기적으로 접속된 상기 제2본딩 패드 전극은 서로 마주하는 측면에 배치되어 있고, 평면도에 도시된 바와 같이 상기 반도체 칩의 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있고, 상기 제1본딩 패드 전극과 상기 제1본딩 패드 전극에 전기적으로 접속된 상기 제2본딩 패드 전극이 상기 반도체 칩상의 상기 배선들을 통해 회로 소자와 전기적으로 접속되어 있으며, 상기 IC 카드는 상기 반도체 칩의 상기 본딩 패드 전극들에 전기적으로 접속시키기 위한 외부 단자 수단을 더 포함하며, 상기 외부 단자 수단이 상기 제1본딩 패드 전극들과 상기 제2본딩 패드 전극들로 이루어진 군으로부터 선택된 한 본딩 패드 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치를 갖는 IC 카드.
  9. IC 카드에 있어서, 구멍(bore)을 갖는 절연 매체(insulation medium) ; 상기 절연 매체의 표면에 형성된 리드들(leads) ; 및 상기 구멍에 배치된 반도체 장치를 구비하고 있되, 상기 반도체 장치는 반도체 칩상에 뻗어있는 배선에 의해 반도체 장치의 집적 회로의 복수의 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속되고 제1의 배열 상태로 배열된 제1본딩 패드 전극들과; 반도체 칩상에 뻗어 있는 배선에 의해 상기 대응하는 제1본딩 패드 전극들의 회로 기능과 동일한 상기 반도체 집적 회로의 복수의 전기 회로 기능부들중 각각의 기능부들에 전기적으로 접속되어 있고 상기 제1의 배열 상태와 서로 다른 제2의 배열 상태로 배치된 제2본딩 패드 전극을 가지며, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2본딩 패드 전극들을 서로 마주하는 측면에 배치되어 있고, 평면도에도시된 바와 같이 상기 반도체 펠릿의 상기 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치되어 있고, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2본딩 패드 전극을 반도체 칩상의 배선을 통해 전기적으로 접속되어 있으며, 상기 리드는 상기 절연 매체의 표면으로부터 상기 반도체 칩상의 일부분까지 뻗어 있고 상기 제1본딩 패드 전극들과 상기 제2본딩 패드 전극들로 이루어진 군으로부터 선택된 한 본딩 패드 전극에 각각 전기적으로 접속되어 있는 것을 특징으로 하는 IC 카드.
  10. IC 카드에 있어서, 모듈(module) ; 상기 모듈의 표면에 형성되어 있는 리드들(leads) ; 상기 모듈상에 배치되어 있는 반도체 장치 ; 및 제1본딩 패드 전극들과 제2본딩 패드 전극들로 이루어진 군으로부터 선택된 한 본딩 패드 전극을 상기 리드에 접속하는 본딩 배선을 구비하되, 상기 반도체 장치는 반도체 칩상에 뻗어 있는 배선에 의해 상기 반도체 장치의 반도체 집적 회로의 복수의 전기 회로 기능부들중 각각의 전기회로 기능부들에 전기적으로 접속되고 제1의 배열 상태로 배열된 상기 제1본딩 패드 전극들과 ; 상기 반도체 칩상에 뻗어 있는 배선에 의해 상기 대응하는 제1본딩 패드 전극의 회로 기능부들과 동일한 반도체 집적 회로의 복수의 전기 회로 기능부들중 각각의 전기 회로 기능부들에 전기적으로 접속되고 상기 제1의 배열 상태와 서로 다른 제2의 배열 상태로 배열된 상기 제2본딩 패드 전극들을 가지며, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1 및 제2본딩 패드 전극들은 서로 마주하는 측면에 배치되어 있고, 평면도에 도시된 바와 같이 상기 반도체 칩의 주표면을 횡단하는 가상 직선으로부터 동일 거리에 배치 되어 있고, 상기 동일한 전기 회로 기능부에 전기적으로 접속된 상기 제1및 제2본딩 패드 전극은 반도체칩상의 배선으로 통해 전기적으로 접속되어 있는 것을 특징으로 하는 IC카드.
  11. 제1항에 있어서, 상기 제1본딩 패드 전극이 와이어 본딩법(wire bonding)에 의해 상기 반도체 장치의 각 외부 단자 리드와 상호 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제1본딩 패드 전극이 와이어리스 본딩법 (wireless bonding)에 의해 상기 반도체 장치의 각 외부 단자 리드와 상호 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 제1본딩 패드 전극이 본딩 와이어(bonding wire)에 의해 상기 반도체 장치의 각 외부 단자 리드와 상호 접속되어 있는 것을 특징으로 하는 반도체 장치.
KR1019870002716A 1986-03-26 1987-03-25 반도체 장치 및 그 제조 방법 KR960002990B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61-65677 1986-03-26
JP65677 1986-03-26
JP61065677A JPH0815167B2 (ja) 1986-03-26 1986-03-26 半導体装置

Publications (2)

Publication Number Publication Date
KR870009454A KR870009454A (ko) 1987-10-26
KR960002990B1 true KR960002990B1 (ko) 1996-03-02

Family

ID=13293871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870002716A KR960002990B1 (ko) 1986-03-26 1987-03-25 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US4860087A (ko)
JP (1) JPH0815167B2 (ko)
KR (1) KR960002990B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990996A (en) * 1987-12-18 1991-02-05 Zilog, Inc. Bonding pad scheme
US4970081A (en) * 1989-01-03 1990-11-13 Sterling Drug Inc. Controlled-release, low-dose aspirin formulation and method of treating vascular occlusive disease therewith
US5250470A (en) * 1989-12-22 1993-10-05 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device with corrosion resistant leads
JP2875562B2 (ja) * 1989-12-22 1999-03-31 沖電気工業株式会社 半導体装置及びその製造方法
JP2538698B2 (ja) * 1990-05-31 1996-09-25 株式会社東芝 半導体集積回路装置
FR2668300B1 (fr) * 1990-10-18 1993-01-29 Sagem Procede de realisation de circuits integres a double connectique.
JPH06310558A (ja) * 1993-04-20 1994-11-04 Sanyo Electric Co Ltd Ｉｃチップ
JP2803642B2 (ja) * 1996-06-27 1998-09-24 日本電気株式会社 半導体装置
US5969417A (en) * 1996-08-27 1999-10-19 Nec Corporation Chip package device mountable on a mother board in whichever of facedown and wire bonding manners
GB2356490B (en) * 1996-08-27 2001-08-15 Nec Corp A multi-chip module mountable on a printed circuit board
US5889327A (en) * 1996-10-04 1999-03-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with a package having a plurality of bump electrodes and module with a plurality of semiconductor devices
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
AU1174197A (en) * 1996-12-26 1998-07-31 Hitachi Limited Semiconductor device and method of manufacturing the same
EP1448034A1 (en) * 1996-12-27 2004-08-18 Matsushita Electric Industrial Co., Ltd. Method and device for mounting electronic component on circuit board
JP2943781B2 (ja) * 1997-08-08 1999-08-30 日本電気株式会社 半導体メモリ
JP3498634B2 (ja) * 1999-05-31 2004-02-16 関西日本電気株式会社 半導体装置の製造方法
FR2808608A1 (fr) * 2000-05-03 2001-11-09 Schlumberger Systems & Service Carte a memoire electronique destinee a etre introduite dans un dispositif de traitement
US8212367B2 (en) * 2004-11-10 2012-07-03 Sandisk Il Ltd. Integrated circuit die with logically equivalent bonding pads
JP2006286688A (ja) * 2005-03-31 2006-10-19 Elpida Memory Inc 半導体装置
JP2008102345A (ja) * 2006-10-19 2008-05-01 Nec Electronics Corp 半導体集積回路装置
JP4116055B2 (ja) * 2006-12-04 2008-07-09 シャープ株式会社 半導体装置
JP5779748B2 (ja) * 2010-11-02 2015-09-16 リコー電子デバイス株式会社 半導体パッケージ及び電子部品実装体
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
USD701864S1 (en) 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3591839A (en) * 1969-08-27 1971-07-06 Siliconix Inc Micro-electronic circuit with novel hermetic sealing structure and method of manufacture
US4143385A (en) * 1976-09-30 1979-03-06 Hitachi, Ltd. Photocoupler
JPS606094B2 (ja) * 1976-12-07 1985-02-15 日本電気株式会社 半導体装置
IN148328B (ko) * 1977-04-18 1981-01-17 Rca Corp
JPS5552250A (en) * 1978-10-11 1980-04-16 Nippon Telegr & Teleph Corp <Ntt> Connecting structure in semiconductor integrated circuit
JPS5651851A (en) * 1979-10-05 1981-05-09 Hitachi Ltd Semiconductor device
JPS5720440A (en) * 1980-06-13 1982-02-02 Nec Corp Semiconductor device
JPS5921055A (ja) * 1982-07-26 1984-02-02 Nec Corp 半導体装置
JPS59121960A (ja) * 1982-12-28 1984-07-14 Sharp Corp 電子部品の接続方式
JPS59229850A (ja) * 1983-05-16 1984-12-24 Rohm Co Ltd 半導体装置
JPS59231826A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
US4736236A (en) * 1984-03-08 1988-04-05 Olin Corporation Tape bonding material and structure for electronic circuit fabrication
JPS6164138A (ja) * 1984-09-06 1986-04-02 Nec Corp モノリシツク集積回路
JPH05339891A (ja) * 1992-06-10 1993-12-21 Lion Corp 古紙再生用脱墨剤
JPH06132436A (ja) * 1992-10-21 1994-05-13 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
US4860087A (en) 1989-08-22
JPH0815167B2 (ja) 1996-02-14
JPS62224034A (ja) 1987-10-02
KR870009454A (ko) 1987-10-26

Similar Documents

Publication Publication Date Title
KR960002990B1 (ko) 반도체 장치 및 그 제조 방법
US5780925A (en) Lead frame package for electronic devices
US6452266B1 (en) Semiconductor device
US6774473B1 (en) Semiconductor chip module
US6091143A (en) Stacked leads-over chip multi-chip module
US5614766A (en) Semiconductor device with stacked alternate-facing chips
KR920006329B1 (ko) 카드구조 및 ic카드
US6326696B1 (en) Electronic package with interconnected chips
US5811879A (en) Stacked leads-over-chip multi-chip module
US6342724B1 (en) Thin film capacitor coupons for memory modules and multi-chip modules
US5461255A (en) Multi-layered lead frame assembly for integrated circuits
US5804874A (en) Stacked chip package device employing a plurality of lead on chip type semiconductor chips
EP0067677B1 (en) Chip-array-constructed semiconductor device
KR950005446B1 (ko) 수지봉지형 반도체장치
US5696032A (en) Tape application platform and processes therefor
KR100271860B1 (ko) 메모리모듈 및 ic카드
JPH08504060A (ja) Ｉｃマイクロプロセッサ用で、構造的にｉｃマイクロプロセッサに組み合わされたｉｃメモリー積層を含むモジュール
US6704609B1 (en) Multi-chip semiconductor module and manufacturing process thereof
US20030127719A1 (en) Structure and process for packaging multi-chip
US6160312A (en) Enbedded memory assembly
KR100435978B1 (ko) 반도체장치
JPH04280695A (ja) 高集積半導体装置及びそれを用いた半導体モジュール
JP2633249B2 (ja) 半導体装置およびその製造方法
JPS6256664B2 (ko)
JP2001177049A (ja) 半導体装置及びｉｃカード

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030303

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee