KR20160142943A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20160142943A
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이학선
최광성
배현철
엄용성
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한국전자통신연구원
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Abstract

본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 제 1 기판을 제공하는 것, 상기 제 1 기판 상에, 메모리 소자가 형성된 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함하는 제 2 기판을 제공하는 것, 상기 제 1 기판과 상기 제 2 기판의 사이에 접착막을 제공하는 것, 그리고 상기 제 1 기판 상에 상기 제 2 기판을 실장하는 것을 포함하되, 상기 제 2 기판을 실장하는 것은, 상기 제 2 기판의 상기 주변 영역에 돌출된 정렬 부재를 이용하여 상기 제 1 기판 상에 상기 제 2 기판을 정렬하는 것을 포함할 수 있다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3D 반도체 패키지 적층을 위한 본딩 공정을 수행하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자의 고속화, 고집적화에 따라 입출력 핀(pin) 수가 비약적으로 증가하면서, TSV(Through Silicon Via) 전극을 이용한 접속 기술의 개발이 확대되고, 이를 이용한 3D 반도체 칩 적층 구조의 개발이 확대되고 있다. 특히, 여러 개의 반도체 칩들을 수직 적층시켜 고밀도 칩 적층(High Density Chip Stacking)을 구현하면, 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다. 인터포저(interposer) 또는 웨이퍼 상에 반도체 칩을 적층시킬 때, 접착성 필름 또는 언더필 등을 이용하여 본딩할 수 있다. 비전도성 필름(Non-Conductive Film: NCF) 등의 접착성 필름 등을 이용하여 본딩 공정 진행시, 열압착 공정이 필수적으로 수반된다. 따라서, 공정 시간이 길어져 공정 효율이 떨어질 수 있다. 언더필(Underfill)을 이용하여 본딩 공정 진행시, 공정 중 발생하는 기포로 인해 칩들간의 정렬에 영향을 줄 수 있다. 하중을 이용하여 압착 공정을 진행할 때, 언더필이 칩 윗면으로 타고 올라가 압착 부재를 오염시킬 수 있다. 하중 없이 리플로우 공정을 진행할 경우, 기포 발생 또는 언더필의 유동으로 인해 칩의 정렬이 어려울 수 있다.
본 발명이 해결하고자 하는 일 과제는 수직 적층 구조의 반도체 패키지에서, 반도체 소자들간의 정렬이 용이한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 칩들 적층시, 언더필의 유동이나 기포 발생으로 인한 반도체 칩들의 틸팅을 방지하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 제 1 기판을 제공하는 것, 상기 제 1 기판 상에, 메모리 소자가 형성된 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함하는 제 2 기판을 제공하는 것, 상기 제 1 기판과 상기 제 2 기판의 사이에 접착막을 제공하는 것, 그리고 상기 제 1 기판 상에 상기 제 2 기판을 실장하는 것을 포함하되, 상기 제 2 기판을 실장하는 것은, 상기 제 2 기판의 상기 주변 영역에 돌출된 정렬 부재를 이용하여 상기 제 1 기판 상에 상기 제 2 기판을 정렬하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 기판은, 상기 제 1 기판 상에 실장될 때 상기 제 1 기판의 상면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고, 상기 제 2 기판을 정렬하는 것은, 상기 전면에 돌출된 제 1 정렬 부재를 이용하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 기판을 정렬하는 것은, 상기 제 1 정렬 부재와 상기 제 1 기판의 상기 상면에 돌출된 베이스 정렬 부재가 서로 접촉하여 정렬하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 정렬 부재와 상기 베이스 정렬 부재가 서로 접촉하여 정렬하는 것은, 상기 제 1 기판 상에 상기 제 2 기판이 고정되어, 상기 접착막의 유동에 의한 틸팅(tilting) 또는 미스 얼라인(miss-align)을 방지하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 기판 상에 제 3 기판을 실장하는 것을 더 포함하고,
상기 제 3 기판을 실장하는 것은, 상기 제 2 기판의 상기 후면에 돌출된 제 2 정렬 부재를 이용하여 상기 제 3 기판을 정렬하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 3 기판은, 상기 제 2 기판 상에 실장될 때 상기 제 2 기판의 상기 후면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고, 상기 제 3 기판을 정렬하는 것은, 상기 제 2 정렬 부재와 상기 제 3 기판의 상기 전면에 돌출된 제 3 정렬 부재가 서로 접촉하여 정렬하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 기판을 실장한 후, 상기 제 2 기판의 상기 후면에서 상기 제 2 기판을 압착하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 접착막은 언더필(underfill)일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제 1 기판, 상기 제 1 기판 상에 실장되고, 메모리 소자가 형성되는 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함하는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판을 연결하는 접착막, 그리고 상기 제 2 기판의 상기 주변 영역에 돌출되고, 상기 제 1 기판 상에 상기 제 2 기판을 정렬시키는 정렬 부재를 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 기판은, 상기 제 1 기판 상에 실장될 때 상기 제 1 기판의 상면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고, 상기 정렬 부재는 상기 전면과 상기 후면 중 적어도 하나에 제공될 수 있다.
일 실시예에 따르면, 상기 정렬 부재는, 상기 전면에 돌출된 제 1 정렬 부재 및 상기 후면에 돌출된 제 2 정렬 부재를 포함할 수 있다.
일 실시예에 따르면, 상기 정렬 부재는, 상기 제 1 기판의 상면에 상기 제 1 정렬 부재와 대향되게 돌출되어 상기 제 1 정렬 부재와 접촉하는 베이스 정렬 부재를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 정렬 부재의 내측면은 상기 베이스 정렬 부재의 외측면과 접촉할 수 있다.
일 실시예에 따르면, 상기 반도체 패키지는, 상기 제 2 기판 상에 실장되고 상기 제 2 기판의 상기 후면과 대향되는 전면 및 상기 전면에 대향되는 후면을 포함하는 제 3 기판을 더 포함하되, 상기 제 3 기판은 상기 전면에 돌출되고, 상기 제 2 정렬 부재와 접촉하여 상기 제 3 기판을 정렬하는 제 3 정렬 부재를 더 포함할 수 있다.
일 실시예에 따르면, 상기 접착막은 언더필(underfill)일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 복수 개의 반도체 칩들을 수직 적층할 때, 각각의 반도체 칩들을 물리적으로 지지하고 정렬시킴으로써 미스 얼라인(miss-align)을 방지하고, 공정 중 발생하는 기포 발생 또는 언더필 유동 등으로 인한 틸팅을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공할 수 있다.
도 1a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 사시도들이다.
도 5 내지 도 8은 도 1a 내지 도 4a, 도 1b 내지 도 4b를 이용하여 제작된 반도체 칩 구조물들을 패키징하는 과정을 개략적으로 보여주는 단면도들이다.
도 9 및 도 10은 각각 다른 실시예에 따른 정렬 부재들을 갖는 제 1 반도체 칩을 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ?포함한다(comprises)? 및/또는 ?포함하는(comprising)?은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 4a, 도 5 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다. 도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 사시도들이다. 이하, 도 1a 내지 도 4a, 도 1b 내지 도 4b, 그리고 도 5 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 상세히 설명한다.
도 1a 및 도 1b를 참조하면, 반도체 패키지는 제 1 기판(10) 및 제 2 기판(20)을 포함할 수 있다. 제 1 기판(10)은 제 2 기판(20) 상에 실장될 수 있다. 제 1 기판(10)은 메모리 소자들이 형성되는 활성 영역(Active Region: AR) 및 활성 영역(AR)을 둘러싸는 주변 영역(Periphery Region: PR)을 포함할 수 있다. 활성 영역(AR)의 적어도 일부에는 집적회로(미도시)가 포함할 수 있다. 제 1 기판(10)은 반도체 칩(10)일 수 있다. 이하, 제 1 기판(10)을 반도체 칩(10)인 것으로 예를 들어 설명한다. 반도체 칩(10)은 집적회로(미도시)가 형성되는 전면(10a) 및 그 반대면인 후면(10b)을 포함할 수 있다. 집적회로(미도시)는 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 반도체 칩(10)이 제 2 기판(20) 상에 실장될 때, 전면(10a)은 제 2 기판(20)의 상면과 대향되는 면일 수 있다. 반도체 칩(10)은 관통 전극들(12) 및 범프들(14)을 포함할 수 있다. 관통 전극들(12)은 비아-퍼스트(Via-First), 비아-미들(Via-middle), 또는 비아-라스트(Via-last) 공정을 이용하여 형성될 수 있다. 복수 개의 관통 전극들(12)의 외측부에는 비아 절연막(미도시)이 제공되어, 제 1 반도체 칩(10)에 포함된 회로 소자들과 복수 개의 관통 전극들(12)이 직접 접촉되는 것을 방지할 수 있다. 범프들(14)은 반도체 칩(10)의 전면에 형성되어, 관통 전극들(12)과 전기적으로 연결될 수 있다. 일 예로, 범프들(14)은 관통 전극들(12)과 제 2 기판(20) 상의 본딩 패드들(22)을 전기적으로 연결할 수 있다. 범프들(14)은 도전성 물질, 예를 들면, Cu, Al, Au, 솔더 등으로 형성될 수 있다.
반도체 칩(10)은 제 2 기판(20) 상에 실장될 수 있다. 일 예로, 제 2 기판(20)은 인터포저(interposer, 20)일 수 있다. 이하, 제 2 기판(20)을 인터포저(20)인 것을 예로 들어 설명한다. 인터포저(20)는 실리콘 인터포저일 수 있다. 인터포저(20)는 반도체 칩(10)과 동일한 관통 전극들(미도시)을 가질 수 있다. 인터포저(20)는 적층된 반도체 칩(10)과 전기적으로 연결되는 본딩 패드들(22)을 더 포함할 수 있다. 또한, 인터포저(20)는 내부 배선들을 포함하는 적어도 하나의 재배선층(Re-Distribution layer:RDL, 미도시)을 포함할 수 있다. 또한, 도면에는 도시되지 않았으나, 인터포저(20)는 그 아래에 배치되는 캐리어 기판(미도시)과 연결될 수 있다. 일 예로, 캐리어 기판(미도시)은 인쇄 회로 기판일 수 있다. 이 때, 인터포저(20)의 관통 전극들(미도시)은 내부 배선들 및 본딩 패드들(22)과 전기적으로 연결되어, 적층된 반도체 칩(10)과 캐리어 기판(미도시)을 전기적으로 연결할 수 있다. 또한, 인터포저(20)에 포함된 인덕터, 캐패시터, 또는 저항 등과 같은 수동 소자나 프로세서(processor) 등과 같은 로직 소자와 적층된 반도체 칩(10) 및 캐리어 기판(미도시)을 전기적으로 연결할 수 있다.
접착막(24)이 제 1 기판(10)과 제 2 기판(20) 사이에 제공될 수 있다. 접착막(24)이 제 2 기판(20) 상에 제공될 수 있다. 접착막(24)은 제 2 기판(20) 상에 제 1 기판(10)을 연결할 수 있다. 접착막(24)은 인터포저(20) 상에 반도체 칩(10)을 본딩할 수 있다. 접착막(24)은 언더필(Underfill, 30)을 포함할 수 있다. 언더필(24)은 흐름성(flowable) 언더필 또는 비흐름성(non-flowable) 언더필일 수 있다. 이하, 접착막(24)은 언더필(24)인 것을 예로 들어 설명한다. 일 예로, 언더필(24)은 에폭시, 벤조사이클로부틴, 폴리이미드, 실리카 필러, 또는 플럭스 중에서 적어도 하나를 포함할 수 있다. 그러나, 접착막(24)은 이에 국한되지 않고, 다양한 조성을 가질 물질일 수 있다.
정렬 부재(30)가 반도체 칩(10)에 제공될 수 있다. 정렬 부재(30)는 반도체 칩(10)의 주변 영역(PR)에서 돌출되도록 배치될 수 있다. 정렬 부재(30)는 제 1 정렬 부재(32) 및 제 2 정렬 부재(34)를 포함할 수 있다. 제 1 정렬 부재(32)는 반도체 칩(10)의 전면(10a)에 돌출될 수 있다. 일 예로, 제 1 정렬 부재(32)는 반도체 칩(10)의 전면(10a)에서 수직하게 돌출될 수 있다. 제 1 정렬 부재(32)는 주변 영역(PA)의 양측에 배치될 수 있다. 제 2 정렬 부재(34)는 반도체 칩(10)의 후면에 돌출될 수 있다. 일 예로, 제 2 정렬 부재(34)는 반도체 칩(10)의 후면(10b)에서 수직하게 돌출될 수 있다. 제 2 정렬 부재(34)는 주변 영역(PA)의 양측에 배치될 수 있다. 선택적으로, 정렬 부재(30)는 제 2 기판(20) 상에 제공되는 제 3 정렬 부재(36)를 더 포함할 수 있다. 일 예로, 제 3 정렬 부재(36)가 인터포저(20) 상면에 돌출될 수 있다. 제 3 정렬 부재(36)는 인터포저(20)의 상면에 수직하게 돌출될 수 있다. 제 3 정렬 부재(36)는, 반도체 칩(10)의 주변 영역(PA)과 대향되는 인터포저(20) 영역의 양측에 배치될 수 있다. 제 3 정렬 부재(36)는 제 1 정렬 부재(32)와 대향되게 배치될 수 있다. 일 예로, 제 3 정렬 부재(36)의 외측면과 제 1 정렬 부재(32)의 내측면이 서로 접촉되어, 제 1 정렬 부재(32) 사이에 제 3 정렬 부재(36)가 끼워져 고정될 수 있다. 이와 달리, 제 3 정렬 부재(36)의 내측면과 제 1 정렬 부재(32)의 외측면이 서로 접촉되어, 제 3 정렬 부재(36) 사이에 제 1 정렬 부재(32)가 끼워져 고정될 수 있다.
정렬 부재들(30)은 반도체 포토 리소그라피 공정에 기반한 실리콘 미세 제작 공정으로 제작될 수 있다. 즉, 정렬 부재들(30)은 기판 상에 포토 레지스트를 도포한 후, 마스크 패턴을 이용하여 패터닝하고 도금 공정을 진행하여 형성할 수 있다. 정렬 부재들(30)은 메탈 재질로 형성될 수 있다. 일 예로, 정렬 부재들(30)은 Cu를 포함할 수 있다. 그러나, 정렬 부재들(30)은 주변 영역(PR) 또는 주변 영역(PR)에 대향되는 제 2 기판(20)의 영역에 형성되어, 반도체 패키지에 전기적으로 영향을 미치지 않을 수 있다. 이 때, 정렬 부재들(30)은 범프들(14)보다 낮은 높이를 가질 수 있다. 이와 달리, 정렬 부재들(30)은 범프들(14)과 동등한 높이 또는 범프들(14)보다 높은 높이를 가질 수 있다. 정렬 부재들(30)의 높이 조절을 위해, 정렬 부재들(30)의 제작 공정시 마스크 패턴의 수가 다양하게 제공될 수 있다. 또한, 정렬 부재들(30)의 제작 방법은 이에 국한되지 않고, 다양한 방법으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 인터포저(20) 상에 제 1 반도체 칩(10A)이 적층될 수 있다. 이 때, 인터포저(20) 상의 제 3 정렬 부재(36)와 제 1 반도체 칩(10A)의 제 1 정렬 부재(32)가 서로 접촉되며 정렬될 수 있다. 일 예로, 상부에서 바라볼 때 제 3 정렬 부재(36)가 제 1 정렬 부재(32)보다 내측에 형성되어, 제 3 정렬 부재(36)의 외측면과 제 1 정렬 부재(32)의 내측면이 서로 접촉될 수 있다. 이로 인해, 제 1 반도체 칩(1A)의 제 1 정렬 부재(32) 사이에 인터포저(20)의 제 3 정렬 부재(36)가 강제 끼워지는 구조일 수 있다. 이와 달리, 제 3 정렬 부재(36)의 내측면과 제 1 정렬 부재(32)의 외측면이 서로 접촉되어, 제 3 정렬 부재(36) 사이에 제 1 정렬 부재(32)가 끼워져 고정될 수 있다. 인터포저(20) 상에 제 1 반도체 칩(10A)이 정위치에 정렬됨으로써, 제 1 반도체 칩(10A)의 범프들(14)이 인터포저(20)의 본딩 패드들(22)과 전기적으로 연결될 수 있다. 언더필(24)은 제 1 반도체 칩(10A)과 인터포저(20) 사이의 공간을 채우면서, 제 1 반도체 칩(10A)의 측벽을 덮을 수 있다. 제 1 정렬 부재(32)와 제 3 정렬 부재(36)가 물리적으로 접촉됨으로써, 언더필(24)의 유동으로 인한 반도체 칩(10)의 미스 얼라인(miss-align)을 방지할 수 있다. 또한, 공정 진행 중의 기포 발생으로 인한 반도체 칩(10)의 틸팅(tilting)을 방지할 수 있다.
도 3a 및 도 3b를 참조하면, 제 1 반도체 칩(10A) 상에 제 3 기판(10B)이 실장될 수 있다. 제 3 기판(10B)은 반도체 칩(10B)을 포함할 수 있다. 이하, 제 3 기판(10B)이 제 2 반도체 칩(10B)인 것을 예로 들어 설명한다. 제 2 반도체 칩(10B)은 제 1 반도체 칩(10A)과 대체로 동일 또는 유사한 형상 및 기능을 가질 수 있다. 따라서, 제 2 반도체 칩(10B)에 대한 앞서 상술한 내용들과 중복되는 설명은 생략한다. 제 2 반도체 칩(10B)이 제 1 반도체 칩(10A) 상에 적층될 때, 제 1 반도체 칩(10A)의 제 2 정렬 부재(34)와 제 2 반도체 칩(10B)의 제 1 정렬 부재(32)가 서로 접촉하여 제 2 반도체 칩(10B)이 정렬될 수 있다. 일 예로, 제 1 반도체 칩(10A)의 제 2 정렬 부재(34)의 외측면과 제 2 반도체 칩(10B)의 제 1 정렬 부재(32)의 내측면이 접촉되어, 제 2 반도체 칩(10B)이 정렬될 수 있다. 이로 인해, 제 2 반도체 칩(10B)의 제 1 정렬 부재(32) 사이에 제 1 반도체 칩(10A)의 제 2 정렬 부재(34)가 강제 끼워지는 구조일 수 있다. 제 2 반도체 칩(10B)이 정위치에 정렬됨으로써, 제 2 반도체 칩(10B)의 범프들(14)이 제 1 반도체 칩(10A)의 관통 전극들(12)과 전기적으로 연결될 수 있다. 언더필(24)은 제 2 반도체 칩(10B)과 제 1 반도체 칩(10A) 사이의 공간을 채우면서, 제 2 반도체 칩(10B)의 측벽을 덮을 수 있다. 제 1 반도체 칩(10A)의 제 2 정렬 부재(34)와 제 2 반도체 칩(10B)의 제 1 정렬 부재(32)가 서로 물리적으로 접촉됨으로써, 언더필(24)의 유동으로 인한 반도체 칩들(10A,10B)의 미스 얼라인(miss-align)을 방지할 수 있다. 또한, 공정 진행 중의 기포 발생으로 인한 반도체 칩(10)의 틸팅(tilting)을 방지할 수 있다.
도 4a 및 도 4b를 참조하면, N개의 제 1 반도체 칩들(10A,10B,10(N-1),…,10N)이 적층되어, 반도체 칩 구조물(1)이 제작될 수 있다. 따라서, 적층된 N개의 제 1 반도체 칩들(10A,10B,10(N-1), …,10N)이 서로 맞물려서 정렬될 수 있다. N개의 제 1 반도체 칩들(10A,10B,10(N-1), …,10N)이 정위치에 정렬됨으로써, 반도체 칩 구조물(1)은 전기적으로 연결될 수 있다. 일 예로, 제 N-1 반도체 칩(10(N-1))의 제 2 정렬 부재(34)의 외측면과 제 N 반도체 칩(10N)의 제 1 정렬 부재(32)의 내측면이 접촉되어, 제 N 반도체 칩(10N)이 정렬될 수 있다. 언더필(24)은 제 N 반도체 칩(10N)과 제 N-1 반도체 칩(10(N-1)) 사이의 공간을 채우면서, 제 N 반도체 칩(10N)의 측벽을 덮을 수 있다. 제 N-1 반도체 칩(10(N-1))의 제 2 정렬 부재(34)와 제 N 반도체 칩(10N)의 제 1 정렬 부재(32)가 서로 물리적으로 접촉됨으로써, 언더필(24)의 유동으로 인한 반도체 칩들(10A,10B,10(N-1),…,10N)의 미스 얼라인(miss-align)을 방지할 수 있다. 또한, 공정 진행 중의 기포 발생으로 인한 반도체 칩들(10A,10B,10(N-1),…,10N)의 틸팅(tilting)을 방지할 수 있다. 이 때, 반도체 칩 구조물(1)의 최상층에 적층된 제 N 반도체 칩(10N)은 제 1 정렬 부재(32)만을 포함하지 않을 수 있다.
도 5 내지 도 8은 도 1a 내지 도 4a, 도 1b 내지 도 4b를 이용하여 제작된 반도체 칩 구조물들을 패키징하는 과정을 개략적으로 보여주는 단면도들이다.
도 5를 참조하면, 하나의 인터포저(20) 상에는 복수 개의 반도체 칩 구조물들(1)이 형성될 수 있다. 이후, 도 6을 참조하면, 압착 부재(40)를 이용하여 압착 공정이 진행될 수 있다. 압착 부재(40)는 반도체 칩 구조물들(1)의 상부에 제공되어, 최상층에 적층된 제 N 반도체 칩(10N)의 후면(10b)을 압착할 수 있다. 압착 부재(40)는 반도체 칩 구조물들(1)에 하중을 전달하고, 열을 방출시켜 본딩 과정을 촉진할 수 있다. N층의 반도체 칩 구조물들(1)이 적층되는 공정이 진행될 때, 압착 부재(40)를 이용한 압착 공정은 선택적으로 진행될 수 있다. N층의 반도체 칩 구조물들(1)이 모두 적층된 후에 압착 공정이 진행될 수 있다. 선택적으로 N층의 반도체 칩 구조물들(1) 중 각각의 반도체 칩이 적층될 때마다 압착 공정이 진행될 수 있다. 다만, 본 발명의 일 실시예에 따른 반도체 칩 구조물들(1)은 정렬 부재(30)로 인해 반도체 칩들의 틸팅(tilting) 및 미스 얼라인(miss-align)을 방지하므로, 열압착 공정이 필수적이지 않고, 도 6과 같이 N층의 반도체 칩 구조물들(1)이 모두 적층된 후 동시에 진행될 수 있다. 또한, 동시에 리플로우(Reflow) 공정이 진행될 수 있다. 따라서, 필수적인 본딩 공정의 수가 줄어들어, 처리율(throughput)이 향상될 수 있다. 도 7을 참조하면, 반도체 칩 구조물들(1)에 대해 봉지 공정이 진행될 수 있다. 봉지재(50)는 에폭시 몰딩 컴파운드(EMC : Epoxy Molding Compound)을 포함할 수 있다. 봉지 공정이 완료되고 봉지재(50)가 경화된 후에, 도 8과 같이, 각각의 패키지로 분리시키는 다이싱 공정이 진행될 수 있다. 따라서, 반도체 패키지들이 완성될 수 있다.
도 9 및 도 10는 각각 다른 실시예에 따른 정렬 부재들을 갖는 제 1 반도체 칩(10)을 보여주는 도면들이다. 도 9 및 도 10는 각각 제 1 반도체 칩(10)의 후면(10b)에서 바라본 도면들이다. 도 9를 참조하면, 제 1 반도체 칩(10)은 제 1 정렬 부재(32a) 및 제 2 정렬 부재(34a)를 포함할 수 있다. 제 1 정렬 부재(32a) 및 제 2 정렬 부재(34a)는 주변 영역(PR) 상에 형성될 수 있다. 제 1 정렬 부재(32a)는 제 1 반도체 칩(10)의 전면(10a) 상에 형성되고, 제 2 정렬 부재(34a)는 제 1 반도체 칩(10)의 후면(10b) 상에 형성될 수 있다. 이 때, 제 1 정렬 부재들(32a) 및 제 2 정렬 부재들(34a)은 서로 이격되도록, 복수 개 제공될 수 있다. 제 1 정렬 부재들(32a) 및 제 2 정렬 부재들(34a)은 서로 이격되어, 언더필(24)의 원활한 확산을 도울 수 있다. 복수 개의 제 1 정렬 부재들(32a) 및 제 2 정렬 부재들(34a)은 서로 지그재그 형상으로, 일직선 상에서 어긋나도록 형성될 수 있다. 도 10을 참조하면, 제 1 반도체 칩(10)은 제 1 정렬 부재(32b) 및 제 2 정렬 부재(34b)를 포함할 수 있다. 제 1 정렬 부재(32b) 및 제 2 정렬 부재(34b)는 주변 영역(PR) 상에 형성될 수 있다. 이 때, 제 1 정렬 부재(32b) 및 제 2 정렬 부재(34b)는 주변 영역(PR)의 모서리측에 형성될 수 있다. 일 예로, 제 1 정렬 부재(32b) 및 제 2 정렬 부재(34b)는 주변 영역(PR)의 모서리 영역을 감싸는 형태로 형성될 수 있다. 제 1 정렬 부재(32b)는 제 1 반도체 칩(10)의 전면(10a) 상에 형성되고, 제 2 정렬 부재(34b)는 제 1 반도체 칩(10)의 후면(10b) 상에 형성될 수 있다. 제 1 정렬 부재(32b) 및 제 2 정렬 부재(34b)는 주변 영역(PR)의 일부 영역에만 형성됨으로써, 주변 영역(PR)의 면적이 감소할 수 있고, 이로 인해 공정 마진이 증가할 수 있다. 이와 달리, 정렬 부재들은 다양한 형상 및 배치를 가질 수 있다.
상술한 실시예들에서는, 인터포저(20) 상에 복수 개의 반도체 칩들(10) 적층되는 구조를 갖는 반도체 패키지를 예로 들어 설명하였다. 그러나, 반도체 패키지는 이에 국한되지 않고, 인터포저(20)는 캐리어 웨이퍼 상에 실장될 수 있다. 또한, 제 1 기판(10)은 반도체 칩(10)이 아닌 다른 다양한 반도체 소자일 수 있고, 제 2 기판(20)은 인터포저(20)가 아닌 다양한 반도체 소자를 포함할 수 있다. 또한, 정렬 부재들이 반도체 칩(10)의 양측에 각각 형성된 것을 예로 들어 설명하였으나, 이와 달리, 정렬 부재들은 반도체 칩(10)의 일측에만 형성되어도 무방하다.
또한, 상술한 실시예들에서는, 정렬 부재들이 로드(rod) 형상으로 제공되는 것을 예로 들어 설명하였으나, 정렬 부재들은 다양한 형상으로 이루어질 수 있다.
또한, 상술한 실시예에서는 웨이퍼 상에 다수의 칩이 본딩되는 D2W(Die-to-Wafer) 방식을 예로 들어 설명하였으나, 이와 달리, 다수의 칩을 웨이퍼 상태로 다른 웨이퍼와 본딩하는 W2W(Wafer-to-Wafer), 칩과 칩을 본딩하는 D2D(Die-to-Die) 방식에도 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (15)

  1. 제 1 기판을 제공하는 것;
    상기 제 1 기판 상에, 반도체 소자가 형성된 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함하는 제 2 기판을 제공하는 것;
    상기 제 1 기판과 상기 제 2 기판의 사이에 접착막을 제공하는 것; 그리고
    상기 제 1 기판 상에 상기 제 2 기판을 실장하는 것을 포함하되,
    상기 제 2 기판을 실장하는 것은, 상기 제 2 기판의 상기 주변 영역에서 돌출된 정렬 부재를 이용하여 상기 제 1 기판 상에 상기 제 2 기판을 정렬하는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 기판은, 상기 제 1 기판 상에 실장될 때 상기 제 1 기판의 상면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고,
    상기 제 2 기판을 정렬하는 것은, 상기 전면에 돌출된 제 1 정렬 부재를 이용하는 것을 포함하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 기판을 정렬하는 것은, 상기 제 1 정렬 부재와 상기 제 1 기판의 상기 상면에 돌출된 베이스 정렬 부재가 서로 접촉하여 정렬하는 것을 포함하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 정렬 부재와 상기 베이스 정렬 부재가 서로 접촉하여 정렬하는 것은, 상기 제 1 기판 상에 상기 제 2 기판이 고정되어, 상기 접착막의 유동에 의한 틸팅(tilting) 또는 미스 얼라인(miss-align)을 방지하는 것을 포함하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 기판 상에 제 3 기판을 실장하는 것을 더 포함하고,
    상기 제 3 기판을 실장하는 것은, 상기 제 2 기판의 상기 후면에 돌출된 제 2 정렬 부재를 이용하여 상기 제 3 기판을 정렬하는 것을 포함하는 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 3 기판은, 상기 제 2 기판 상에 실장될 때 상기 제 2 기판의 상기 후면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고,
    상기 제 3 기판을 정렬하는 것은, 상기 제 2 정렬 부재와 상기 제 3 기판의 상기 전면에 돌출된 제 3 정렬 부재가 서로 접촉하여 정렬하는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제 4 항에 있어서,
    상기 제 2 기판을 실장한 후, 상기 제 2 기판의 상기 후면에서 상기 제 2 기판을 압착하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 접착막은 언더필(underfill)인 반도체 패키지의 제조 방법.
  9. 제 1 기판;
    상기 제 1 기판 상에 실장되고, 반도체 소자가 형성되는 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함하는 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판의 사이를 채우는 접착막; 그리고
    상기 제 2 기판의 상기 주변 영역에서 돌출되고, 상기 제 1 기판 상에 상기 제 2 기판을 정렬시키는 정렬 부재를 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 기판은, 상기 제 1 기판 상에 실장될 때 상기 제 1 기판의 상면과 대향되는 전면 및 상기 전면과 대향되는 후면을 포함하고,
    상기 정렬 부재는 상기 전면과 상기 후면 중 적어도 하나에 제공되는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 정렬 부재는:
    상기 전면에 돌출된 제 1 정렬 부재; 및
    상기 후면에 돌출된 제 2 정렬 부재를 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 정렬 부재는, 상기 제 1 기판의 상면에 상기 제 1 정렬 부재와 대향되게 돌출되어 상기 제 1 정렬 부재와 접촉하는 베이스 정렬 부재를 더 포함하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 정렬 부재의 내측면은 상기 베이스 정렬 부재의 외측면과 접촉하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 반도체 패키지는, 상기 제 2 기판 상에 실장되고 상기 제 2 기판의 상기 후면과 대향되는 전면 및 상기 전면에 대향되는 후면을 포함하는 제 3 기판을 더 포함하되,
    상기 제 3 기판은 상기 전면에 돌출되고, 상기 제 2 정렬 부재와 접촉하여 상기 제 3 기판을 정렬하는 제 3 정렬 부재를 더 포함하는 반도체 패키지.
  15. 제 9 항에 있어서,
    상기 접착막은 언더필(underfill)인 반도체 패키지.
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