KR20120039184A - 칩 스택 장치 - Google Patents

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KR20120039184A
KR20120039184A KR1020100100741A KR20100100741A KR20120039184A KR 20120039184 A KR20120039184 A KR 20120039184A KR 1020100100741 A KR1020100100741 A KR 1020100100741A KR 20100100741 A KR20100100741 A KR 20100100741A KR 20120039184 A KR20120039184 A KR 20120039184A
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최형석
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에스케이하이닉스 주식회사
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Abstract

본 발명에 따른 칩 스택 장치는 윈도우를 갖는 기판 상에 제1 관통 전극들을 구비하며 제1 크기를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택되며 각각 상기 제1 관통 전극들과 대응되게 정렬된 제2 관통 전극들 및 상기 제2 관통 전극들 주변에 배치된 제3 관통 전극들을 구비하며 상기 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩들을 스택하기 위한 장치로써,
헤드 몸체 및 상기 헤드 몸체에 배치된 테스트 단자를 구비한 본드 헤드 유닛; 상기 헤드 몸체와 연결되며 상기 본드 헤드 유닛의 위치 운동을 제어하는 이송 유닛; 상기 본드 헤드 유닛과 마주보는 하부에 장착되며, 상기 테스트 단자와 접지되도록 상기 기판의 윈도우 내를 수직 왕복 운동하는 지지부를 갖는 히터블록; 및 상기 본드 헤드 유닛 및 히터블록에 각각 접지되는 테스트 유닛;을 포함한다.

Description

칩 스택 장치{CHIP STACK APPARATUS}
본 발명은 관통 전극들을 구비한 반도체 칩들을 스택하는 각 단계시 관통 전극들 간의 전기적 연결 특성을 모니터링하는 것이 가능하도록 설계된 칩 스택 장치에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적?전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징하는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 구분되며, 상기 스택 패키지는 금속 와이어 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
최근에는 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화의 방지 및 소형화가 가능하도록 관통 전극(through silicon via : TSV)을 이용한 스택 패키지의 구조가 제안되었다.
이러한 관통 전극을 이용한 반도체 패키지는 관통 전극과 관통 전극 간을 솔더 페이스트를 매개로 칩 스택 장치를 이용하여 스택하게 된다.
그러나, 최근에는 관통 전극의 지름이 수십 ㎛로 점점 작아지는 미세 피치화로 인해 관통 전극들을 이용하여 반도체 칩들을 스택할 경우, 반도체 칩들 간의 미스 얼라인에 따른 본딩 특성의 저하 문제가 발생하고 있다.
특히, 종래의 칩 스택 장치는 관통 전극들을 이용하여 다수개의 반도체 칩들을 모두 스택한 후에나 관통 전극들 간의 전기적 연결 특성을 테스트하는 것이 가능하기 때문에 관통 전극들 간의 전기적 불량이 발생할 경우, 스택된 모든 반도체 칩들을 폐기 처분하거나, 또는 수리 공정을 수행하는 등의 이유로 생산 수율이 급격히 저하되는 문제가 있었다.
본 발명은 관통 전극들을 구비한 반도체 칩들을 스택하는 각 단계시 관통 전극들 간의 전기적 연결 특성을 모니터링하는 것이 가능하도록 설계된 칩 스택 장치를 제공한다.
본 발명의 일 실시예에 따른 칩 스택 장치는 윈도우를 갖는 기판 상에 제1 관통 전극들을 구비하며 제1 크기를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택되며 각각 상기 제1 관통 전극들과 대응되게 정렬된 제2 관통 전극들 및 상기 제2 관통 전극들 주변에 배치된 제3 관통 전극들을 구비하며 상기 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩들을 스택하기 위한 장치로써,
헤드 몸체 및 상기 헤드 몸체에 배치된 테스트 단자를 구비한 본드 헤드 유닛; 상기 헤드 몸체와 연결되며 상기 본드 헤드 유닛의 위치 운동을 제어하는 이송 유닛; 상기 본드 헤드 유닛과 마주보는 하부에 장착되며, 상기 테스트 단자와 접지되도록 상기 기판의 윈도우 내를 수직 왕복 운동하는 지지부를 갖는 히터블록; 및 상기 본드 헤드 유닛 및 히터블록에 각각 접지되는 테스트 유닛;을 포함한다.
상기 본드 헤드 유닛의 테스트 단자는 상기 제3 관통 전극들과 대응되게 배치된 것을 특징으로 한다.
상기 제3 관통 전극들은 상기 각 제2 반도체 칩들의 가장자리에 배치되어 상기 제1 반도체 칩의 외측으로 돌출된 것을 특징으로 한다.
상기 제2 관통 전극들과 제3 관통 전극들은 동일한 직경을 갖는 것을 특징으로 한다.
상기 제2 반도체 칩들은 상기 제2 관통 전극들과 상기 제3 관통 전극들을 전기적으로 연결하는 연결 배선을 더 갖는 것을 특징으로 한다.
상기 제1 반도체 칩은 비메모리 칩을 포함하고, 상기 제2 반도체 칩은 메모리 칩을 포함하는 것을 특징으로 한다.
상기 히터블록은 몸체부; 상기 몸체부로부터 돌출되도록 형성되며 상기 윈도우 내를 수직 왕복 운동하는 상기 지지부; 및 상기 몸체부로부터 상기 지지부를 관통하도록 형성되며 상기 제3 관통 전극들과 대응되게 배치된 관통 비아;를 포함하는 것을 특징으로 한다.
본 발명은 관통 전극을 이용한 스택 패키지 제작시 각 반도체 칩들을 스택함과 동시에 바로 전기적 연결 특성을 모니터링할 수 있기 때문에 생산 수율을 향상시킬 수 있게 된다.
또한, 본 발명은 크기가 상이한 반도체 칩들을 스택할 시 오버행에 따른 칩 크랙 불량을 미연에 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 스택 장치를 나타낸 단면도이다.
도 2는 도 1의 어느 한 제2 반도체 칩을 나타낸 평면도이다.
도 3은 도 1의 본드 헤드 유닛을 나타낸 평면도이다.
도 4는 도 1의 히터블록을 나타낸 평면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 칩 스택 장치를 이용한 칩 스택 방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 칩 스택 장치 및 이를 이용한 칩 스택 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 칩 스택 장치를 나타낸 단면도이고, 도 2는 도 1의 어느 한 제2 반도체 칩을 나타낸 평면도이다. 도 3은 도 1의 본드 헤드 유닛을 나타낸 평면도이고, 도 4는 도 1의 히터블록을 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 칩 스택 장치(100)는 본드 헤드 유닛(120), 이송 유닛(130), 히터블록(140) 및 테스트 유닛(150)을 포함한다. 이러한 칩 스택 장치(100)는, 예를 들면, 윈도우(201)를 갖는 기판(200) 상에 제1 관통 전극(212)들을 구비하며 제1 크기를 갖는 제1 반도체 칩(210) 및 상기 제1 반도체 칩(210) 상에 적어도 하나 이상이 스택되며 각각 상기 제1 관통 전극(212)들과 대응되게 정렬된 제2 관통 전극(222)들 및 상기 제2 관통 전극(222)들 주변에 배치된 제3 관통 전극(224)들을 구비하며 상기 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩(220)들을 스택하기 위한 장치이다.
상기 기판(200)은 일면(200a) 및 상기 일면(200a)에 대향하는 타면(200b)을 가지며, 상기 일면(200a)에 형성된 본드핑거(202) 및 타면(200b)에 형성된 볼랜드(204)를 갖는 회로패턴(도시안함)을 구비한다.
제1 반도체 칩(210)은 제1 관통 전극(212)들을 구비하며, 제1 크기를 갖는다. 이러한 제1 반도체 칩(210)은 상면(210a) 및 상기 상면(210a)에 대향하는 하면(210b)을 가지며, 상기 상면(210a)에 배치된 제1 본딩패드(도시안함)를 더 구비할 수 있다. 이때, 상기 기판(200)과 제1 반도체 칩(210)의 전기적 연결은 제1 반도체 칩(210)의 제1 관통 전극(212)이 기판(200)의 본드핑거(202)들에 각각 접속되는 것에 의해 이루어진다. 상기 제1 반도체 칩(210)은, 예를 들면, 비메모리 칩을 포함할 수 있다.
제2 반도체 칩(220)은 제1 반도체 칩(210) 상에 적어도 하나 이상이 스택된다. 이러한 제2 반도체 칩(220)들은 제2 반도체 칩(220)들의 상면(220a) 및 하면(220b)을 각각 관통하는 제2 관통 전극(222)들 및 제3 관통 전극(224)들을 구비하며, 상기 제1 크기보다 큰 제2 크기를 갖는다. 이때, 제2 반도체 칩(220)들은 그의 상면(220a)에 배치된 제2 본딩패드(도시안함)들을 더 구비할 수 있다.
상기 제2 관통 전극(222)들은 제2 반도체 칩(220)의 중앙을 관통하도록 형성될 수 있고, 이 경우 제3 관통 전극(224)들은 제2 관통 전극(222)들의 주변, 보다 구체적으로는 제2 반도체 칩(220)의 적어도 일측 가장자리에 형성될 수 있다. 이와 같이, 상기 제3 관통 전극(224)들은 제2 반도체 칩(220)들의 가장자리에 각각 배치되어 상기 제1 반도체 칩(210)의 외측에 배치될 수 있다.
상기 제2 관통 전극(222)들과 제3 관통 전극(224)들은 동일한 직경을 가질 수 있다. 이와 다르게, 상기 제3 관통 전극(224)들은 제2 관통 전극(222)들 보다 큰 직경을 가질 수 있다.
이때, 상기 제1 반도체 칩(210)과 제2 반도체 칩(220)의 전기적 연결은 제2 반도체 칩(220)의 제2 관통 전극(222)들 상호 간 및 상기 제1 반도체 칩(210)의 제1 관통 전극(212)과 최하부 제2 반도체 칩(220)의 제2 관통 전극(222) 상호 간이 접속되는 것에 의해 이루어진다.
상기 제2 반도체 칩(220)들은, 도 2에 도시된 바와 같이, 연결 배선(226)을 더 가질 수 있다. 연결 배선(226)은 제2 관통 전극(222)들과 제3 관통 전극(224)들을 전기적으로 연결한다. 이러한 연결 배선(226)은 제2 관통 전극(222)들과 제3 관통 전극(224)들 상호 간을 일대일 대응되게 전기적으로 연결하거나, 또는 제2 관통 전극들(222)의 일부와 제3 관통 전극(224)들의 일부를 상호 전기적으로 연결할 수도 있다. 연결 배선(226)은 제2 반도체 칩(220)의 내부에 형성되거나, 또는 제2 반도체 칩(220)의 상면(220a) 및 하면(220b) 중 어느 한 면에 배치될 수 있다.
한편, 도 1을 참조하면, 본드 헤드 유닛(120)은 헤드 몸체(122) 및 상기 헤드 몸체(122)에 배치된 테스트 단자(124)를 구비하며, 평면상으로 볼 때, 플레이트 형상을 가질 수 있다. 도면으로 상세히 제시하지는 않았지만, 상기 본드 헤드 유닛(120)은 내부에 진공압이 제공되는 진공 홀(도시안함)을 구비하며, 저면에 제1 및 제2 반도체 칩(210, 220)들을 진공 흡착하기 위한 콜릿(도시안함)을 더 가질 수 있다.
상기 테스트 단자(124)는 헤드 몸체(122)에 형성되며, 상기 제2 반도체 칩(220)들의 제3 관통 전극(224)들과 대응되는 위치에 배치될 수 있다.
이송 유닛(130)은 헤드 몸체(122)와 연결되며 본드 헤드 유닛(120)의 위치 운동을 제어한다. 이러한 이송 유닛(130)은, 예를 들면, 레일 또는 유압 실린더일 수 있다.
히터블록(140)은 본드 헤드 유닛(120)과 평행하게 마주보도록 장착되며, 상기 테스트 단자(124)와 접지되고 상기 기판(200)의 윈도우(201) 내를 수직 왕복 운동한다. 이러한 히터블록(140)은 몸체부(142), 지지부(144) 및 관통 비아(146)를 포함한다.
상기 몸체부(142)는 내부에 코일(도시안함)을 구비할 수 있다. 상기 지지부(144)는 몸체부(142)로부터 돌출되도록 형성되며 윈도우(201) 내를 수직 왕복 운동한다. 상기 관통 비아(146)는 몸체부(142)로부터 지지부(144)를 관통하도록 형성되며 제3 관통 전극(224)들과 대응되게 배치된다.
테스트 유닛(150)은 본드 헤드 유닛(120) 주변에 장착되며 상기 본드 헤드 유닛(120) 및 히터블록(140)에 각각 접지된다. 예를 들어, 상기 본드 헤드 유닛(120)의 테스트 단자(124)는 테스트 유닛(150)의 (+) 단자 또는 (-) 단자에, 상기 히터블록(140)의 관통 비아(146)는 테스트 유닛(150)의 (-) 단자 또는 (+) 단자에 각각 연결될 수 있다.
일반적으로, 기판(200) 상에 제1 크기를 갖는 제1 반도체 칩(210)을 실장하고, 상기 제1 반도체 칩(210) 상에 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩(220)을 적어도 하나 이상 스택할 경우, 제2 반도체 칩(220)들의 가장자리가 제1 반도체 칩(210)의 외측으로 돌출되는 오버행의 발생으로 제1 반도체 칩(210)의 외측으로 돌출된 제2 반도체 칩(220) 부분에 가해지는 스트레스로 인해 칩 크랙 등의 불량이 발생하게 된다.
그러나, 본 실시예에 따른 칩 스택 장치(100)는 윈도우(201)를 관통하여 제2 반도체 칩(220)의 제3 관통 전극(224)들과 접지되는 히터블록(140)의 지지부(144)가 제1 반도체 칩(210)의 외측으로 돌출된 제2 반도체 칩(220)의 가장자리 부분을 지지 및 고정할 수 있으므로 칩 크랙 등과 같은 불량을 원천적으로 방지할 수 있게 된다.
지금까지 설명한 바와 같이, 전술한 칩 스택 장치는 윈도우를 갖는 기판 상에 제1 관통 전극들을 갖는 제1 반도체 칩을 실장하고, 상기 제1 반도체 칩 상에 제2 관통 전극들을 갖는 제2 반도체 칩들을 적어도 하나 이상 스택하는 각 단계에서 제1 및 제2 관통 전극 상호 간 및 상기 제2 관통 전극들 상호 간의 전기적 연결 여부를 바로 모니터링할 수 있게 된다.
즉, 본 실시예의 칩 스택 장치를 이용하여 기판 상에 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적어도 하나 이상의 제2 반도체 칩을 스택할 경우, 상기 제1 및 제2 반도체 칩들, 본드 헤드 유닛, 히터블록 및 테스트 유닛이 폐회로를 이루게 된다. 따라서, 각 스택 단계시 폐회로 내에 일정한 전류가 흐르도록 설정한 후, 특정 저항값을 기준으로 그 이상의 전류 값이 검출될 경우 본딩 불량으로 판별하는 방식으로 스택된 반도체 칩들의 제1 및 제2 관통 전극들 또는 제2 관통 전극들 상호 간의 전기적 연결 특성을 모니터링할 수 있게 된다. 그 결과, 제1 관통 전극을 구비한 제1 반도체 칩과 제2 관통 전극을 구비한 제2 반도체 칩 간의 얼라인, 또는 제2 관통 전극들을 구비한 제2 반도체 칩들 상호 간의 얼라인이 정확히 이루어진 것인가에 대한 판별이 가능하게 된다.
따라서, 본 발명은 반도체 칩들을 스택하는 각각의 단계시 관통 전극들 간의 전기적 연결 특성을 바로 모니터링할 수 있기 때문에, 반도체 칩들을 스택하는 단계시 미스 얼라인에 따른 전기적 연결 불량을 미연에 모니터링할 수 있으므로 본딩 불량에 대한 대처가 가능해지고, 이를 통해 생산 수율을 개선할 수 있게 된다. 또한, 본 발명은 크기가 상이한 반도체 칩들을 스택할 시 오버행에 따른 칩 크랙 불량을 미연에 방지할 수 있다.
이에 대해서는 이하 첨부된 도면들을 참조로 보다 구체적으로 설명하도록 한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 칩 스택 장치를 이용한 칩 스택 방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 5a를 참조하면, 칩 스택 장치(100)를 이용하여 윈도우(201)를 갖는 기판(200) 상에 제1 관통 전극(212)들을 구비하며 제1 크기를 갖는 제1 반도체 칩(210)을 실장한다. 이러한 제1 반도체 칩(210)은 칩 스택 장치(100)의 본드 헤드 유닛(120)에 흡착된 상태에서 기판(200) 상에 정렬된 후, 열 압착 공정을 수행하는 것에 의해 실장될 수 있다. 이때, 상기 칩 스택 장치(100)는 도 1 내지 도 4에 도시하고 설명한 그것과 실질적으로 동일한바, 이에 대한 중복된 설명은 생략하도록 한다.
다음으로, 상기 제1 반도체 칩(210)이 실장된 기판(200)과 이격된 상부에 제2 관통 전극(222)들 및 상기 제2 관통 전극(222)들 주변에 배치된 제3 관통 전극(224)들을 구비하고 상기 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩(220)을 흡착한 본드 헤드 유닛(120)을 배치시킨다.
도 5b를 참조하면, 상기 제1 반도체 칩(210)의 제1 관통 전극(212)들과 제2 반도체 칩(220)의 제2 관통 전극(222)들 상호 간을 정렬시킨 후, 상기 제2 반도체 칩(220)을 흡착한 본드 헤드 유닛(120)을 서서히 하강시킴과 더불어 히터블록(140)을 서서히 상승시켜 상기 본드 헤드 유닛(120)과 히터블록(140)을 기판(200)의 상면(200a) 및 하면(200b)에 각각 접촉시킨다.
다음으로, 상기 본드 헤드 유닛(120) 및 히터블록(140)을 이용한 열 압착 공정을 수행하여 제1 반도체 칩(210) 상에 제2 반도체 칩(220)을 스택한다.
이때, 상기 본드 헤드 유닛(120)의 테스트 단자(124)는 제2 반도체 칩(220)의 제3 관통 전극(224)들의 일측 단부와 연결되고, 상기 히터블록(140)의 관통비아(146)는 기판(200)에 구비된 윈도우(201)를 관통하여 상기 제3 관통 전극(224)들의 일측 단부에 대향하는 타측 단부와 연결되게 된다. 그 결과, 상기 제1 반도체 칩(210)과 제2 반도체 칩(220)은 제1 관통 전극(212), 제2 관통 전극(222), 제3 관통 전극(224) 및 연결 배선(226)을 매개로 상기 본드 헤드 유닛(120) 및 히터블록(140)에 각각 접지되어 테스트 유닛(150)과 폐회로를 이루게 된다.
다음으로, 테스트 유닛(150)으로부터 특정 저항값을 인가하여 폐회로 내에 일정한 전류가 흐르게 하여 제1 반도체 칩(210)의 제1 관통 전극(212)과 제2 반도체 칩(220)의 제2 관통 전극(222) 간의 전기적 연결을 테스트한다. 이를 통해, 제1 및 제2 반도체 칩(210, 220)들 간의 얼라인이 정확하게 이루어진 것인지, 또는 미스 얼라인이 발생한 것인지를 모니터링할 수 있게 된다.
도 5c를 참조하면, 전술한 테스트 공정을 수행한 후, 제1 및 제2 관통 전극(212, 222) 간의 전기적 연결에 이상이 없을 경우, 제2 반도체 칩(220) 상에 적어도 하나 이상의 제2 반도체 칩(220)을 추가적으로 스택하는 공정을 수행하게 된다. 이러한 제2 반도체 칩(220)을 추가 스택하는 공정은 제1 반도체 칩(210) 상에 제2 반도체 칩(220)을 스택하는 공정과 동일한 방식으로 수행된다.
이와 같은 일련의 공정을 반복 수행하여 제1 반도체 칩(210) 상에 적어도 하나 이상의 제2 반도체 칩(220)들을 스택하는 공정을 수행하여 스택 패키지를 제작할 수 있게 된다. 이때, 상기 제2 반도체 칩(220)들을 스택하는 단계마다 제1 및 제2 관통 전극들 또는 제2 관통 전극들 상호간의 전기적 연결 특성을 모니터링하는 것이 바람직하다.
지금까지 살펴본 바와 같이, 본 발명은 반도체 칩들을 스택하는 각각의 단계시 관통 전극들 간의 전기적 연결 특성을 바로 모니터링할 수 있기 때문에, 반도체 칩들 간의 전기적 연결 불량이 발생될 경우 해당 반도체 칩을 기판으로부터 떼어내는 등의 대체가 가능해지고, 이를 통해 생산 수율을 개선할 수 있게 된다. 또한, 본 발명은 크기가 상이한 반도체 칩들을 스택할 시 오버행에 따른 칩 크랙 불량을 미연에 방지할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (7)

  1. 윈도우를 갖는 기판 상에 제1 관통 전극들을 구비하며 제1 크기를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택되며 각각 상기 제1 관통 전극들과 대응되게 정렬된 제2 관통 전극들 및 상기 제2 관통 전극들 주변에 배치된 제3 관통 전극들을 구비하며 상기 제1 크기보다 큰 제2 크기를 갖는 제2 반도체 칩들을 스택하기 위한 칩 스택 장치로써,
    헤드 몸체 및 상기 헤드 몸체에 배치된 테스트 단자를 구비한 본드 헤드 유닛;
    상기 헤드 몸체와 연결되며 상기 본드 헤드 유닛의 위치 운동을 제어하는 이송 유닛;
    상기 본드 헤드 유닛과 마주보는 하부에 장착되며, 상기 테스트 단자와 접지되도록 상기 기판의 윈도우 내를 수직 왕복 운동하는 지지부를 갖는 히터블록; 및
    상기 본드 헤드 유닛 및 히터블록에 각각 접지되는 테스트 유닛;
    을 포함하는 칩 스택 장치.
  2. 제 1 항에 있어서,
    상기 본드 헤드 유닛의 테스트 단자는 상기 제3 관통 전극들과 대응되게 배치된 것을 특징으로 하는 칩 스택 장치.
  3. 제 1 항에 있어서,
    상기 제3 관통 전극들은 상기 각 제2 반도체 칩들의 가장자리에 배치되어 상기 제1 반도체 칩의 외측으로 돌출된 것을 특징으로 하는 칩 스택 장치.
  4. 제 1 항에 있어서,
    상기 제2 관통 전극들과 제3 관통 전극들은 동일한 직경을 갖는 것을 특징으로 하는 칩 스택 장치.
  5. 제 1 항에 있어서,
    상기 제2 반도체 칩들은 상기 제2 관통 전극들과 상기 제3 관통 전극들을 전기적으로 연결하는 연결 배선을 더 갖는 것을 특징으로 하는 칩 스택 장치.
  6. 제 1 항에 있어서,
    상기 제1 반도체 칩은 비메모리 칩을 포함하고, 상기 제2 반도체 칩은 메모리 칩을 포함하는 것을 특징으로 하는 칩 스택 장치.
  7. 제 1 항에 있어서,
    상기 히터블록은,
    몸체부;
    상기 몸체부로부터 돌출되도록 형성되며 상기 윈도우 내를 수직 왕복 운동하는 상기 지지부; 및
    상기 몸체부로부터 상기 지지부를 관통하도록 형성되며 상기 제3 관통 전극들과 대응되게 배치된 관통 비아;
    를 포함하는 것을 특징으로 하는 칩 스택 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222873B2 (en) 2019-12-13 2022-01-11 Samsung Electronics Co., Ltd. Semiconductor packages including stacked substrates and penetration electrodes
US11621250B2 (en) 2019-12-13 2023-04-04 Samsung Electronics Co., Ltd. Semiconductor packages
US11935873B2 (en) 2019-12-13 2024-03-19 Samsung Electronics Co., Ltd. Methods of inspection of semiconductor packages including measurement of alignment accuracy among semiconductor chips

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