JP2010532923A - 多層基板及びその製造方法 - Google Patents

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Abstract

本発明の多層基板は、表面誘電層４０４及び少なくとも一つのパッド層４０２を含む。表面誘電層４０４は多層基板の一つの表層に設けられ、パッド層４０２は表面誘電層４０４に埋め込まれ、表面誘電層４０４とパッド層４０２は本発明の多層基板を形成する。本発明の製造方法は、平坦なキャリアの表面に少なくとも一つのパッド層４０２を形成し、またパッド層４０２を覆う表面誘電層４０４を形成して、パッド層４０２が表面誘電層４０４に埋め込まれるようにする。多層基板をキャリアの表面から分離すると、表面誘電層４０４とパッド層４０２は表面の平坦な多層基板を形成する。

Description

本発明は、多層基板及びその製造方法に関し、特に平坦な多層基板及びその製造方法に関する。
近年、いかなる電子製品の小型化も必然的な傾向であり、半導体製造工程寸法の不断の小型化に伴い、後段パッケージに関する技術も必然的に小型化の方向へ進む必要がある。従って、近年、集積回路の集積度が不断に向上する時、集積度が高い多層基板を使用してチップ又は素子に対してパッケージをして、高密度システムに組み込むことも必然な傾向である。
図１を参照すると、従来の技術における多層基板の簡単な概略図である。いわゆる多層基板の表面は、即ち、後続にチップ又は素子とパッケージを行うために用いられる表面であり、多層基板はパッド層１０２と、表面誘電層１０４と、はんだマスク層１０６とを含む。パッド層１０２の下側はそれと電気的に接続した金属ライン層１０８である。従来の技術はたいていラミネート法、ビルドアップ法などによって多層基板の数層のライン層と数層の誘電層(未図示)を製造する。しかし、表面誘電層１０４の厚さはパッド層１０２、金属ライン層１０８の厚さに比べてかなり大きくなる。例えば、一般的に従来の多層基板のパッド層１０２、金属ライン層１０８の厚さが僅かな約数μmから約数十μmでも、表面誘電層１０４の厚さは約数十μmから約２００μmになる。従って、パッド層１０２下側に金属ライン層１０８が存在するために、ラミネート法でも又はビルドアップ法でも多層基板を製造する時は、固定した厚さの誘電層材料で表面誘電層１０４を製造するため、多層基板の表面にパッド層１０２を形成する時、必然的に図１に示すように表面の不平坦を生み出すが、上記表面誘電層１０４のように厚さが約数十μmから約２００μmであれば、下側金属ライン層１０８の厚さは約数μmから約数十μmである。誘電層の厚さは金属層よりずっと厚くて、ラミネート法又はビルドアップ法の工程中で、プロセスパラメータの調整を利用して誘電層を少し変形するようにして、表面の不平坦を補償して適切な範囲に入るようにする。
しかしながら、集積回路の集積度が不断に向上するため、体積縮小と電気的特性の検討に基づいて、パッド層１０２と、金属ライン層１０８と、表面誘電層１０４との厚さも伴って減小する。信号の伝送を維持するための電気的特性から検討すると、パッド層１０２、金属ライン層１０８の厚さの減小の幅には制限があるが、表面誘電層１０４の厚さは大幅に減小することができて、当即に業界では更に厚さが約１０μmに達する表面誘電層１０４の製造を試している。例えば、上記表面誘電層１０４の厚さは約１０μmであり、下側の金属ライン層１０８の厚さは約数μmから約１０μmである。表面誘電層１０４の厚さと金属ライン層１０８の厚さとの寸法が近づいて同じくらいになると、誘電層１０４を変形する上記手段は、表面の不平坦に対しての補償が足らなくなり、必然的に、さらに多層基板の表面の不平坦の問題が目立ってくる。
図２は、従来の技術における、フリップチップ(Flip Chip)工程によってチップに対してパッケージを行うことを例とする簡単な概略図である。従来の技術によって製造した多層基板は、誘電層１０３と、対応する金属ライン層１０７-１、１０７-２と、表面誘電層１０４と、対応する金属ライン層１０８-１、１０８-２、１０８-３とを備える。且つ多層基板は金属ライン層１０８-１、１０８-２、１０８-３の上にパッド層１０２-１、１０２-２、１０２-３を備える。
図２に示すように、従来のパッケージ技術はフリップチップ(Flip Chip)実装の技術を主流とするが、フリップチップ実装は、チップ１１０の表面を下側に向かうようにして、金属バンプ１２０-１、１２０-２、１２０-３を通してチップ表面の接点１１２-１、１１２-２、１１２-３と多層基板のパッド層１０２-１、１０２-２、１０２-３とを結合接続する技術である。また、多層基板パッド層１０２-１、１０２-２、１０２-３とチップ表面の接点１１２-１、１１２-２、１１２-３ (電極)との間は、必然的に一対一にマッチし、且つ極めて正確に結合しなければならない。このフリップチップ実装は、まず前記多層基板を事前にパッケージブロックに固定し、チップの上のバンプ１２０-１、１２０-２、１２０-３ (bump)と多層基板のパッド層１０２-１、１０２-２、１０２-３との位置を合わせた後、また熱圧方式でフリップチップを行う。しかしながら、必然的にチップ表面の接点１１２-１、１１２-２、１１２-３のバンプ１２０-１、１２０-２、１２０-３が全部パッド層１０２-１、１０２-２、１０２-３に合わせられ、且つそれと結合(Bonding)すると、フリップチップが成功したと見える。しかし多層基板の表面は、回路設計の都合で、金属ライン層１０８-１、１０８-３の下側は金属ライン層１０７-１、１０７-２を備えるが、金属ライン層１０８-２の下側には対応する金属層がなくて、パッド層１０２-２高さは他のパッド層１０２-１、１０２-３の高さより低くて、上記フリップチップを行う時、バンプ１２０-２がパッド層１０２-２とチップ表面の接点１１２-２とを接続できないことを引き起こす。
なお、フリップチップだけでなく、他の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ（BGA）パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においても、たとえ一つの金属バンプがパッド層とチップ又は素子の表面の接点とを接続できなかったら、パッケージは失敗になる。従って、多層基板の表面において、チップ１１０表面又は素子の表面の平坦性の要求は以前よりさらに高い。
一般なフリップチップでバンプの高さ(bump Height)が１００μmであるバンプを使用する場合、参考用の高さの許容誤差値は大略±１０μm前後である。しかし、集積回路の集積度が向上するため、単位面積あたりのパッド層密度も向上し、バンプ高さ(bump Height)はさらに縮小して、高さの許容誤差値も当然にさらに小さくなる。従って、一層に多層基板の表面の平坦性(即ち、パッド層と誘電層との共平面性)、又は任意のパッド層自身の平坦性に対しての要求はさらに高くなる。一般に業界で製造する金属ライン層の厚さは概ね数十μmであり、更には数μmほど小さくて、従って多層基板の表面の平坦化が有效でなかったら、フリップチップの良率と信頼度にひどく影響する。
従って、表面の平坦な多層基板を製造することができたら、上記フリップチップ又は他の高密度で多接点なパッケージにおいては、パッケージの信頼度を向上することができる。且つ更にバンプ高さ(bump height)を一層縮小することができて、さらに全体パッケージの密度の向上に有利である。
本発明の主な目的は、パッケージに用する多層基板のパッド層と誘電層の平坦度を改善することができ、パッケージの良率と信頼度を向上して、全体パッケージの密度をさらに向上する多層基板及びその製造方法を提供することを課題とする。
本発明の上記目的を達成するために、本発明の多層基板は表面誘電層及び少なくとも一つのパッド層を含む。表面誘電層は多層基板の一つの表層に設けられ、パッド層は表面誘電層に埋め込まれ、表面誘電層とパッド層とは多層基板を形成する。
本発明の多層基板は、パッド層の側面と表面誘電層とが密接に接合し、且つ、パッド層の一つの表面と表面誘電層の表面とは一つの共通面を備えて、パッケージブロックに固定された多層基板のパッド層と表面誘電層の平坦度を良好にする。素子の表面とパッケージするために使用する時には、パッケージの良率と信頼度を向上する。
本発明の上記目的を達成するために、本発明における多層基板の製造方法は平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、パッド層を覆う表面誘電層を形成して、パッド層が表面誘電層に埋め込まれるようにするステップと、表面誘電層及びパッド層をキャリアの表面から分離し、表面誘電層とパッド層が平坦な多層基板を形成するステップとを含む。
この平坦な多層基板を形成して、素子の表面とパッケージ、即ち、多層基板のパッド層とパッケージ素子の表面との一つの接点に対してパッケージするために使用するが、その中の前記素子はチップで、前記パッケージの型式はフリップチップ実装であることが好ましい。
従来の技術に比べ、本発明は平坦なキャリアの表面を利用して、パッド層及び表面誘電層を形成して、パッド層が表面誘電層に埋め込まれて、一つの共通面を備えるため、本発明の多層基板表面の平坦性を向上する。集積回路の集積度の向上に伴って、バンプピッチ(bump pitch)は必然的に縮小し、バンプ高さ(bump height)も伴って縮小する必要がある。従って本発明の多層基板は後続するフリップチップ実装又は他の高密度で多接点なパッケージの時に、バンプ高さ(bump height)がさらに小さいバンプを使用することができ、同時に本発明の多層基板の表面平坦性のために、パッケージの時の多層基板とチップ又は素子の表面との間の平行距離の一致を確保することができて、パッケージの信頼度を向上し、さらに全体パッケージの密度を一層向上する。
従来の技術における多層基板の簡単な概略図である。 従来の技術における、フリップチップ(Flip Chip)工程によってチップに対してパッケージを行うことを例とする簡単な概略図である。 本発明における多層基板の表面の簡単な概略図である。 本発明における表面の平坦な多層基板を製造する方法フローチャートである。 本発明における表面の平坦な多層基板を利用して、フリップチップ(Flip Chip)プロセスを行う簡単な概略図である。
図３は、本発明における多層基板の表面の簡単な概略図である。本発明の多層基板は少なくとも一つのパッド層３０２及び一つの表面誘電層３０４を含む。且つ、多層基板はさらにはんだマスク層３０６を含むことができる。パッド層３０２の下側は多層基板の金属ライン層３０８である。本発明のパッド層３０２は表面誘電層３０４に埋め込まれ、且つパッド層３０２の側面と表面誘電層３０４とが密接に接合して、両者の間の付着強度を強める。また、パッド層３０２の表面と表面誘電層３０４の表面とは一つの共通面を備え、本発明の多層基板の表面の平坦性を高め、そのため、パッド層３０２の表面と表面誘電層３０４の表面との間に段差がない。
次いで、図４Aから図４Cは、本発明における表面の平坦な多層基板を製造する方法フローチャートである。先ず、図４Aは、本発明の製造方法において、平坦なキャリア４００の表面にまずはんだマスク層４０１を形成した後に、パッド層４０２を含む複数のパッド層を形成することを示す。例えば、表面の平坦度がよいシリコンウェハをこのキャリア４００として、塗布方式ではんだマスク層４０１を形成し、エッチング、電鋳又はリトグラフィーなどの方式ではんだマスク層４０１の表面にパッド層４０２を形成することができる。図４Bは、パッド層４０２などを形成した後に、パッド層４０２などを覆う表面誘電層４０４を形成して、パッド層４０２などが表面誘電層４０４に埋め込まれるようにすることを示す。さらに多層基板の設計の必要によって、表面誘電層４０４を形成した後、金属ライン層の予定位置で表面誘電層４０４を開孔することができ、図３のように金属ライン層３０８、及び更に多くの誘電層と、金属ライン層など(図４Bは、多層基板を製造する部分だけを示す) を形成して、多層基板の内部線路構造を完成する。図４Cは、はんだマスク層４０１をキャリア４００の表面から分離して、上下に反転した後、またパッド層４０２などの位置ではんだマスク層４０１を開孔し、又は、はんだマスク層４０１は、表面誘電層４０４と埋め込まれたパッド層４０２等とがキャリア４００表面から剥離して、上下に反転した後に、またパッド層４０２及び表面誘電層４０４の表面に形成することもできることを示す。それで、はんだマスク層４０１と、パッド層４０２などと、表面誘電層４０４とが本発明の多層基板を構成する。本発明の多層基板をキャリア４００の表面から分離する方法は、例えば、犠牲層法または基板表面の付着強度減少法等が好ましい。
従来のラミネート方式の技術と違う多層基板の製造方法は、後続するフリップチップ又は他の高密度で多接点なパッケージの信頼度を向上するように、全体パッケージの密度を向上し、多層基板は必然的に相当な平坦度を備える必要があるが、しかしながら、従来の技術はラミネート法、ビルドアップ法を使用して多層基板を製造して、多層基板の表面構造は必然的に下層の金属ライン層の影響を受けて表層に起伏を生成する。しかし、本発明は表面の平坦度がよいキャリア４００を利用して、パッド層４０２を表面誘電層４０４の内に埋め込んで、平坦な表層を備えた多層基板の表面構造を製造し、ICパッケージの集積度が不断に向上しても、体積の縮小と電気的特性の検討によれば、多層基板の誘電層４０４の厚さは伴って減らすことになり、本発明によって製造する多層基板はやはり表面の平坦度がよい表面構造を備える。従って、後続するフリップチップ又は他の高密度で多接点なパッケージを行う時、パッケージの良率と信頼度をさらに向上することができる。
図５を参照すると、本発明における表面の平坦な多層基板を利用して、フリップチップ(Flip Chip)プロセスを行うことを例とする簡単な概略図を図示する。フリップチップはパッド層４０２と表面誘電層４０４とを備えた多層基板を表面(はんだマスク層４０１を備えた面)が上側に向うようにしてパッケージブロックに固定放置する(未図示)。その後、チップ４１０の表面を下側に向けて、図面に示すようにバンプ４２０等をパッド層４０２等の位置に合わせた後、熱圧方式で結合(Bonding)すると、フリップチップを完成することができる。
本発明の長所は、表面の平坦度がよいキャリア４００を利用して多層基板を製造するため、図２に示す従来の技術によって製造する多層基板に比べ、平坦度の高い表面を備え、フリップチップ又は他の型式の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ(BGA)パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においては、集積回路の集積度の向上に従って、バンプ４２０のピッチ(bump pitch)が必然的に縮小するため、バンプ４２０の高さ(bump height)もこれに伴って縮小する必要がある。本発明の多層基板を使用すれば、バンプ高さ(bump height)がさらに小さいバンプ４２０を使用することができ、同時に本発明の多層基板の平坦性のために、パッケージの時の多層基板の表面と素子又はチップ４１０表面との間の平行距離の一致を確保することができ、パッケージプロセスの時、バンプ４２０などがあらゆるパッド層４０２と素子又はチップ表面の電極(接点)４１２とを旨く接続することを確保して、パッケージの信頼度を向上し、更に全体パッケージの密度を一層向上することができる。
１０２、１０２-１、１０２-２、１０２-３、３０２、４０２： パッド層
１０４、３０４： 表面誘電層
１０６、３０６、４０１： はんだマスク層
１０３： 誘電層
１０７-１、１０７-２、１０８、１０８-１、１０８-２、１０８-３： 金属ライン層
１１０、４１０： チップ
１２０-１、１２０-２、１２０-３： 金属バンプ
１１２-１、１１２-２、１１２-３： 接点
４００： キャリア
４０４： 表面誘電層
３０８： 金属ライン層
４２０： バンプ
４１２： 電極

Claims (17)

  1. 多層基板であって、
    表面誘電層及び少なくとも一つのパッド層を含み、表面誘電層は前記多層基板の一つの表層に設けられ、前記パッド層は少なくとも一つの表面及び前記表面と隣接する少なくとも一つの側面を備え、且つ前記パッド層は前記表面誘電層に埋め込まれ、前記表面誘電層及び前記パッド層は共に前記多層基板を形成することを特徴とする多層基板。
  2. 前記パッド層の側面は前記表面誘電層と密接に接合することを特徴とする請求項１に記載の多層基板。
  3. 前記パッド層の表面は、前記表面誘電層の表面と一つの共通面を備えることを特徴とする請求項１に記載の多層基板。
  4. 前記共通面は前記多層基板が平坦な表層を備えるようにして、素子の表面をパッケージするために用いられることを特徴とする請求項３に記載の多層基板。
  5. 前記素子はチップであることを特徴とする請求項４に記載の多層基板。
  6. 前記パッケージはフリップチップ実装であることを特徴とする請求項４に記載の多層基板。
  7. 前記パッド層の表面と前記表面誘電層の表面との間には段差がないことを特徴とする請求項１に記載の多層基板。
  8. 前記パッド層と前記表面誘電層とを備えた前記表層に位置するはんだマスク層をさらに含み、前記はんだマスク層には前記パッド層と対応する開孔を備えることを特徴とする請求項１に記載の多層基板。
  9. 多層基板の製造方法であって、
    平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、
    前記パッド層を覆う表面誘電層を形成して、前記パッド層が前記表面誘電層に埋め込まれるようにして、前記多層基板を形成するステップと、
    前記多層基板を前記キャリアの表面から分離するステップとを含むことを特徴とする多層基板の製造方法。
  10. 前記パッド層を覆う表面誘電層を形成するステップは、前記パッド層の側面と前記表面誘電層とを密接に接合することを特徴とする請求項９に記載の方法。
  11. 前記パッド層を覆う前記表面誘電層を形成するステップは、前記キャリアの表面に接触する前記パッド層の表面と前記表面誘電層の表面とが一つの共通面を備えるようにすることを特徴とする請求項９に記載の方法。
  12. 前記パッド層を形成するステップの前に、前記キャリアの表面にはんだマスク層を形成するステップをさらに含んで、前記多層基板が前記はんだマスク層をさらに含むことを特徴とする請求項９に記載の方法。
  13. 前記多層基板を前記キャリアの表面から分離するステップは、前記はんだマスク層を前記キャリアの表面から分離することを特徴とする請求項１２に記載の方法。
  14. 前記はんだマスク層を前記キャリアの表面から分離するステップの後に、前記パッド層の位置で前記はんだマスク層を開孔するステップをさらに含むことを特徴とする請求項１３に記載の方法。
  15. 前記多層基板を前記基板の表面から分離するステップの後に、前記多層基板の表面にはんだマスク層を形成するステップをさらに含むことを特徴とする請求項９に記載の方法。
  16. 前記多層基板を前記基板の表面から分離するステップの後に、前記多層基板の前記パッド層と素子の表面の接点に対してパッケージするステップをさらに含むことを特徴とする請求項９に記載の方法。
  17. 前記パッケージはフリップチップ実装であることを特徴とする請求項１６に記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536850B2 (en) 2013-03-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package having substrate with embedded metal trace overlapped by landing pad
US11502010B2 (en) 2016-10-01 2022-11-15 Intel Corporation Module installation on printed circuit boards with embedded trace technology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243990A (ja) * 2004-02-27 2005-09-08 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2006049819A (ja) * 2004-07-07 2006-02-16 Nec Corp 半導体搭載用配線基板、その製造方法、及び半導体パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0723387A1 (en) * 1995-01-19 1996-07-24 Digital Equipment Corporation Soldermask gasketing of printed wiring board surface mount pads
US6801438B1 (en) * 2000-10-24 2004-10-05 Touch Future Technolocy Ltd. Electrical circuit and method of formation
CN1221027C (zh) * 2001-05-21 2005-09-28 矽品精密工业股份有限公司 具有散热结构的半导体封装件
US6759275B1 (en) * 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
JP3925283B2 (ja) * 2002-04-16 2007-06-06 セイコーエプソン株式会社 電子デバイスの製造方法、電子機器の製造方法
CN1180461C (zh) * 2002-10-23 2004-12-15 威盛电子股份有限公司 复合高密度构装基板与其形成方法
JP4445777B2 (ja) * 2004-02-27 2010-04-07 日本特殊陶業株式会社 配線基板、及び配線基板の製造方法
JP4565861B2 (ja) * 2004-02-27 2010-10-20 日本特殊陶業株式会社 配線基板の製造方法
JP2005347308A (ja) * 2004-05-31 2005-12-15 Sony Chem Corp 多層配線基板の製造方法
JP4332162B2 (ja) * 2006-04-03 2009-09-16 富士通株式会社 配線基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243990A (ja) * 2004-02-27 2005-09-08 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2006049819A (ja) * 2004-07-07 2006-02-16 Nec Corp 半導体搭載用配線基板、その製造方法、及び半導体パッケージ

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