KR101314544B1 - 다층기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 평탄한 다층기판 및 그 제조방법을 제공한다. 본 발명의 다층기판은 표면유전층 및 적어도 하나의 패드층을 포함한다. 표면유전층은 다층기판의 한 표층에 위치하고, 패드층은 표면유전층에 매립되며, 표면유전층과 패드층은 본 발명의 다층기판을 형성한다. 본 발명의 제조방법은, 평탄한 캐리어 표면에 적어도 하나의 패드층을 형성하고, 다시 패드층을 덮는 표면유전층을 형성하여, 패드층이 표면유전층에 매립되도록 한다. 다층기판을 캐리어의 표면에서 분리하면, 표면유전층과 패드층은 곧 표면이 평탄한 다층기판을 형성한다.

Description

다층기판 및 그 제조방법{Multi-Layer Baseboard and Manufacturing Method Thereof}
본 발명은 다층기판 및 그 제조방법에 관한 것으로서, 특히 평탄한 다층기판 및 그 제조방법에 관한 것이다.
현재 모든 유형의 전자제품의 소형화는 필연적인 추세이며, 반도체 웨이퍼 프로세스 사이즈의 부단한 축소에 따라, 패키지에 관한 기술도 필연적으로 소형화로 발전해야 한다. 따라서, 집적회로의 집적도가 부단히 높아짐에 따라, 집적도가 높은 다층기판을 사용하여 칩 또는 모듈에 대하여 패키징하여 고밀도 시스템으로 정합하는 것도 필연적인 추세가 되었다.
도 1을 참조하면, 종래기술에 따른 다층기판의 개략도이다. 다층기판의 표면은 소자나 전자부품과 접속하는 표면이며, 패드층(102), 표면유전층(104), 및 솔더 마스크층(106)을 포함한다. 패드층(102)의 아래측에는 그와 전기적으로 연결된 금속라인층(108)이 있다. 종래기술은 대부분 라미네이트법, 빌드업법 등을 이용하여 다층기판의 복수층의 라인층과 복수층의 유전층(미도시)을 제조한다. 그러나, 표면유전층(104)의 두께는 패드층(102), 금속라인층(108)의 두께에 비하여 훨씬 두껍고, 예를 들면, 현재 일반적인 다층기판의 패드층(102), 금속라인층(108)의 두께는 약 수 μm 내지 수십 μm 전후밖에 안되지만, 표면유전층(104)의 두께는 약 수십 μm 내지 200 μm 전후에 달한다. 따라서, 패드층(102) 아래측에 금속라인층(108)이 존재하기 때문에, 라미네이트법이든지 또는 빌드업법이든지 다층기판을 제조할 때에는, 고정된 두께의 유전층재료로 표면유전층(104)을 제조하므로, 다층기판의 표면에 패드층(102)을 형성할 때, 필연적으로 도 1에 도시한 바와 같은 표면의 불평탄함을 초래하는데, 표면유전층(104)과 같은 경우 두께는 수십 μm 내지 200 μm 전후이고, 아래측 금속라인층(108)의 두께는 약 수 μm 내지 수십 μm 전후에 달한다. 유전층의 두께는 금속층보다 훨씬 두껍고, 라미네이트법 또는 빌드업법의 프로세스에서, 프로세스 변수를 조절하는 것을 이용하여 유전층을 약간 변화시켜 표면의 불평탄함을 허용범위 안에 들어오도록 보상할 수 있다.
하지만, 집적회로의 집적도가 부단히 증가함으로 인하여, 체적의 축소와 전기적 특성을 고려하여, 패드층(102), 금속라인층(108) 및 표면유전층(104)의 두께도 따라서 작아진다. 신호의 전송을 유지하기 위한 전기적 특성을 고려하여, 패드층(102), 금속라인층(108)의 두께의 감소의 폭은 제한되어 있지만, 표면유전층(104)의 두께는 대폭 감소할 수 있어, 현재 업계에서는 두께가 10 μm 전후에 달하는 표면유전층(104)의 제조를 시도하고 있다. 상기 표면유전층(104)과 같은 경우의 두께는 약 10 μm이고, 아래측 금속라인층(108)의 두께는 약 수μm 내지 10 μm 전후가 된다. 표면유전층(104)의 두께와 금속라인층(108)의 두께가 비슷하면, 유전층(104)을 변형시키는 수단은 표면의 불평탄함을 보상하기에는 부족하므로, 필연적으로 다층기판의 표면의 불평탄한 문제가 더 두드러진다.
도 2는 종래기술에 따라 플립 칩(Flip Chip) 프로세스에 의하여 칩에 대하여 패키징하는 것을 예로 든 개략도다. 종래기술에 따라서 제조한 다층기판은, 유전층(103) 및 대응하는 금속라인층(107-1, 107-2)과, 표면유전층(104) 및 대응하는 금속라인층(108-1, 108-2, 108-3)을 구비한다. 동시에 다층기판은 패드층(102-1, 102-2, 102-3)을 구비한다.
도 2에 도시한 바와 같이, 현재의 패키지 기술은 플립 칩 기술을 주류로 하는데, 플립 칩 기술은 칩(110)의 표면을 아래로 향하게 한 후, 금속 범프(120-1, 120-2, 120-3)를 통하여 칩 표면의 접점(112-1, 112-2, 112-3)과 다층기판의 패드층(102-1, 102-2, 102-3)을 결합 접속시키는 기술이다. 또한, 패드층(102-1, 102-2, 102-3)과 칩 표면의 접점(112-1, 112-2, 112-3) 전극과의 사이는, 반드시 일대일로 매칭함과 동시에 반드시 극히 정확하게 결합하여야 한다. 이러한 플립 칩 기술은, 우선 다층기판을 사전에 패키징 도구에 고정하고, 칩의 우측의 범프(120-1, 120-2, 120-3)와 다층기판의 패드층(102-1, 102-2, 102-3)의 위치를 맞춘 후, 다시 핫프레싱 방식으로 플립 칩을 진행한다. 그러나, 반드시 칩 표면의 접점(112-1, 112-2, 112-3)의 범프(120-1, 120-2, 120-3)를 모두 패드층(102-1, 102-2, 102-3)에 맞추고 그것과 결합(Bonding)해야만 플립 칩이 성공했다고 볼 수 있다. 그러나 다층기판의 표면은, 회로 설계상의 원인으로 인하여, 금속라인층(108-1, 108-3)의 아래에는 금속라인층(107-1, 107-2)을 구비하지만, 금속라인층(108-2)의 아래에는 대응하는 금속층이 없어서, 패드층(102-2) 높이는 다른 패드층(102-1, 102-3)의 높이보다 낮게 되는데, 이로 인하여, 플립 칩을 진행할 때 범프(120-2)가 패드층(102-2)과 칩 표면의 접점(112-2) 사이를 접속하지 못하는 문제를 초래할 수 있다.
하지만, 플립 칩뿐만 아니라, 기타 고밀도 다접점 패키지, 예를 들면, 볼 그리드 배열(BGA), 랜드 그리드 배열(LGA), 및 웨이퍼 레벨 패키지(CSP)에 있어서도, 하나의 금속범프라도 패드층과 칩 또는 모듈표면의 접점과 제대로 접속하지 못하면, 패키징은 실패하게 된다. 따라서, 다층기판의 표면에 있어서, 칩(110) 표면 또는 모듈 표면의 평탄성에 대한 요구는 예전보다 높아졌다.
일반적인 플립 칩은 범프의 높이(bump height)가 예를 들어 100 μm인 범프를 사용하는데, 참고로 높이의 허용 오차치는 약 ±10 μm이다. 그러나 집적회로의 집적도의 향상으로 인하여, 단위면적에 해당하는 패드층 밀도는 증가하고, 범프 높이도 더한층 낮아지며, 높이의 허용 오차치도 필연적으로 더 작아진다. 따라서, 다층기판의 표면의 평탄성, 즉, 패드층과 유전층의 공면성(coplanarity), 또는 임의의 패드층 자체의 평탄성에 대한 요구가 더 강해진다. 일반적으로 업계에서 제조하는 금속라인층의 두께는 대부분이 수십 μm이고, 나아가 수 μm만큼 작아질 수 있어, 다층기판의 표면의 평탄화를 적절하게 실현하지 못하면, 플립 칩의 수율과 신뢰도에 크게 영향을 미친다.
따라서, 표면이 평탄한 다층기판을 제조할 수 있으면, 플립 칩 또는 기타 고밀도 다접점 패키지에 있어서, 패키지의 신뢰도를 향상시킬 수 있다. 동시에 범프의 높이를 더한층 축소시킬 수 있어서, 전체 패키지의 밀도를 향상시키는 데 더욱 유리하다.
본 발명의 주 목적은, 패키지에 사용하는 다층기판의 패드층과 유전층의 평탄도를 개선할 수 있으며, 패키지의 수율과 신뢰도를 향상시켜, 전체 패키지의 밀도를 진일보시키는 다층기판 및 그 제조방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다수의 금속층과 다수의 내부유전층을 갖추고, 금속층들이 내부유전층의 내부 위치에 배치되어 내부유전층의 각 표면에는 기복이 있고 굴곡이 있는 다층기판에 있어서, 표면유전층 및 적어도 하나의 패드층을 포함한다. 표면유전층은 다층기판의 한 표층에 위치하고, 패드층은 표면유전층에 매립되며, 표면유전층과 패드층은 다층기판을 형성한다.
본 발명의 다층기판은, 패드층의 측면과 표면유전층이 긴밀하게 결합되고, 동시에, 패드층의 표면과 표면유전층의 표면은 공면을 구비하여, 패키징 도구에 고정된 다층기판의 패드층과 표면유전층의 평탄도를 양호하게 한다. 다층기판이 칩 디바이스와 연결되는 경우에는, 패키지의 수율과 신뢰도를 향상시킨다.
본 발명의 이러한 목적을 달성하기 위하여, 본 발명에 따른 다층기판의 제조방법은 아래와 같은 단계를 포함한다. 평탄한 캐리어의 표면에 적어도 하나의 패드층을 형성하는 단계, 패드층을 덮는 표면유전층을 형성하여, 패드층이 표면유전층에 매립되도록 하는 단계, 및 표면유전층 및 패드층을 캐리어의 표면에서 분리하고, 표면유전층과 패드층이 평탄한 다층기판을 형성하는 단계를 포함한다.
이 평탄한 다층기판을 형성하여, 모듈의 표면과 패키징하는 것, 즉 다층기판의 패드층과 패키지모듈의 표면과의 한 접점에 대하여 패키징하는 것에 사용하는데, 그 중에서 모듈은 칩이고, 패키지의 방식은 플립 칩인 것이 바람직하다. 본 발명은 평탄한 캐리어의 표면을 이용하여, 패드층 및 표면유전층을 형성하여, 패드층이 표면유전층에 매립되도록 하고, 한 공면을 구비하여, 본 발명의 다층기판 표면의 평탄성을 향상시킨다. 집적회로의 집적도의 향상에 따라, 범프 피치(bump pitch)는 필연적으로 축소되어, 범프 높이도 따라서 축소시켜야 한다. 따라서 본 발명의 다층기판은 후속하는 플립 칩 또는 기타 고밀도 다접점의 패키지를 하는 경우에, 범프 높이가 더 작은 범프를 사용할 수 있음과 동시에 본 발명의 다층기판의 표면 평탄성으로 인하여, 패키징할 때의 다층기판과 칩 또는 모듈표면 사이의 평행거리를 일치하도록 확보할 수 있어서, 패키지의 신뢰도를 향상시키고, 전체 패키지의 밀도를 더 한층 향상시킨다.
도 1은 종래기술에 따른 다층기판의 개략도,
도 2는 종래기술에 따라, 플립 칩 프로세스에 의하여 칩에 대하여 패키징하는 것을 예로 든 개략도,
도 3은 본 발명에 따른 다층기판의 표면의 개략도,　
도 4a 내지 도 4c는 본 발명에 따른 표면이 평탄한 다층기판을 제조하는 방법의 흐름도,　
도 5는 본 발명에 따른 표면이 평탄한 다층기판을 이용하여 플립 칩 프로세스를 진행하는 개략도이다.
도 3을 참조하면, 본 발명에 따른 다층기판의 표면의 개략도이다. 본 발명의 다층기판은 적어도 하나의 패드층(302) 및 하나의 표면유전층(304)을 포함한다. 또한, 다층기판은 솔더 마스크층(306)을 더 포함할 수 있다. 패드층(302)의 아래측은 다층기판의 금속라인층(308)이다. 본 발명의 패드층(302)은 표면유전층(304)에 매립되며, 동시에 패드층(302)의 측면과 표면유전층(304)은 긴밀히 결합하여, 양자 간의 부착강도를 강화시킨다. 또한, 패드층(302)의 표면과 표면유전층(304) 표면에는 공면을 구비하여, 본 발명의 다층기판의 표면의 평탄성을 높이게 되는데, 즉 패드층(302)의 표면과 표면유전층(304)의 표면 사이에 단차가 없다.
도 4a 내지 도 4c를 참조하면, 본 발명에 따른 표면이 평탄한 다층기판을 제조하는 방법의 흐름도이다. 우선, 도 4a는, 본 발명의 제조방법에 따라, 평탄한 캐리어(400)의 표면에 먼저 솔더 마스크층(401)을 형성한 후에, 패드층(402)을 포함하는 복수개의 패드층을 형성하는 것을 나타낸다. 예를 들면, 표면 평탄도가 양호한 실리콘 웨이퍼를 캐리어(400)로 하고, 도포방식으로 솔더 마스크층(401)을 형성하며, 에칭, 일렉트로포밍 또는 석판인쇄 등 방식으로 솔더 마스크층(401) 표면에 패드층(402)을 형성할 수 있다. 도 4b는 패드층(402) 등을 형성한 후에, 패드층(402) 등을 덮는 표면유전층(404)을 형성하여 패드층(402) 등이 표면유전층(404)에 매립되도록 하는 것을 나타낸다. 다층기판의 설계의 필요에 따라 표면유전층(404)을 형성한 후에, 금속라인층의 예정 위치에서 표면유전층(404)을 개구(開口)할 수가 있으며, 도 3에 도시한 금속라인층(308) 및 더 많은 유전층과 금속라인층 등(도 4b에서는 다층기판을 제조하는 부분만 나타낸다)을 형성하여, 다층기판의 내부선로 구조를 완성한다. 도 4c는, 솔더 마스크층(401)을 캐리어(400)의 표면에서 분리하여, 위아래를 뒤집은 후, 다시 패드층(402) 등의 위치에서 솔더 마스크층(401)을 개공한 것을 나타낸다. 또는, 표면유전층(404)과 매립된 패드층(402) 등을 캐리어(400)의 표면에서 분리하여, 위아래를 뒤집은 후에, 솔더 마스크층(401)이 패드층(402) 및 표면유전층(404)의 표면에 형성될 수도 있다. 이렇게 하여, 솔더 마스크층(401), 패드층(402), 표면유전층(404)이 본 발명의 다층기판을 구성한다. 본 발명에 따른 다층기판을 캐리어(400)의 표면에서 분리하는 방법으로는, 예를 들면, 희생층법 또는 캐리어 표면 부착강도감소법 등이 바람직하다.
종래의 라미네이트 방식의 기술과 다른 다층기판의 제조방법은, 후속하는 플립 칩 또는 기타 고밀도 다접점 패키지의 신뢰도를 제고하도록, 전체 패키지의 밀도를 향상시키고, 다층기판은 반드시 상당한 평탄도를 구비하여야 하지만, 종래기술은 라미네이트법, 빌드업법을 사용하여 다층기판을 제조하므로, 다층기판의 표면 구조는 필연적으로 하층인 금속라인층의 영향을 받아 표층에 기복을 형성한다. 그러나, 본 발명은 표면의 평탄도가 양호한 캐리어(400)를 이용하여, 패드층(402)을 표면유전층(404) 내에 매립하여 평탄한 표층을 구비한 다층기판의 표면구조를 제조한다. IC 패키지의 집적도가 부단히 향상한다 하더라도, 체적의 축소와 전기적 특성을 고려하여, 다층기판의 표면유전층(404)의 두께는 이에 따라 줄어들어야 한다. 본 발명에 따라 제조한 다층기판은 역시 표면의 평탄도가 양호한 표면구조를 구비한다. 따라서, 후속하는 플립 칩 또는 기타 고밀도 다접점 패키징을 하는 경우에, 한층 더 패키지의 수율과 신뢰도를 향상시킨다.
도 ５를 참조하면, 본 발명에 따른 표면이 평탄한 다층기판을 이용하여 플립 칩 프로세스를 진행하는 것을 예로 하는 개략도를 도시한다. 플립 칩은, 패드층(402)과 표면유전층(404)을 구비한 다층기판을 표면(솔더 마스크층(401)을 구비한 면)이 위로 향하게 하여서, 패키징 도구(미도시)에 맞춰 고정한다. 계속하여, 칩(410)의 표면을 아래로 향하게 하여서, 도면에 도시한 바와 같이 범프(420) 등을 패드층(402) 등의 위치에 맞춘 후에, 핫프레싱 방식으로 결합(Bonding)하면, 플립 칩을 완성할 수가 있다.
본 발명의 장점은, 표면의 평탄도가 양호한 캐리어(400)를 이용하여 다층기판을 제조하기 때문에, 도 2에 도시한 종래기술에 따라 제조하는 다층기판에 비하여 평탄도가 높은 표면을 구현하며, 플립 칩 또는 기타 형식의 고밀도 다접점의 패키지, 예를 들면, 볼 그리드 배열(BGA), 랜드 그리드 배열(LGA), 및 웨이퍼 레벨 패키지(CSP)에 있어서는, 집적회로의 집적도의 향상에 따라, 범프(420)의 피치가 필연적으로 축소하므로, 범프(420)의 높이도 이에 따라 축소하여야 한다. 본 발명의 다층기판을 이용해야만 범프 높이가 더 작은 범프(420)를 사용할 수 있으며, 동시에 본 발명의 다층기판의 평탄성으로 인하여, 패키징하는 경우에 다층기판의 표면과 모듈 또는 칩(410) 표면 사이의 평행거리가 일치하도록 확보할 수 있으며, 패키징 프로세스 때, 범프(420) 등이 성공적으로 모든 패드층(402)과 모듈 또는 칩 표면의 전극(접점(412))을 접속할 수 있도록 확보하여, 패키지의 신뢰도를 향상시키며, 전체 패키지의 밀도를 더한층 향상시킨다.　

Claims (17)

  1. 내부 유전층과 금속층을 포함하는 다층기판에 있어서, 상기 내부 유전층은 상기 금속층을 덮으며, 상기 금속층은 상기 내부 유전층 하부에(beneath) 위치하고, 상기 내부 유전층은 상부 표면과 하부 표면을 구비하며, 상기 내부 유전층의 상기 상부 표면은 상기 금속층 상에(above) 위치하는 제 1영역 및 아래에(below)에 위치하는 대응 금속층이 부존재하는 제 2영역을 포함하며, 상기 상부 표면상의 제 1영역이 상기 제 2영역보다 높게 위치하여 상기 내부 유전층이 상기 금속층에 대응하는 돌출부를 구비하는, 다층기판으로서, 상기 다층 기판은
    상기 다층기판의 외부 표면에 위치하는 표면유전층; 및
    상기 표면유전층에 매립되고, 외부 표면 및 외부 표면과 인접하는 적어도 하나의 측면을 구비하는 적어도 하나의 패드층;을 포함하되, 상기 표면유전층 및 상기 패드층이 상기 다층기판을 형성하며,
    상기 패드층의 외부 표면과 상기 표면유전층의 외부 표면은 공면을 가지는 것을 특징으로 하는 다층기판.
  2. 제 1 항에 있어서,
    상기 패드층의 측면은 상기 표면유전층과 결합하는 것을 특징으로 하는 다층기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 공면은 상기 다층기판이 평탄한 표층을 구비하도록 하여, 모듈 표면과 패키지로 되게 하는 것을 특징으로 하는 다층기판.
  5. 제 4 항에 있어서,
    상기 모듈이 칩인 것을 특징으로 하는 다층기판.
  6. 제 4 항에 있어서,
    상기 패키지가 플립 칩인 것을 특징으로 하는 다층기판.
  7. 제 1 항에 있어서,
    상기 패드층의 표면과 상기 표면유전층의 표면 사이에 단차가 없는 것을 특징으로 하는 다층기판.
  8. 제 1 항에 있어서,
    상기 패드층 및 상기 표면유전층의 외부 표면상에 위치하는 솔더 마스크층을 더 포함하며, 상기 솔더 마스크층은 상기 패드층에 대응하는 개구를 구비하는 것을 특징으로 하는 다층기판.
  9. 다층 기판의 제조방법에 있어서, 상기 다층 기판은 내부 유전층과 금속층을 구비하며, 상기 내부 유전층은 상기 금속층을 덮으며, 상기 금속층은 상기 내부 유전층 하부에(beneath) 위치하고, 상기 내부 유전층은 상부 표면과 하부 표면을 구비하며, 상기 내부 유전층의 상기 상부 표면은 상기 금속층 상에(above) 위치하는 제 1영역 및 아래에(below)에 위치하는 대응 금속층이 부존재하는 제 2영역을 포함하며, 상기 상부 표면상의 제 1영역이 상기 제 2영역보다 높게 위치하여 상기 내부 유전층이 상기 금속층에 대응하는 돌출부를 구비하는, 다층기판의 제조방법으로서,
    캐리어의 평탄한 표면 상에 적어도 하나의 패드층을 형성하는 단계;
    상기 패드층을 덮는 표면유전층을 형성하고 상기 패드층이 상기 표면유전층에 매립되도록 하여 상기 다층기판을 형성하는 단계; 및
    상기 다층기판을 상기 캐리어에서 분리하는 단계;
    를 포함하며,
    상기 표면유전층을 형성하는 단계는, 상기 캐리어 표면에 접촉되는 상기 패드층의 외부 표면과 상기 표면유전층의 외부 표면이 공면을 가지도록 하는 것을 특징으로 하는 다층기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 패드층을 덮는 상기 표면유전층을 형성하는 단계는 상기 패드층의 측면과 상기 표면유전층을 결합시키는 것을 특징으로 하는 다층기판의 제조방법.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 패드층을 형성하는 단계 전에, 상기 캐리어 표면에 솔더 마스크층을 형성하는 단계를 더 포함하며, 상기 다층기판이 상기 솔더 마스크층을 더 포함하도록 하는 것을 특징으로 하는 다층기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 다층기판을 상기 캐리어 표면에서 분리하는 단계는, 상기 솔더 마스크층을 상기 캐리어 표면에서 분리시키는 것을 특징으로 하는 다층기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 솔더 마스크층을 상기 캐리어 표면에서 분리하는 단계 후에, 상기 패드층의 위치에서 상기 솔더 마스크층을 개구하는 단계를 더 포함하는 것을 특징으로 하는 다층기판의 제조방법.
  15. 제 9 항에 있어서,
    상기 다층기판을 상기 캐리어 표면에서 분리하는 단계 후에, 상기 다층기판의 표면에 솔더 마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층기판의 제조방법.
  16. 제 9 항에 있어서,
    상기 다층기판을 상기 캐리어 표면에서 분리하는 단계 후에, 상기 다층기판의 상기 패드층과 모듈 표면과의 접점에 대하여 패키지로 되게 하는 단계를 더 포함하는 것을 특징으로 하는 다층기판의 제조방법.
  17. 제 16 항에 있어서,
    상기 패키지가 플립 칩인 것을 특징으로 하는 다층기판의 제조방법.
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