TWI820175B - 半導體裝置及半導體封裝 - Google Patents

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TWI820175B
TWI820175B TW108127770A TW108127770A TWI820175B TW I820175 B TWI820175 B TW I820175B TW 108127770 A TW108127770 A TW 108127770A TW 108127770 A TW108127770 A TW 108127770A TW I820175 B TWI820175 B TW I820175B
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substrate
semiconductor
insulating interlayer
hole
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李學承
文光辰
金泰成
李大碩
林東燦
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置及半導體封裝。一種半導體 封裝包括第一半導體晶片以及堆疊在第一半導體晶片上的第二半導體晶片。第一半導體晶片包括：基板，具有第一通孔孔洞；絕緣間層，形成在基板上且在絕緣間層的外表面中具有第一接合墊、以及連接到第一通孔孔洞且暴露出第一接合墊的第二通孔孔洞；以及插塞結構，在第一通孔孔洞及第二通孔孔洞內被形成為連接到第一接合墊。第二半導體晶片包括第二接合墊，第二接合墊鍵合到從第一半導體晶片的基板的表面暴露出的插塞結構。

Description

半導體裝置及半導體封裝
本發明的示例性實施例有關一種半導體封裝以及一種製造半導體封裝的方法，更具體來說，有關一種包括通過晶圓到晶圓鍵合而鍵合到彼此的半導體裝置的半導體封裝以及一種製造所述半導體封裝的方法。
本申請主張在2018年11月21日在韓國智慧財產權局提出申請的韓國專利申請第10-2018-0144338號的優先權，所述韓國專利申請的公開內容全文併入本申請供參考。
可通過後通孔方案(via last scheme)製造多晶片封裝。然而，當在形成絕緣間層之後形成矽通孔(through silicon via，TSV)時，TSV可著落在絕緣間層的金屬配線(M1金屬)上，從而因化學機械平坦化(chemical mechanical planarization，CMP)製程中的總厚度變化(total thickness variation，TTV)而引起銅(Cu)穿通(punch-through)。
示例性實施例提供一種能夠為矽通孔(TSV)提供製程裕度的半導體裝置。
示例性實施例提供一種包括所述半導體裝置的半導體封裝。
示例性實施例提供一種製造所述半導體裝置的方法。
根據示例性實施例，提供一種半導體封裝，所述半導體封裝可包括第一半導體晶片以及堆疊在所述第一半導體晶片上的第二半導體晶片。所述第一半導體晶片可包括：基板，具有第一通孔孔洞；絕緣間層，形成在所述基板上，且在所述絕緣間層的外表面中具有第一接合墊、以及連接到所述第一通孔孔洞且暴露出所述第一接合墊的第二通孔孔洞；以及插塞結構，在所述第一通孔孔洞及所述第二通孔孔洞內被形成為連接到所述第一接合墊。所述第二半導體晶片可包括第二接合墊，所述第二接合墊鍵合到從所述第一半導體晶片的所述基板的表面暴露出的所述插塞結構。
根據示例性實施例，提供一種半導體封裝，所述半導體封裝可包括第一半導體晶片以及堆疊在所述第一半導體晶片上的第二半導體晶片。所述第一半導體晶片可包括：基板，具有彼此相對的第一表面與第二表面；絕緣間層，形成在所述基板的所述第一表面上以使設置在所述絕緣間層中的金屬配線絕緣，且具有最外絕緣層，在所述最外絕緣層中設置有第一接合墊；以及插塞 結構，穿透過所述基板及所述絕緣間層以延伸到所述第一接合墊；以及第二半導體晶片，堆疊在所述第一半導體晶片上，且包括第二接合墊，所述第二接合墊鍵合到從所述第一半導體晶片的所述基板的所述第二表面暴露出的所述插塞結構。
根據示例性實施例，提供一種半導體裝置，所述半導體裝置可包括：基板，具有彼此相對的第一表面與第二表面；絕緣間層，形成在所述基板的所述第一表面上以使設置在所述絕緣間層中的電路圖案絕緣，且具有最外絕緣層，在所述最外絕緣層中設置有接合墊；以及插塞結構，穿透過所述基板及所述絕緣間層以延伸到所述接合墊。
根據示例性實施例，提供一種製造半導體裝置的方法，在所述方法中可在基板的第一表面上形成絕緣間層，所述絕緣間層具有最外絕緣層，在所述最外絕緣層中設置有第一接合墊。可形成通孔孔洞，所述通孔孔洞從所述第一表面延伸到所述基板的與所述第一表面相對的第二表面並穿透過所述基板及所述絕緣間層以暴露出所述第一接合墊。可在所述通孔孔洞內形成插塞結構以接觸所述第一接合墊。
根據示例性實施例，半導體封裝可包括至少兩個第一半導體晶片及第二半導體晶片。所述第一半導體晶片的上表面中被暴露出的矽通孔可通過Cu-Cu混合鍵合而鍵合到所述第二半導體晶片的下表面中的接合墊。穿透過所述第一半導體晶片的基板的所述矽通孔可接觸所述第一半導體晶片的下表面中的接合墊。
因此，堆疊的所述第一半導體晶片及所述第二半導體晶片可具有Cu-Cu混合鍵合結構。在形成所述第一半導體晶片的製程中，當在形成所述絕緣間層(通過後通孔方案)之後形成所述矽通孔時，所述矽通孔可被形成為使所述矽通孔直接著落在所述絕緣間層的所述接合墊上，而非著落在所述絕緣間層的金屬配線(M1金屬)上，從而防止因化學機械平坦化(chemical mechanical planarization，CMP)製程中的總厚度變化(total thickness variation，TTV)而引起Cu穿通。
10、11、12:半導體封裝
100:第一半導體晶片/半導體晶片
110、210、310、410、1110、1210、1310:基板
112、212、1212:第一表面
114、1214、1314:第二表面
116、216、1216:電路圖案
118、218、1218:下部配線
120、220、1220:第一絕緣間層
121、221、1221:第二絕緣間層
122a、222a:第一緩衝層
122b、222b:第二緩衝層
122c、222c:第三緩衝層
122d、222d:第四緩衝層
122e、222e:第五緩衝層
124a、224a:第一絕緣層
124b、224b:第二絕緣層
124c、224c:第三絕緣層
124d、224d:第四絕緣層
124e、224e:第五絕緣層
130、230、330、430、1130、1230、1330:絕緣間層
132a、232a、1232a:第一金屬配線
132b、232b、1232b:第二金屬配線
134a、234a、1234a:第一接觸件
134b、234b、1234b:第二接觸件
136、236、336、436:接合墊
136a、236a、1236a:接墊阻擋圖案
136b、182b、236b、1182b、1236b、1282b、1382b:接墊導電圖案
140、1240:研磨停止層
142、1242:第一光阻圖案
144、1244:第二光阻圖案
151:第二開口
152、1252:通孔孔洞
152a、1252a:第一通孔孔洞
152b、1252b:第二通孔孔洞
154、154a、254a、1254、1254a:襯層
156:阻擋金屬層
156a、256a、1256a:阻擋圖案
160:導電層
160a、260a、1260a:導電圖案
162:矽通孔/插塞結構
180、280、380、1180、1280、1380:絕緣層
182、282、382、1182、1282、1382:接合墊
182a、1182a、1282a、1382a:接墊阻擋圖案
200:第二半導體晶片/半導體晶片
262、362、462、1152、1262、1352:插塞結構
300:第三半導體晶片/半導體晶片
400:第四半導體晶片/半導體晶片
1136、1236、1336:第一接合墊
500:封裝基板
600、1190、1390:導電凸塊
700:模制構件
800、1800:外部連接構件
1100:緩衝晶粒/晶粒
1092、1192、1392:黏合膜
1200:第一記憶體晶粒/晶粒
1250:第一開口
1300:第二記憶體晶粒/晶粒
1400:第三記憶體晶粒/晶粒
A、B、C、D、E、F、G、H:部分
C1:第一載體基板
C2:第二載體基板
DA:晶粒區
SA:劃線區
W1:第一晶圓
W2:第二晶圓
W3:第三晶圓
W4:第四晶圓
通過結合所附圖式閱讀以下詳細說明，將更清楚地理解示例性實施例。圖1到圖34表示如本文所述的非限制性示例性實施例。
圖1是示出根據示例性實施例的半導體封裝的剖視圖。
圖2是示出圖1中的“A”部分的放大剖視圖。
圖3到圖14是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。
圖15是示出根據示例性實施例的半導體封裝的剖視圖。
圖16是示出圖15中的“B”部分的放大剖視圖。
圖17是示出根據示例性實施例的半導體封裝的剖視圖。
圖18是示出圖17中的“C”部分的放大剖視圖。
圖19到圖34是示出根據示例性實施例的製造半導體封裝的 方法的剖視圖。
在下文中，將參照所附圖式詳細解釋示例性實施例。
應理解，當稱一元件或層位於另一元件或層“之上(over)”、“上方(above)”、“上(on)”、“連接到(connected to)”或“耦合到(coupled to)”另一元件或層時，所述元件或層可直接位於所述另一元件或層“之上”、“上方”、“上”、直接“連接到”或直接“耦合到”所述另一元件或層，抑或可存在中間元件或層。相比之下，當稱一元件直接位於另一元件或層“之上(directly over)”、“上方(directly above)”、“上(directly on)”、“直接連接到(directly connected to)”或“直接耦合到(directly coupled to)”另一元件或層時，則不存在中間元件或層。相同的編號自始至終指代相同的元件。本文所用用語“及/或(and/or)”包括相關列出項中的一個或多個項的任意及所有組合。為易於說明，在本文中可使用例如“在...之下(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...之上(over)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。應理解，空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。舉例來說，如果圖中所示裝置被翻轉，則被闡述為位於其他元件或特徵“下面”或“之下”的元件此時將被取向為位於所述其 他元件或特徵“上方”。因此，用語“在...下面”可囊括“上方”及“下面”兩種取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文所用的空間相對性描述語相應地進行解釋。
圖1是示出根據示例性實施例的半導體封裝的剖視圖。圖2是示出圖1中的“A”部分的放大剖視圖。
參照圖1及圖2，半導體封裝10可包括堆疊的半導體晶片。半導體封裝10可包括封裝基板500、第一半導體晶片100、第二半導體晶片200、第三半導體晶片300及第四半導體晶片400以及模制構件700。另外，半導體封裝10還可包括導電凸塊600及外部連接構件800。
封裝基板500可為其中包括電路圖案的印刷電路板(printed circuit board，PCB)。基板接墊可設置在封裝基板500的上表面上，且外部連接構件800(例如焊料球)可設置在封裝基板500的下表面上。
在封裝基板500的上表面上可堆疊有多個半導體晶片。在此實施例中，第一半導體晶片100可包括與圖2所示第一半導體晶片100的結構相同或相似的結構。第二半導體晶片200、第三半導體晶片300及第四半導體晶片400的結構可實質上相同於或相似於圖2所示第一半導體晶片100的結構。因此，將使用相同或類似的圖式編號來指代相同或類似的元件且將省略關於上述元件的任何進一步的重複解釋。
第一半導體晶片100、第二半導體晶片200、第三半導體 晶片300及第四半導體晶片400可堆疊在封裝基板500上。在此實施例中，示例性地示出作為包括四個堆疊的半導體晶片100、200、300、400的多晶片封裝的半導體封裝，且因此，所述半導體封裝可能並非僅限於此。
導電凸塊600可夾置在封裝基板500與第一半導體晶片100之間。導電凸塊600可將封裝基板500的基板接墊與第一半導體晶片100的第一接合墊136電連接到彼此。
第一半導體晶片100可包括基板110、絕緣間層130、第一接合墊136、第二接合墊182以及通孔(例如矽通孔(TSV)162)。
基板110可具有彼此相對的第一表面112與第二表面114。第一表面112可為主動表面，且第二表面114可為非主動表面。在基板110的第一表面112上可設置有至少一個電路圖案116。舉例來說，基板110可為單晶矽基板。電路圖案116可包括電晶體、二極體等。電路圖案116可構成電路元件。因此，第一半導體晶片100可為包括形成在其中的多個電路元件的半導體裝置。
絕緣間層130可設置在基板110的第一表面112上。絕緣間層130可包括多個絕緣層以及位於絕緣層中的下部配線。第一接合墊136可設置在絕緣間層130的最外絕緣層中。
舉例來說，絕緣間層130可包括第一絕緣間層120及第二絕緣間層121。
第一絕緣間層120可覆蓋基板110的第一表面112上的 電路圖案116。舉例來說，第一絕緣間層120可包含氧化矽或低介電常數材料。第一絕緣間層120中可包括下部配線118。
第二絕緣間層121可包括彼此交替堆疊的第一緩衝層122a、第二緩衝層122b、第三緩衝層122c、第四緩衝層122d及第五緩衝層122e以及第一絕緣層124a、第二絕緣層124b、第三絕緣層124c、第四絕緣層124d及第五絕緣層124e。舉例來說，第一緩衝層122a、第二緩衝層122b、第三緩衝層122c、第四緩衝層122d及第五緩衝層122e可包含氮化矽、碳氮化矽(SiCN)、碳氮氧化矽(SiCON)等。第一絕緣層124a、第二絕緣層124b、第三絕緣層124c、第四絕緣層124d及第五絕緣層124e可包含氧化矽或摻碳矽氧化物。
第二絕緣間層121可包括多個金屬配線。舉例來說，第二絕緣間層121可包括第一金屬配線132a及第二金屬配線132b。包括接墊阻擋圖案136a及接墊導電圖案136b的第一接合墊136可設置在絕緣間層130的最外絕緣層中。第一接合墊136可通過絕緣間層130的下表面被暴露出。
因此，電路圖案116可通過下部配線118以及第一金屬配線132a及第二金屬配線132b電連接到第一接合墊136。
在圖2中第二絕緣間層121被示出為包括兩個金屬配線層，但第二絕緣間層121可能並非僅限於此。作為後段製程(back end of line，BEOL)金屬配線層的第二絕緣間層121可包括三個或更多個金屬配線層。
具有插塞結構的矽通孔162可設置在第一半導體晶片100的通孔孔洞152中。插塞結構162可在垂直方向上從基板110的第二表面114延伸以穿透過基板110及絕緣間層130以使插塞結構162接觸第一接合墊136。
通孔孔洞152可包括在垂直方向上彼此連接的第一通孔孔洞152a與第二通孔孔洞152b。基板110可具有第一通孔孔洞152a，第一通孔孔洞152a在垂直方向上從第二表面114延伸到基板110的第一表面112。絕緣間層130可具有第二通孔孔洞152b，第二通孔孔洞152b在垂直方向上從基板110的第一表面112延伸，以暴露出第一接合墊136的接墊導電圖案136b。
插塞結構162可包括阻擋圖案156a及導電圖案160a。阻擋圖案156a可設置在通孔孔洞152的內表面中。導電圖案160a可設置在阻擋圖案156a上以填充通孔孔洞152。阻擋圖案156a可接觸通過第二通孔孔洞152b暴露出的接墊導電圖案136b。阻擋圖案156a可包含金屬氮化物(例如，氮化鈦、氮化鉭等)及/或金屬(例如，鈦、鉭等)。導電圖案160a可包含銅(Cu)，但並非僅限於此。
因此，插塞結構162的下表面可接觸第一接合墊136的接墊導電圖案136b。插塞結構162的上表面可從基板110的第二表面114被暴露出。插塞結構162的上表面可與基板110的第二表面114共面。
在示例性實施例中，第一半導體晶片100還可包括位於 基板110的第二表面114上的研磨停止層140。在這種情形中，插塞結構162的上表面可與研磨停止層140的上表面共面。
其中具有第二接合墊182的絕緣層180可設置在基板110的第二表面114上。第二接合墊182可佈置在插塞結構162的被暴露出的上表面上。第二接合墊182可包括接墊阻擋圖案182a及接墊導電圖案182b。絕緣層180可設置在研磨停止層140上。相似地，第二半導體晶片200可包括基板210、絕緣間層230、第一接合墊236、第二接合墊282及插塞結構262。
第二半導體晶片200可佈置在第一半導體晶片100上以使第二半導體晶片200的第一接合墊236面對第一半導體晶片100的第二接合墊182。
第一半導體晶片100的第二接合墊182與第二半導體晶片200的第一接合墊236可通過Cu-Cu混合鍵合而鍵合到彼此。
相似地，第二半導體晶片200的第二接合墊282與第三半導體晶片300的第一接合墊336可通過Cu-Cu混合鍵合而鍵合到彼此。第三半導體晶片300的第二接合墊382與第四半導體晶片400的第一接合墊436可通過Cu-Cu混合鍵合而鍵合到彼此。
因此，堆疊半導體封裝可具有Cu-Cu混合鍵合結構。
模制構件700可設置在封裝基板500上以覆蓋第一半導體晶片100、第二半導體晶片200、第三半導體晶片300及第四半導體晶片400。模制構件700可包含環氧模塑料(epoxy molding compound，EMC)材料。
如上所述，多晶片封裝可包括至少兩個第一半導體晶片100及第二半導體晶片200。第一半導體晶片100的第二接合墊182的接墊導電圖案182b可通過Cu-Cu混合鍵合而鍵合到第二半導體晶片200的第一接合墊236的接墊導電圖案236b。穿透過第一半導體晶片100的基板110的插塞結構162可接觸第一接合墊136，第一接合墊136設置在最外絕緣層中以通過第一半導體晶片100的下表面被暴露出。
因此，堆疊的第一半導體晶片100及第二半導體晶片200可具有Cu-Cu混合鍵合結構。在第一半導體晶片100具有後通孔方案的情形中，插塞結構162可著落在第一接合墊136上，而非著落在絕緣間層130的金屬配線(M1金屬)上，從而防止因在化學機械平坦化(CMP)製程中的總厚度變化(total thickness variation，TTV)而引起Cu穿通(Cu punch-through)。
在下文中，將解釋製造圖1及圖2所示半導體封裝的方法。
圖3到圖14是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。
參照圖3及圖4，可在第一晶圓的基板110的第一表面112上形成具有第一接合墊136的絕緣間層130。
首先，如圖3所示，在基板110的第一表面112上形成電路圖案116之後，可形成第一絕緣間層120以覆蓋基板110的第一表面112上的電路圖案116。可在第一絕緣間層120中形成具 有接觸件的下部配線118。下部配線118的部分可通過第一絕緣間層120的表面被暴露出。基板110的第一表面112可為主動表面，且基板110的與第一表面112相對的第二表面114可為非主動表面。
舉例來說，基板110可包含矽、鍺、矽鍺或III-V族化合物(例如，GaP、GaAs、GaSb等)。在一些實施例中，基板110可為絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。第一絕緣間層120可被形成為包含例如氧化矽或低介電常數材料。
如圖4所示，可在第一絕緣間層120上形成第二絕緣間層121。
可在第一絕緣間層120上形成第一緩衝層122a及第一絕緣層124a，且接著，可對第一絕緣層124a進行部分蝕刻以形成暴露出下部配線118的第一溝槽，並且可在第一溝槽中形成第一金屬配線132a。可使用第一緩衝層122a作為蝕刻停止層。
可在第一絕緣層124a上形成第二緩衝層122b及第二絕緣層124b，且接著，可對第二絕緣層124b進行部分蝕刻以形成暴露出第一金屬配線132a的一部分的第一接觸孔，並且可在第一接觸孔中形成第一接觸件134a。可使用第二緩衝層122b作為蝕刻停止層。
可在第二絕緣層124b上形成第三緩衝層122c及第三絕緣層124c，且接著，可對第三絕緣層124c進行部分蝕刻以形成暴 露出第一接觸件134a的第二溝槽，並且可在第二溝槽中形成第二金屬配線132b。
可在第三絕緣層124c上形成第四緩衝層122d及第四絕緣層124d，且接著，可對第四絕緣層124d進行部分蝕刻以形成暴露出第二金屬配線132b的一部分的第二接觸孔，並且可在第二接觸孔中形成第二接觸件134b。
可在第四絕緣層124d上形成第五緩衝層122e及第五絕緣層124e，且接著，可對第五絕緣層124e進行部分蝕刻以形成暴露出第二接觸件134b的第三溝槽，並且可在第三溝槽中形成第一接合墊136。可在第三溝槽中形成接墊阻擋圖案136a及接墊導電圖案136b。接墊導電圖案136b可形成在接墊阻擋圖案136a上以填充第三溝槽。
接墊阻擋圖案136a可包含金屬氮化物(例如，氮化鈦等)及/或金屬(例如，鈦、鉭等)。接墊導電圖案可包含金屬(例如，銅、鋁、金、銦、鎳等)。在此實施例中，接墊導電圖案136b可包含銅。也就是說，包括接墊阻擋圖案136a及接墊導電圖案136b的第一接合墊136可設置在絕緣間層130的最外絕緣層中。第一接合墊136可通過絕緣間層130的外表面被暴露出。此處，絕緣間層130的最外絕緣層可為再分佈配線層。
舉例來說，第一緩衝層122a、第二緩衝層122b、第三緩衝層122c、第四緩衝層122d及第五緩衝層122e可由氮化矽、碳氮化矽(SiCN)、碳氮氧化矽(SiCON)等形成。第一絕緣層124a、 第二絕緣層124b、第三絕緣層124c、第四絕緣層124d及第五絕緣層124e可由氧化矽或摻碳矽氧化物形成。
第二絕緣間層121可包括兩個金屬配線層，然而，第二絕緣間層121可能並非僅限於此。作為後段製程(BEOL)金屬配線層的第二絕緣間層121可包括三個或更多個金屬配線層。
最外絕緣層中的第一接合墊136的厚度可大於金屬配線層的第一金屬配線132a的厚度。
參照圖5，可對基板110的第二表面114進行平坦化，且接著，可在經平坦化的第二表面114上形成用於蝕刻製程的第一光阻圖案142。
可對基板110的第二表面114進行平坦化以控制基板110的厚度。舉例來說，可通過研磨製程部分地移除基板110的第二表面114。可慮及TSV(即，將要形成的通孔電極)的厚度、堆疊封裝的厚度等來確定基板110的厚度。
在示例性實施例中，可在基板110的經平坦化的第二表面114上形成研磨停止層140。研磨停止層140可由氧化矽、氮化矽、碳氮化矽、碳氮氧化矽(SiCON)等形成。
可在研磨停止層140上形成光阻層(未示出)，且接著，可將光阻層圖案化以形成第一光阻圖案142。
參照圖6，可對基板執行第一蝕刻製程以形成第一開口150。
可使用第一光阻圖案142對研磨停止層140及基板110 進行部分蝕刻以暴露出絕緣間層130。也就是說，可執行第一蝕刻製程直到暴露出絕緣間層130為止。因此，第一開口150可從第二表面114延伸到基板110的第一表面112。
可在第一蝕刻設備的反應室內執行第一蝕刻製程。可將第一製程氣體供應到第一蝕刻設備的反應室中。舉例來說，第一製程氣體可包括氟氣。
參照圖7到圖9，可對絕緣間層130進行部分蝕刻以形成暴露出第一接合墊136的通孔孔洞152。
在示例性實施例中，如圖7所示，首先，可對絕緣間層130執行第二蝕刻製程以形成第二開口151。可對第一絕緣間層120及第二絕緣間層121進行蝕刻以形成第二開口151。
第二開口151可被形成為穿透過除了設置有第一接合墊136的最外絕緣層之外的所述多個緩衝層及絕緣層。舉例來說，第二開口151可暴露出位於第二絕緣間層121的最外絕緣層上的第五緩衝層122e。作為另外一種選擇，第二開口151可暴露出第二絕緣間層121的第四絕緣層124d的一部分。
可在第二蝕刻設備的反應室內執行第二蝕刻製程。可將與第一製程氣體不同的第二製程氣體供應到第二蝕刻設備的反應室中。舉例來說，第二製程氣體可包括CF系氣體。
在執行第二蝕刻製程之後，可從基板110移除第一光阻圖案142。
接著，如圖8所示，可沿著第二開口151的側壁及底表 面以及研磨停止層140的上表面的輪廓形成襯層154。形成在第二開口151中的襯層154可使通孔孔洞152內的導電材料絕緣。襯層154可由氧化矽或摻碳矽氧化物形成。
參照圖9，可對襯層154執行第三蝕刻製程以形成通孔孔洞152。通孔孔洞152可垂直穿透過基板110及絕緣間層130以暴露出第一接合墊136。通孔孔洞152可包括穿透過基板110的第一通孔孔洞152a以及穿透過絕緣間層130以暴露出第一接合墊136的第二通孔孔洞152b。
可使用第二光阻圖案144作為蝕刻罩幕來對襯層154及第二絕緣間層121的剩餘絕緣層進行蝕刻以形成通孔孔洞152。也就是說，可執行第三蝕刻製程直到暴露出最外絕緣層中的第一接合墊136為止。
可通過第三蝕刻製程移除第一接合墊136的接墊阻擋圖案136a的一部分。因此，通孔孔洞152可暴露出第一接合墊136的接墊導電圖案136b。
在執行第三蝕刻製程之後，可從基板110移除第二光阻圖案144。可在沒有第二光阻圖案144的情形中執行第三蝕刻製程。
參照圖10到圖12，可在通孔孔洞152中形成TSV(即，插塞結構)以接觸第一接合墊136。
如圖10所示，首先，可在襯層154上形成阻擋金屬層156。阻擋金屬層156可被形成為包含金屬氮化物(例如，氮化鈦、 氮化鉭等)及/或金屬(例如，鈦、鉭等)。
接著，可在阻擋金屬層156上形成晶種層(未示出)。可使用晶種層作為用於形成後續導電層160的鍍覆製程中的電極。作為實例，可執行物理氣相沉積製程以沉積銅層作為晶種層。
如圖11所示，可在晶種層上形成導電層160以填充通孔孔洞152。可使用電阻低的金屬材料形成導電層160。舉例來說，導電層160可通過電鍍製程、化學鍍敷製程、電接枝製程、物理氣相沉積製程等使用銅形成。在形成導電層160之後，可對導電層160進一步執行熱處理製程。
作為另外一種選擇，可使用除銅之外的金屬材料形成導電層160。導電層可包含鋁(Al)、金(Au)、銦(In)、鎳(Ni)等。然而，導電層可優選地但未必包含適於Cu-Cu混合鍵合製程的電阻低的銅。
如圖12所示，可對導電層160、阻擋金屬層156及襯層154執行化學機械研磨製程以形成TSV(插塞結構)。插塞結構可包括阻擋圖案156a及導電圖案160a。此處，可餘留研磨停止層140的一部分。插塞結構的阻擋圖案156a可接觸第一接合墊136的接墊導電圖案136b。
因此，TSV可直接接觸最外絕緣層中的第一接合墊136。
參照圖13，可在基板110的第二表面114上形成具有第二接合墊182的絕緣層180。第二接合墊182可形成在插塞結構的上表面上。
可在基板110的第二表面114上形成絕緣層180，且接著，可對絕緣層180進行部分蝕刻以形成暴露出插塞結構的上表面的第四溝槽，並且可在第四溝槽中形成第二接合墊182。可在第四溝槽中形成接墊阻擋圖案182a及接墊導電圖案182b。接墊導電圖案182b可形成在接墊阻擋圖案182a上以填充第四溝槽。
接墊導電圖案182b可包含銅(Cu)、鋁(Al)、金(Au)、銦(In)、鎳(Ni)等。這些可單獨使用或以其混合物使用。在此實施例中，接墊導電圖案182b可包含銅。舉例來說，絕緣層180可由氧化矽、氮化矽、碳氮化矽(SiCN)、碳氮氧化矽(SiCON)等形成。
參照圖14，可在第一晶圓上鍵合第二晶圓以在第一半導體晶片100上堆疊第二晶圓的第二半導體晶片200。接著，相似地，可在第二晶圓的第二半導體晶片200上依序堆疊第三晶圓的第三半導體晶片300及第四晶圓的第四半導體晶片400，且接著，可對堆疊的晶圓進行切鋸以完成半導體封裝10作為圖1所示堆疊半導體裝置。
在示例性實施例中，可將第一半導體晶片100的最外絕緣層中的第二接合墊182鍵合到第二半導體晶片200的最外絕緣層中的第一接合墊236。
可通過Cu-Cu混合鍵合製程將第一半導體晶片100的第二接合墊182鍵合到第二半導體晶片200的第一接合墊236。此處，可一起執行熱處理製程。通過熱處理製程，第一半導體晶片 100的第二接合墊182的接墊導電圖案182b與第二半導體晶片200的第一接合墊236的接墊導電圖案236b可熱膨脹以與彼此接觸。
在示例性實施例中，當通過晶圓到晶圓鍵合將包括第一半導體晶片100的第一晶圓與包括第二半導體晶片200的第二晶圓鍵合到彼此時，可通過Cu-Cu混合鍵合將第一半導體晶片100的第二接合墊182與第二半導體晶片200的第一接合墊236聯接到彼此。
當在形成金屬配線層之後形成TSV(後通孔製程)時，TSV可被形成為使TSV直接著落在最外絕緣層中的接合墊136上，而非著落在第一金屬配線132a(M1金屬)上。
由於接合墊136的厚度大於第一金屬配線132a的厚度，因此可防止因CMP製程中的總厚度變化(TTV)而發生銅(Cu)穿通。
圖15是示出根據示例性實施例的半導體封裝的剖視圖。圖16是示出圖15中的“B”部分的放大剖視圖。半導體封裝可實質上相同於或相似於參照圖1闡述的半導體封裝，只是半導體裝置的配置除外。因此，將使用相同的圖式編號來指代相同或類似的元件且將省略關於上述元件的任何進一步的重複解釋。
參照圖15及圖16，半導體封裝11可包括堆疊在封裝基板500上的第一半導體晶片100、第二半導體晶片200、第三半導體晶片300及第四半導體晶片400。
第一半導體晶片100可包括基板110、絕緣間層130、接 合墊136及插塞結構162。相似地，第二半導體晶片200可包括基板210、絕緣間層230、接合墊236及插塞結構262。
第二半導體晶片200可佈置在第一半導體晶片上以使第二半導體晶片200的接合墊236面對第一半導體晶片100的插塞結構162的被暴露出的上表面。
第一半導體晶片100的插塞結構162的導電圖案160a與第二半導體晶片200的接合墊236可通過Cu-Cu混合鍵合而鍵合到彼此。
相似地，第二半導體晶片200的插塞結構262與第三半導體晶片300的接合墊336可通過Cu-Cu混合鍵合而鍵合到彼此。第三半導體晶片300的插塞結構362與第四半導體晶片400的接合墊436可通過Cu-Cu混合鍵合而鍵合到彼此。
因此，堆疊的半導體晶片可具有接墊到TSV互連結構。
在下文中，將解釋製造圖15所示半導體封裝的方法。
首先，可執行參照圖3到圖12所述製程以在第一晶圓的基板110的第一表面112上形成絕緣間層130，且接著，可形成TSV，所述TSV從基板110的第二表面114延伸並接觸絕緣間層130的最外接合墊136。
接著，可將第二晶圓鍵合在第一晶圓上以將第二晶圓的第二半導體晶片200堆疊在第一晶圓的第一半導體晶片100上。接著，相似地，可在第二晶圓的第二半導體晶片200上依序堆疊第三晶圓的第三半導體晶片300及第四晶圓的第四半導體晶片 400，且接著，可對堆疊的晶圓進行切鋸以完成半導體封裝11作為圖15所示堆疊半導體裝置。
在示例性實施例中，可將第一半導體晶片100的插塞結構162的導電圖案160a與第二半導體晶片200的最外絕緣層中的接合墊236鍵合到彼此。
可通過Cu-Cu混合鍵合製程將第一半導體晶片100的插塞結構162與第二半導體晶片200的接合墊236鍵合到彼此。此處，可一起執行熱處理製程。通過熱處理製程，第一半導體晶片100的導電圖案160a與第二半導體晶片200的接墊導電圖案236b可熱膨脹以與彼此接觸。
在示例性實施例中，當通過晶圓到晶圓鍵合將包括第一半導體晶片100的第一晶圓與包括第二半導體晶片200的第二晶圓鍵合到彼此時，可通過Cu-Cu混合鍵合將第一半導體晶片100的TSV與第二半導體晶片200的接合墊236聯接到彼此。
圖17是示出根據示例性實施例的半導體封裝的剖視圖。圖18是示出圖17中的“C”部分的放大剖視圖。半導體封裝可實質上相同於或相似於參照圖1闡述的半導體封裝，只是半導體裝置的配置除外。因此，將使用相同的圖式編號來指代相同或類似的元件且將省略關於上述元件的任何進一步的重複解釋。
參照圖17及圖18，半導體封裝12可包括多個堆疊的半導體晶片。半導體封裝12可包括高頻寬記憶體(High Bandwidth Memory，HBM)裝置。
在示例性實施例中，半導體封裝12可包括緩衝晶粒1100以及依序堆疊在緩衝晶粒1100上的第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400。緩衝晶粒1100以及第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400可通過TSV電連接到彼此。緩衝晶粒1100以及第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400可通過TSV與彼此傳送資料訊號及控制訊號。在此實施例中，示例性地示出包括四個堆疊的晶粒(晶片)的HBM裝置，但是，本發明概念可能並非僅限於此。
緩衝晶粒1100可包括基板1110、絕緣間層1130、第一接合墊1136、第二接合墊1182以及TSV(即，插塞結構1152)。絕緣間層1130可設置在基板1110的第一表面(即，主動表面)上。第一接合墊1136可設置在絕緣間層1130的最外絕緣層中。插塞結構1152可被設置成穿透過基板1110。插塞結構1152的下表面可接觸絕緣間層1130的第一金屬配線。插塞結構1152可通過包括絕緣間層1130中的第一金屬配線的配線結構電連接到第一接合墊1136。
第一記憶體晶粒1200可包括基板1210、絕緣間層1230、第一接合墊1236、第二接合墊1282及TSV(即，插塞結構1262)。絕緣間層1230可設置在基板1210的第一表面(即，主動表面)上。第一接合墊1236可設置在絕緣間層1230的最外絕緣層中。插塞結構1262可被設置成穿透過基板1210。插塞結構1262的上 表面可接觸絕緣間層1230的第一接合墊1236。插塞結構1262的下表面可接觸第二接合墊1282。
第二記憶體晶粒1300可包括基板1310、絕緣間層1330、第一接合墊1336、第二接合墊1382及TSV(即，插塞結構1352)。絕緣間層1330可設置在基板1310的第一表面(即，主動表面)上。第一接合墊1336可設置在絕緣間層1330的最外絕緣層中。插塞結構1352可被設置成穿透過基板1310。插塞結構1352的上表面可接觸絕緣間層1330的第一金屬配線。插塞結構1352的下表面可接觸第二接合墊1382。插塞結構1352可通過包括絕緣間層1330中的第一金屬配線的配線結構電連接到第一接合墊1336。
第三記憶體晶粒1400可包括基板1410、絕緣間層1430及接合墊1436。絕緣間層1430可設置在基板1410的第一表面(即，主動表面)上。接合墊1436可設置在絕緣間層1430的最外絕緣層中。
在封裝基板1500與緩衝晶粒1100之間可夾置有導電凸塊1600。導電凸塊1600可夾置在封裝基板1500的基板接墊與緩衝晶粒1100的第一接合墊1136之間以將其電連接到彼此。
在緩衝晶粒1100與第一記憶體晶粒1200之間可夾置有導電凸塊1190。導電凸塊1190可夾置在緩衝晶粒1100的第二接合墊1182與第一記憶體晶粒1200的第二接合墊1282之間以將其電連接到彼此。
第一記憶體晶粒1200的第一接合墊1236與第二記憶體 晶粒1300的第二接合墊1382可彼此接觸。第一記憶體晶粒1200的第一接合墊1236與第二記憶體晶粒1300的第二接合墊1382可通過Cu-Cu混合鍵合而鍵合到彼此。
在第二記憶體晶粒1300與第三記憶體晶粒1400之間可夾置有導電凸塊1390。導電凸塊1390可夾置在第二記憶體晶粒1300的第一接合墊1336與第三記憶體晶粒1400的第一接合墊1436之間以將其電連接到彼此。
在封裝基板1500上可設置有模制構件1700以覆蓋緩衝晶粒1100以及第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400。模制構件1700可包含環氧模塑料(EMC)材料。
如上所述，HBM記憶體裝置可包括多個堆疊的晶粒1100、1200、1300、1400。第一記憶體晶粒1200的第一接合墊1236可通過Cu-Cu混合鍵合而鍵合到第二記憶體晶粒1300的第二接合墊1382。穿透過第一記憶體晶粒1200的基板1210的插塞結構1262可接觸第一接合墊1236，第一接合墊1236設置在最外部絕緣層中且通過第一記憶體晶粒1200的上表面被暴露出。
在下文中，將解釋製造圖17所示半導體封裝的方法。
圖19到圖34是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。圖23是示出圖22中的“D”部分的放大剖視圖。圖25是示出圖24中的“E”部分的放大剖視圖。圖27是示出圖26中的“F”部分的放大剖視圖。圖29是示出圖28中的“G”部分 的放大剖視圖。圖31是示出圖30中的“H”部分的放大剖視圖。
參照圖19及圖20，第二晶圓W2可堆疊在第一晶圓W1上。
在示例性實施例中，可將第一晶圓W1佈置在第一載體基板C1上，且接著，可將第二晶圓W2堆疊在第一晶圓W1上。
第一晶圓W1可包括基板1410、絕緣間層1430及接合墊1436。絕緣間層1430可設置在基板1410的第一表面上。接合墊1436可設置在絕緣間層1430的最外絕緣層中。基板1410可包括其中形成有電路圖案及單元的晶粒區DA以及環繞晶粒區DA的劃線區SA。可沿著劃分多個晶粒區DA的劃線區SA切鋸第一晶圓W1的基板1410。
第二晶圓W2可包括基板1310、絕緣間層1330、第一接合墊1336、第二接合墊1382及插塞結構1352。絕緣間層1330可設置在基板1310的第一表面上。第一接合墊1336可設置在絕緣間層1330的最外絕緣層中。第二接合墊1382可設置在與基板1310的第一表面相對的第二表面上的絕緣層1380中。
第二晶圓W2可堆疊在第一晶圓W1上以使第二晶圓W2的基板1310的第一表面(即，主動表面)面對第一晶圓W1的基板1410的第一表面(即，主動表面)。可使用黏合膜(例如非導電膜)將第二晶圓W2黏附在第一晶圓W1上。第二晶圓W2可經由夾置在第一晶圓W1與第二晶圓W2之間的導電凸塊1390堆疊在第一晶圓W1上。第一晶圓W1的接合墊1436可通過導電凸塊 1390電連接到第二晶圓W2的第一接合墊1336。
第一晶圓W1可不包括TSV。可不對第一晶圓W1的基板1410的背面進行研磨。第一晶圓W1的基板1410的厚度可大於第二晶圓W2的基板1310的厚度。
參照圖21，可在第二晶圓W2上堆疊第三晶圓W3。
在示例性實施例中，第三晶圓W3可包括基板1210、絕緣間層1230及第一接合墊1236。絕緣間層1230可設置在基板1210的第一表面上。第一接合墊1236可設置在絕緣間層1230的最外絕緣層中。
第三晶圓W3可堆疊在第二晶圓W2上以使第三晶圓W3的基板1210的第一表面(即，主動表面)面對第二晶圓W2。第三晶圓W3的第一接合墊1236可接觸第二晶圓W2的第二接合墊1382。當通過晶圓到晶圓鍵合將第二晶圓W2與第三晶圓W3鍵合到彼此時，可通過Cu-Cu混合鍵合將第二晶圓W2的第二接合墊1382與第三晶圓W3的第一接合墊1236聯接到彼此。
參照圖22及圖23，可在第三晶圓W3的基板1210的第二表面1214上形成用於蝕刻製程的第一光阻圖案1242。
在示例性實施例中，在形成第一光阻圖案1242之前，可對基板1210的第二表面1214進行平坦化以控制基板1210的厚度。舉例來說，可通過研磨製程部分地移除基板1210的第二表面1214。可慮及TSV(即，將要形成的通孔電極)的厚度、堆疊封裝的厚度等來確定基板1210的厚度。
另外，可在基板1210的經平坦化的第二表面1214上形成研磨停止層1240。研磨停止層1240可由氧化矽、氮化矽、碳氮化矽、碳氮氧化矽(SiCON)等形成。
可在研磨停止層1240上形成光阻層(未示出)，且接著，可將光阻層圖案化以形成第一光阻圖案1242。
參照圖24及圖25，可對第三晶圓W3的基板1210執行第一蝕刻製程以形成第一開口1250。
可使用第一光阻圖案1242對研磨停止層1240及基板1210進行部分蝕刻以暴露出絕緣間層1230。也就是說，可執行第一蝕刻製程直到暴露出絕緣間層1230為止。因此，第一開口1250可從第二表面1214延伸到基板1210的第一表面1212。
參照圖26及圖27，可對絕緣間層1230進行部分蝕刻以形成暴露出第一接合墊1236的通孔孔洞1252。
在示例性實施例中，首先，可對絕緣間層1230執行第二蝕刻製程以形成第二開口，第二開口穿透過除了設置有第一接合墊1236的最外絕緣層之外的多個緩衝層及絕緣層。接著，可從基板1210移除第一光阻圖案1242，且接著，可沿著第二開口的側壁及底表面以及研磨停止層1240的上表面的輪廓形成襯層1254。襯層1254可由氧化矽及摻碳矽氧化物形成。
接著，可使用第二光阻圖案1244作為蝕刻罩幕來對襯層1254及第二絕緣間層1221的剩餘絕緣層進行蝕刻以形成通孔孔洞1252。也就是說，可執行蝕刻製程直到暴露出最外絕緣層中的 第一接合墊1236為止。在執行蝕刻製程之後，可從基板1210移除第二光阻圖案1244。作為另外一種選擇，可在沒有第二光阻圖案1244的情形中執行蝕刻製程。
參照圖28及圖29，可在通孔孔洞1252中形成TSV(即，插塞結構1262)以接觸第一接合墊1236。
在示例性實施例中，首先，可在襯層1254上形成阻擋金屬層。阻擋金屬層可被形成為包含金屬氮化物(例如，氮化鈦、氮化鉭等)及/或金屬(例如，鈦、鉭等)。
接著，可在阻擋金屬層上形成晶種層(未示出)，且接著，可在晶種層上形成導電層以填充通孔孔洞1252。可使用電阻低的金屬材料形成導電層。舉例來說，導電層可通過電鍍製程、化學鍍敷製程、電接枝製程、物理氣相沉積製程等使用銅形成。
接著，可對導電層、阻擋金屬層及襯層1254執行化學機械研磨製程以形成TSV(即，插塞結構1262)。插塞結構1262可包括阻擋圖案1256a及導電圖案1260a。此處，可餘留研磨停止層1240的一部分。插塞結構1262的阻擋圖案1256a可接觸第一接合墊1236的接墊導電圖案1236b。
因此，TSV可直接接觸最外絕緣層中的第一接合墊1236。
參照圖30及圖31，可在基板1210的第二表面1214上形成具有第二接合墊1282的絕緣層1280。第二接合墊1282可形成在插塞結構1262的上表面上。
可在基板1210的第二表面1214上形成絕緣層1280，且 接著，可對絕緣層1280進行部分蝕刻以形成暴露出插塞結構1262的上表面的第四溝槽，並且可在第四溝槽中形成第二接合墊1282。可在第四溝槽中形成接墊阻擋圖案1282a及接墊導電圖案1282b。接墊導電圖案1282b可形成在接墊阻擋圖案1282a上以填充第四溝槽。
參照圖32及圖33，可對堆疊的第一晶圓W1、第二晶圓W2及第三晶圓W3進行切鋸以形成堆疊的第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400，且接著，可將堆疊的第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400堆疊在第四晶圓W4上。
在示例性實施例中，可將第四晶圓W4佈置在第二載體基板C2上，且接著，可將堆疊的第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400堆疊在第四晶圓W4上。
第四晶圓W4可包括基板1110、絕緣間層1130、第一接合墊1136、第二接合墊1182及插塞結構1152。絕緣間層1130可設置在基板1110的第一表面上。第一接合墊1136可設置在絕緣間層1130的最外絕緣層中。第二接合墊1182可形成在與基板1110的第一表面相對的第二表面上。
堆疊的第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400可堆疊在第四晶圓W4上以使第一記憶體晶粒1200的第二表面面對第四晶圓W4的基板1110的第二表面。可使用黏合膜1192(例如非導電膜)將第一記憶體晶粒1200黏附在第 一晶圓W1上。在第四晶圓W4與第一記憶體晶粒1200之間可夾置有導電凸塊1190。第四晶圓W4的第二接合墊1182可通過導電凸塊1190電連接到第一記憶體晶粒1200的第二接合墊1282。
參照圖34，可對第四晶圓W4進行切鋸以形成堆疊結構(緩衝晶粒1100以及第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400)，並且可將堆疊結構安裝在封裝基板1500上。
堆疊結構可經由夾置在封裝基板1500與緩衝晶粒1100之間的導電凸塊1600堆疊在封裝基板1500上。導電凸塊1600可夾置在封裝基板1500的基板接墊與緩衝晶粒1100的第一接合墊1136之間以將其電連接到彼此。
接著，可在封裝基板1500的上表面上形成模制構件以覆蓋緩衝晶粒1100以及第一記憶體晶粒1200、第二記憶體晶粒1300及第三記憶體晶粒1400，且接著，可在封裝基板1500的下表面上的外部連接接墊上設置外部連接構件以完成圖17所示半導體封裝。
半導體裝置及半導體封裝可適用於各種類型的半導體裝置及系統。半導體裝置可包括鰭型場效應電晶體(fin-type field effect transistor，finFET)、動態隨機存取記憶體(dynamic random access memory，DRAM)、垂直與非(vertical NAND，VNAND)等。舉例來說，半導體封裝可適用於邏輯裝置，例如中央處理器(central processing unit，CPU)、主處理單元(main processing unit，MPU)或應用處理器(application processor，AP)等。另外，半導體封裝可適用於易失性記憶體裝置(例如DRAM裝置、靜態隨機存取記憶體(static random access memory，SRAM)裝置、HDM裝置)、非易失性記憶體裝置(例如快閃記憶體裝置、相變隨機存取記憶體(phase-change random access memory，PRAM)裝置、磁性隨機存取記憶體(magnetic random access memory，MRAM)裝置、電阻式隨機存取記憶體(Resistive Random Access Memory，ReRAM)裝置或互補金屬氧化物半導體(complement metal oxide semiconductor，CMOS)圖像感測器等。
以上是對示例性實施例的例示，而不應被視為對示例性實施例的限制。儘管已闡述了幾個示例性實施例，但是所屬領域中的技術人員將容易地理解，在不實質上背離本發明的新穎教示及優點的條件下，在示例性實施例中可進行許多修改。因此，所有這些修改均旨在包含在由申請專利範圍所界定的示例性實施例的範圍內。
10:半導體封裝
100:第一半導體晶片/半導體晶片
110、210、310、410:基板
130、230、330、430:絕緣間層
136、236、336、436:接合墊
162:矽通孔/插塞結構
180、280、380:絕緣層
182、282、382:接合墊
262、362:插塞結構
500:封裝基板
600:導電凸塊
700:模制構件
800:外部連接構件
A:部分

Claims (16)

  1. 一種半導體封裝，包括：第一半導體晶片，包括：第一基板，包括第一通孔孔洞；第一絕緣間層，設置在所述第一基板的第一表面上，且所述第一絕緣間層包括：第一接合墊，夾置在所述第一絕緣間層的多個表面之間，以及第二通孔孔洞，連接到所述第一通孔孔洞且暴露出所述第一接合墊；第一插塞結構，設置在所述第一通孔孔洞及所述第二通孔孔洞內，且所述插塞結構接觸所述第一接合墊；以及絕緣層，設置在所述第一基板的第二表面上，且包括夾置在所述絕緣層的多個表面之間的第二接合墊，所述第二接合墊接觸所述第一插塞結構；以及第二半導體晶片，堆疊在所述第一半導體晶片上，且包括第三接合墊，所述第三接合墊鍵合到從所述第一半導體晶片的所述絕緣層的所述多個表面中的一者暴露出的所述第二接合墊，其中所述第三接合墊與所述第二接合墊接觸，且所述第二接合墊及所述第三接合墊中的每一者包含同一種金屬材料。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣間層包括多個堆疊的絕緣層，且 其中在所述多個堆疊的絕緣層中的至少一個絕緣層中設置有金屬配線，且所述金屬配線接觸所述第一接合墊。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述金屬配線不接觸所述第一插塞結構。
  4. 如申請專利範圍第2項所述的半導體封裝，其中所述第一接合墊的厚度大於所述金屬配線的厚度。
  5. 如申請專利範圍第2項所述的半導體封裝，其中所述第一接合墊設置在所述第一絕緣間層的最外絕緣層中。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第一插塞結構包括：障壁圖案，設置在所述第一通孔孔洞的內表面及所述第二通孔孔洞的內表面上；以及導電圖案，設置在所述障壁圖案上，以填充所述第一通孔孔洞及所述第二通孔孔洞。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述障壁圖案夾置在所述第一插塞結構的所述導電圖案與所述第一接合墊之間。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述第一插塞結構與所述第三接合墊包含所述同一種金屬材料。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述第二半導體晶片包括：第二基板，包括第三通孔孔洞； 第二絕緣間層，設置在所述第二基板上，且包括：所述第三接合墊，夾置在所述第二絕緣間層的多個表面之間，以及第四通孔孔洞，連接到所述第三通孔孔洞且暴露出所述第三接合墊；以及第二插塞結構，設置在所述第三通孔孔洞及所述第四通孔孔洞內，且接觸所述第三接合墊。
  10. 如申請專利範圍第9項所述的半導體封裝，其中，在所述第一半導體晶片的所述第一絕緣間層及所述第二半導體晶片的所述第二絕緣間層中的每一者中，設置有電連接到彼此的電路圖案與金屬配線，其中所述第一半導體晶片的所述金屬配線接觸所述第一接合墊，且所述第二半導體晶片的所述金屬配線接觸所述第二接合墊，且其中所述第一半導體晶片的所述第一插塞結構不接觸所述第一半導體晶片的所述金屬配線，且所述第二半導體晶片的所述第二插塞結構不接觸所述第二半導體晶片的所述金屬配線。
  11. 一種半導體封裝，包括：第一半導體晶片，包括：第一基板； 第一絕緣間層，設置在所述第一基板上，且所述第一絕緣間層包括夾置在所述第一絕緣間層的多個表面之間的第一接合墊；以及第一插塞結構，穿透過所述第一基板及所述第一絕緣間層以延伸到所述第一接合墊；以及第二半導體晶片，堆疊在所述第一半導體晶片上，且所述第二半導體晶片包括第二接合墊，所述第二接合墊鍵合到從所述第一半導體晶片的所述第一絕緣間層的所述多個表面中的一者暴露出的所述第一接合墊，其中所述第二接合墊與所述第一接合墊接觸，且所述第一接合墊及所述第二接合墊中的每一者包含同一種金屬材料。
  12. 如申請專利範圍第11項所述的半導體封裝，其中所述第一基板包括第一通孔孔洞，其中所述第一絕緣間層更包括第二通孔孔洞，所述第二通孔孔洞連接到所述第一通孔孔洞且暴露出所述第一接合墊，且其中所述第一插塞結構設置在所述第一通孔孔洞及所述第二通孔孔洞內。
  13. 如申請專利範圍第11項所述的半導體封裝，其中所述第一絕緣間層包括多個堆疊的絕緣層，其中金屬配線設置在所述多個堆疊的絕緣層中的至少一個絕緣層中，且所述金屬配線接觸所述第一接合墊，且其中所述金屬配線不接觸所述第一插塞結構。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述第一接合墊的厚度大於所述金屬配線的厚度。
  15. 如申請專利範圍第11項所述的半導體封裝，其中所述第一接合墊設置在所述第一絕緣間層的最外絕緣層中，且所述最外絕緣層包括重配線配線層。
  16. 如申請專利範圍第11項所述的半導體封裝，其中所述第一插塞結構接觸所述第一接合墊。
TW108127770A 2018-11-21 2019-08-05 半導體裝置及半導體封裝 TWI820175B (zh)

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