KR20220022090A - 반도체 다이 패키지 및 제조 방법 - Google Patents

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KR20220022090A
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숭-후이 후앙
샹-윤 호우
슈 치아 수
유-윤 후앙
웬-야오 창
유-젠 쳉
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract

실시예에서, 인터포저는 제1 면을 갖고, 제1 집적 회로 디바이스가 도전성 커넥터들의 제1 세트를 이용하여 인터포저의 제1 면에 부착되고, 도전성 커넥터들의 제1 세트 각각은 제1 높이를 가지고, 제1 다이 패키지가 도전성 커넥터들의 제2 세트를 이용하여 인터포저의 제1 면에 부착되고, 도전성 커넥터들의 제2 세트는 제1 도전성 커넥터 및 제2 도전성 커넥터를 포함하고, 제1 도전성 커넥터는 제2 높이를 갖고, 제2 도전성 커넥터는 제3 높이를 갖고, 제3 높이는 제2 높이와 상이하며, 제1 더미 도전성 커넥터는 인터포저의 제1 면과 제1 다이 패키지 사이에 있고, 언더필이 제1 집적 회로 디바이스와 제1 다이 패키지 아래에 배치되며, 인캡슐런트가 제1 집적 회로 디바이스와 제1 다이 패키지 주위에 배치된다.

Description

반도체 다이 패키지 및 제조 방법{SEMICONDUCTOR DIE PACKAGE AND METHOD OF MANUFACTURE}
이 출원은 2020년 8월 17일자로 출원된 미국 가출원 제63/066,366호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 지속적인 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도에 있어서의 향상은 최소 피처 크기의 반복된 감소로부터 초래되었으며, 이는 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 허용한다. 전자 디바이스들의 소형화에 대한 요구가 커짐에 따라, 반도체 다이들의 더욱 작고 더욱 창의적인 패키징 기법들에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템들의 예는 패키지 온 패키지(PoP, Package-on-Package) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어, 높은 수준의 집적도 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 보드(PCB, printed circuit board)에 향상된 기능들 및 작은 풋프린트들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 집적 회로 다이의 단면도를 예시한다.
도 2 내지 도 6은 몇몇 실시예들에 따른, 다이 패키지를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 7 내지 도 12b는 몇몇 실시예들에 따른, 반도체 디바이스들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들 및 평면도들이다.
도 13 내지 도 18d는 몇몇 실시예들에 따른 활성 및 더미 커넥터들의 구성들의 단면도들 및 평면도들이다.
도 27 및 도 28은 몇몇 실시예들에 따른 활성 및 더미 커넥터들의 구성들의 단면도들이다.
아래의 개시내용은 개시물의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
몇몇 실시예들에 따라, 집적 회로 디바이스들은 집적 회로 다이들 및/또는 웨이퍼의 임의의 휨을 설명하기 위해 가변 높이들을 갖는 커넥터들을 사용하여 웨이퍼에 부착된다. 몇몇 실시예들에서, 커넥터들은 도금 방법에 의해 형성된 마이크로 범프들이다. 이러한 실시예들에서, 가변 높이 마이크로 범프들은 집적 회로 디바이스 및 웨이퍼 중 하나 또는 둘 모두 상에 더미 마이크로 범프들을 삽입함으로써 형성 프로세스 동안 특정 구역(region)들에서 마이크로 범프들의 패턴 밀도를 조정함으로써 달성된다. 예를 들어, 제1 구역이 제2 구역에 비해 더 짧은 마이크로 범프 높이들을 갖기를 원하는 경우, 제1 구역에 더미 마이크로 범프들을 삽입함으로써 제1 구역의 마이크로 범프들의 패턴 밀도가 증가될 것이다. 이러한 가변 높이 커넥터들의 형성은 콜드 조인트(cold joint)들 또는 커넥터 파손을 방지할 수 있으며, 따라서 디바이스의 신뢰성 및 수율을 증가시킬 수 있다.
이제, 시스템 온 칩(SoC, system-on-a-chip)과 관련하여 실시예들이 설명될 것이다. 그러나, 실시예들은 한정되도록 의도되는 것이 아니며 매우 다양한 실시예들에서 채용될 수 있다. 몇몇 실시예들에서, 함께 본딩된 다수의 다이들을 포함하는 다이 패키지가 형성된다. 다이들은 예를 들어 하이브리드 본딩을 사용하여 함께 본딩될 수 있다. 다이 패키지는 기판 관통 비아들 및/또는 유전체 관통 비아들을 포함할 수 있다. 메모리 다이, I/O 다이 등과 같은 다른 반도체 디바이스에 추가하여 다이 패키지를 통합하는 패키지가 형성될 수 있다. 다이 패키지 및 반도체 디바이스는 단일 재배선 구조물에 전기적으로 연결하는 데 사용되는 상이한 사이즈들의 도전성 피처들을 포함할 수 있다. 본딩된 다이들의 다이 패키지들을 형성함으로써 그리고 동일한 패키지에 다이 패키지들 및 반도체 디바이스들을 통합함으로써, 패키지의 사이즈는 감소될 수 있으며 패키지의 고속 동작은 향상될 수 있다.
도 1은 몇몇 실시예들에 따른 집적 회로 디바이스(50)의 단면도이다. 집적 회로 디바이스(50)는 로직 다이(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU, graphics processing unit), 시스텝 온 칩(SoC), 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory) 다이, 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, radio frequency) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS, micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(DSP) 다이), 프런트 엔드 다이(예를 들어, 아날로그 프런트 엔드(AFE, analog front-end) 다이들) 등, 또는 이들의 조합들일 수 있다. 집적 회로 디바이스(50)는 복수의 집적 회로 디바이스들(50)을 형성하기 위해 후속 단계들에서 싱귤레이트되는 상이한 디바이스 구역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 디바이스(50)는 기판(52) 및 상호연결 구조물(54)을 포함한다.
기판(52)은 벌크 반도체 기판, 시스템 온 절연체(SOI, semiconductor-on-insulator) 기판, 다층 반도체 기판 등을 포함할 수 있다. 기판(52)의 반도체 재료는 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들일 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 기판(52)은 도핑되거나 도핑되지 않을 수 있다. 트랜지스터들, 커패시터들, 레지스터들, 다이오드들 등과 같은 소자들은 기판(52)의 활성 표면(예를 들어, 위쪽을 향하는 표면) 내에 및/또는 상에 형성될 수 있다.
하나 이상의 유전체 층(들) 및 각각의 금속배선 패턴(들)을 갖는 상호연결 구조물(54)이 기판(52)의 활성 표면 상에 형성된다. 유전체 층(들)은 금속배선 간 유전체(IMD, inter-metallization dielectric) 층들일 수 있다. IMD 층들은 예를 들어, 스핀 코팅 방법, 화학 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 CVD(PECVD, plasma enhanced CVD), 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high-density plasma chemical vapor deposition) 등과 같은 본 기술분야에 알려진 임의의 적합한 방법에 의해, 비도핑 실리케이트 유리(USG, undoped silicate glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 플루오로실리케이트 유리(FSG, fluorosilicate glass), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합물들, 이들의 조합들 등과 같은 로우-K(low-K) 유전체 재료로 형성될 수 있다. 유전체 층(들)의 금속배선 패턴(들)은 예컨대 비아들 및/또는 트레이스들을 사용함으로써 디바이스들 사이에서 전기 신호들을 라우팅할 수 있으며, 커패시터들, 레지스터들, 인덕터들 등과 같은 다양한 전기 소자들을 또한 포함할 수 있다. 다양한 디바이스들 및 금속배선 패턴들은 하나 이상의 기능들을 수행하기 위해 상호연결될 수 있다. 기능부들은 메모리 구조물들, 프로세싱 구조물들, 센서들, 증폭기들, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 추가로, 도전성 필라(pillar)들 또는 콘택 패드들과 같은 다이 커넥터들은 회로 및 디바이스들에 대한 외부 전기적 연결을 제공하기 위해 상호연결 구조물(54) 내에 및/또는 상에 형성된다. 당업자는 상기 예들이 예시 목적으로 제공된다는 것을 이해할 것이다. 주어진 애플리케이션에 적절하게 다른 회로가 사용될 수 있다.
몇몇 실시예들에서, 집적 회로 디바이스(50)는 다수의 기판들(52)을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 디바이스(50)는 다수의 메모리 다이들을 포함하는 하이브리드 메모리 큐브(HMC, hybrid memory cube) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 그러한 실시예들에서, 집적 회로 디바이스(50)는 비아들에 의해 상호연결된 다수의 기판들(52)을 포함한다. 기판들(52) 각각은 별도의 상호연결 구조물(54)을 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 6은 몇몇 실시예들에 따른, 다이 패키지(100)(도 6 참조)의 형성의 단면도들을 예시한다. 몇몇 실시예들에서, 다이 패키지(100)는 예를 들어, 시스템 온 칩(SoC) 패키지, 시스템 온 집적 회로(SoIC, system-on-integrated-circuit) 패키지 등이다. 이제 도 1과 관련하여, 반도체 디바이스(102)가 예시되어 있다. 반도체 디바이스(102)는 다이 패키지(100) 내의 다른 디바이스들과 함께 작동하도록 설계된 메모리 디바이스, 로직 디바이스, 전력 디바이스, 이들의 조합들 등과 같은 반도체 디바이스일 수 있다. 그러나, 임의의 적합한 기능이 이용될 수 있다.
실시예에서, 반도체 디바이스(102)는 제1 기판(104), 제1 능동 디바이스들(개별적으로 예시되지는 않음), 제1 금속배선 층들(106), 본드 층(108), 및 본드 층(108) 내의 본드 금속(110)을 포함한다. 제1 기판(104)은 도핑된 또는 비도핑된 벌크 실리콘, 또는 실리콘 온 절연체(SOI) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
제1 능동 디바이스들은 제1 반도체 디바이스(102)에 대한 설계의 희망하는 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있는 트랜지스터들, 커패시터들, 레지스터들, 인덕터들 등과 같은 광범위한 능동 디바이스들 및 수동 디바이스들을 포함한다. 제1 능동 디바이스들은 제1 기판(104) 내에서 또는 이와 달리 제1 기판(104) 상에서 임의의 적합한 방법들을 사용하여 형성될 수 있다.
제1 금속배선 층들(106)은 제1 기판(104) 및 제1 능동 디바이스들 위에 형성되고, 기능적 회로를 형성하기 위해 다양한 능동 디바이스들을 연결하도록 설계된다. 실시예에서, 제1 금속 배선 층들(106)은 유전체 및 도전성 재료들의 교번하는 층들로 형성되고, (성막, 다마신, 듀얼 다마신 등과 같은) 임의의 적합한 프로세스를 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체층(ILD)에 의해 제1 기판(104)으로부터 분리된 4 개의 금속 배선 층들이 존재할 수 있지만, 제1 금속 배선 층들(106)의 정확한 개수는 설계에 좌우된다.
본드 층(108)은 제1 금속배선 층들(106) 위에 성막된다. 본드 층(108)은 용융 결합(또한 산화물-산화물 본딩 또는 유전체-유전체 결합으로도 지칭됨)을 위해 사용될 수 있다. 몇몇 실시예들에 따라, 본드 층(108)은 실리콘 산화물, 실리콘 질화물 등과 같은 실리콘 함유 유전체 재료로 형성된다. 본드 층(108)은 CVD, 고밀도 플라즈마 화학 기상 증착(HDPCVD), PVD, 원자 층 증착(ALD) 등과 같은 임의의 적합한 방법을 사용하여 성막될 수 있다. 본드 층(108)은 예를 들어 화학 기계적 연마(CMP) 프로세스를 사용하여 평탄화될 수 있다.
본드 금속(110)은 본드 층(108) 내에 형성될 수 있다. 실시예에서, 본드 금속(110)은 먼저 포토레지스트를 본드 층(108)의 상부면 위에 도포하고 패터닝하는 것에 의해 본드 층(108) 내에 개구들을 먼저 형성함으로써 형성될 수 있다. 패터닝된 포토레지스트는 그 후 개구들을 형성하기 위하여 본드 층(108)을 에칭하기 위한 에칭 마스크로서 사용된다. 본드 층(108)은 건식 에칭(예를 들어, 반응성 이온 에칭(RIE) 또는 중성 빔 에칭(NBE) 등), 습식 에칭 등과 같은 적합한 프로세스에 의해 에칭될 수 있다. 본드 금속(110)은 "본드 패드들" 또는 "금속 패드들"로도 지칭될 수 있다.
일단 개구들이가 형성되면, 본드 층(108) 내의 개구들은 본드 금속(110)으로 채워진다. 실시예에서, 본드 금속(110)은 시드 층 및 판 금속을 포함할 수 있다. 시드 층은 본드 층(108)의 상부면들 위에 블랭킷 성막될 수 있으며, 예를 들어 구리 층을 포함할 수 있다. 시드 층은 희망하는 재료들에 따라, 스퍼터링, 증발, 또는 플라즈마 강화 화학 기상 증착(PECVD) 등과 같은 프로세스들을 사용하여 성막될 수 있다. 판 금속은 전해 또는 무전해 도금과 같은 도금 프로세스를 통해 시드 층 위에 성막될 수 있다. 판 금속은 구리, 구리 합금 등을 포함할 수 있다. 판 금속은 몇몇 실시예들에서 충전 금속일 수 있다. 배리어 층(개별적으로 예시되지는 않음) 시드 층 이전에 본드 층(108)의 상부면들 위에 블랭킷 성막될 수 있다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
여전히 도 2를 참조하여, 반도츠 디바이스(102)는 전기 신호들의 송신을 용이하게 하기 위해 기판(104)을 통해 연장되는 기판 관통 비아(TSV, through substrate via)들(112)을 포함할 수 있다. 다른 실시예들에서, 반도체 디바이스(102)는 TSV들(112)을 포함하지 않는다. 실시예에서, TSV들(112)은 기판(52) 내로 기판 관통 비아(TSV) 개구들을 처음에 형성함으로써 형성될 수 있다. TSV 개구들은 포토레지스트(미도시)를 도포하고 패터닝하여 기판(104)의 영역들을 노출시킨 다음, 기판(104)의 노출된 부분들을 원하는 깊이로 에칭함으로써 형성될 수 있다. TSV 개구들은 적어도 기판(104) 내에 및/또는 그 위에 형성된 능동 디바이스들(209)보다 더 멀리 기판(104) 내로 연장되도록 형성될 수 있고, 기판(104)의 최종적인 희망하는 높이보다 큰 깊이까지 연장될 수 있다. 따라서, 깊이는 전체 설계들에 의존적이지만, 깊이는 기판(104) 상의 능동 디바이스들로부터 약 50 ㎛의 깊이와 같이, 기판(104) 상의 능동 디바이스들로부터 약 20 ㎛와 약 200㎛ 사이에 있을 수 있다.
TSV 개구들이 기판(104) 내에서 형성되면, TSV 개구들은 라이너(예시되지 않음)로 라이닝될 수 있다. 라이너는 예를 들어, TEOS(tetraethylorthosilicate) 또는 실리콘 질화물로 형성된 산화물일 수 있지만, 임의의 적합한 유전체 재료가 대안적으로 사용될 수 있다. 라이너는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 프로세스를 사용하여 형성될 수 있지만, 물리 기상 증착 또는 열 프로세스와 같은 다른 적합한 프로세스들이 대안적으로 사용될 수 있다. 추가적으로, 라이너는 약 1 ㎛와 같이, 약 0.1 ㎛와 약 5 ㎛ 사이의 두께로 형성될 수 있다.
라이너가 TSV 개구들의 측벽들 및 하단을 따라 형성되면, 배리어 층(또한 독립적으로 예시되어 있지 않음)이 형성될 수 있고 TSV 개구들의 나머지는 제1 도전성 재료로 충전되어 TSV들(112)을 형성할 수 있다. 제1 도전성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금들, 도핑된 폴리실리콘, 이들의 조합들 등과 같은 다른 적합한 재료들이 대안적으로 이용될 수 있다. 제1 도전성 재료는 시드층(미도시) 상에 구리를 전기도금하고, TSV 개구들을 충전 및 과충전시킴으로써 형성될 수 있다. TSV 개구들이 충전되면, TSV 개구들의 외부에 있는 과잉 라이너, 배리어층, 시드층, 및 제1 도전성 재료는 화학적 기계적 연마(CMP)과 같은 평탄화 프로세스를 통해 제거될 수 있으나, 임의의 적합한 제거 프로세스가 사용될 수 있다. 몇몇 실시예들에서, TSV들(112)은 약 2 ㎛와 같은, 약 0.5 ㎛ 내지 10 ㎛의 폭을 갖도록 형성될 수 있다. 몇몇 실시예들에서, TSV들(112)은 약 10 ㎛와 같은, 약 1 ㎛ 내지 40 ㎛의 피치를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
몇몇 실시예들에서, 다수의 반도체 디바이스들(102)은 동일한 기판(104) 상에 형성되고, 그 후 개별 반도체 디바이스들(102)을 형성하도록 싱귤레이팅된다. 반도체 디바이스들(102)은 쏘잉(sawing) 프로세스, 레이저 프로세스, 에칭 프로세스 등, 또는 이들의 조합을 사용하여 싱귤레이팅될 수 있다. 싱귤레이팅 후, 몇몇 실시예들에서, 반도체 디바이스(102)는 약 100 ㎛와 같은 약 30 ㎛ 내지 약 200 ㎛의 두께를 가질 수 있다. 몇몇 실시예들에서, 반도체 디바이스(102)는 약 30 mm2와 같은 약 1 mm2 내지 약 850 mm2의 면적을 가질 수 있다. 반도체 디바이스(102)는 이들과 다른 치수들을 가질 수 있다. 몇몇 실시예들에서, 알려진 양호한 다이(KGD, known good die)들은 싱귤레이션 전 또는 후에 결함 다이들로부터 분리될 수 있다.
도 3은 제1 웨이퍼(120)에 대한 반도체 디바이스들(102)의 본딩을 예시한다. 몇몇 실시예들에서, 제1 웨이퍼(120)는 반도체 디바이스(102)와 함께 작동하도록 반도체 다이(별도로 예시되지 않음)가 형성되는 애플리케이션 프로세서 웨이퍼일 수 있다. 그러나, 추가 메모리 또는 다른 기능부와 같은 임의의 적절한 기능부가 또한 이용될 수 있다. 제1 웨이퍼(120)는 제2 기판(122) 및 제2 능동 디바이스들(도 3에 별도로 예시되지 않음)를 포함할 수 있다. 실시예에서, 제2 기판(122) 및 제2 능동 디바이스들은 도 2와 관련하여 위에서 설명된 제1 기판(104) 및 제1 능동 디바이스와 유사할 수 있다. 예를 들어, 제2 기판(122)은 반도체 기판일 수 있고, 제2 능동 디바이스들은 제2 기판(122) 상에 또는 내에 형성된 능동 및 수동 디바이스들일 수 있다. 그러나, 임의의 적합한 기판 및 능동 디바이스들이 이용될 수 있다.
제1 웨이퍼(120)는 또한 제2 금속배선 층(124), 제2 본드 층(126) 및 제2 본드 금속(128)을 포함할 수 있다. 일 실시예에서, 제2 금속배선 층(124), 제2 본드 층(126) 및 제2 본드 금속(128)은 제1 금속배선 층(106), 제1 본드 층(108) 및 제1 본드 금속(110)과 유사할 수 있다. 예를 들어, 제2 본드 금속(128)은 제2 본드 층(126)이 형성된 후 제2 본드 층(126)에 배치된 금속일 수 있다.
다른 실시예에서, 제2 본드 금속(128) 및 제2 본드 층(126)은 제2 금속배선 층(124)의 일부로서 형성된다. 예를 들어, 제2 본드 층(126)은 능동 디바이스들 위에 놓인 초기 유전체 층으로서 형성될 수 있는 반면, 제2 본드 금속(128)은 제2 본드 층(126) 내에 그리고 "via0”구성으로서 알려진 능동 디바이스들에 인접하여 형성될 수 있다. 그러나, 제2 본드 금속(128) 및 제2 본드 층(126)을 위한 임의의 적합한 배열이 이용될 수 있다.
제2 본드 층(126) 및 제2 본드 금속(128)이 형성된 후, 반도체 디바이스들(102)은 제1 웨이퍼(120)에 본딩될 수 있다. 몇몇 실시예들에서, 반도체 디바이스들(102)은 예를 들어 하이브리드 본딩 프로세스를 사용하여 제1 웨이퍼(120)에 본딩될 수 있으며, 여기서 제1 본드 층(108)은 제2 본드 층(126)에 본딩되고 제1 본드 금속(110)은 제2 본드 금속(128)에 본딩된다. 몇몇 실시예들에서, 제1 웨이퍼(120) 및 반도체 디바이스들(102)의 상부면들은 먼저 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출 등, 또는 이들의 조합을 이용하여 활성화될 수 있다. 그러나, 임의의 적합한 활성화 프로세스가 이용될 수 있다.
활성화 프로세스 후, 제1 웨이퍼(120) 및 반도체 디바이스들(102)은 예를 들어 화학적 린스를 사용하여 세정될 수 있고, 그 후 반도체 디바이스들(102)이 제1 웨이퍼(120)와 물리적으로 접촉하도록 정렬되고 배치된다. 반도체 디바이스들(102)은 예를 들어, 픽-앤-플레이스 프로세스를 사용하여 제1 웨이퍼(120) 상에 배치될 수 있다. 그 후, 제1 웨이퍼(120) 및 반도체 디바이스들(102)은 제1 웨이퍼(120)를 반도체 디바이스들(102)에 하이브리드 본딩하기 위해 열처리 및 접촉 압력을 받는다. 예를 들어, 제1 웨이퍼(120) 및 반도체 디바이스들(102)은 약 200 kPa 이하의 압력 및 약 200 ℃ 내지 약 400 ℃의 온도를 가하여 제1 본드 층(108) 및 제2 본드 층(126)을 용융시킬 수 있다. 제1 웨이퍼(120) 및 반도체 디바이스들(102)은 그 후 제1 본드 금속(110) 및 제2 본드 금속(128)의 재료에 대한 공융점 이상의 온도, 예를 들어 약 150 ℃ 내지 약 650 ℃의 온도로 처리되어 금속 본드 패드들을 용융시킬 수 있다. 이러한 방식으로, 제1 웨이퍼(120) 및 반도체 디바이스들(102)의 용융은 하이브리드 본딩 디바이스를 형성한다. 몇몇 실시예들에서, 본딩된 다이들은 본드를 강화하거나 마무리하기 위해 베이킹, 어닐링, 압축, 또는 다른 방식으로 처리된다.
추가로, 상기 설명은 제2 본딩 금속(128)이 제2 금속배선 층(124) 내에 있고 제1 본딩 금속(110)이 제1 금속배선 층(106) 위에 있는 것으로 설명하였지만, 이는 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 제1 금속배선 층(106) 내에 (예를 들어, 비아0 층 내에) 위치되는 제1 본딩 금속(110)을 포함하는 임의의 적절한 조합이 가능하다. 다른 실시예들에서, 제1 웨이퍼(120)는 직접 표면 본딩, 금속-금속 본딩, 또는 다른 본딩 프로세스에 의해 반도체 디바이스들(102)에 본딩될 수 있다. 직접 표면 본딩 프로세스는 세척 및/또는 표면 활성화 프로세스를 통해 유전체-유전체 본드 또는 기판-기판 본드를 생성한 후, 접합된 표면들에 압력, 열 및/또는 기타 본딩 프로세스 단계들을 적용한다. 몇몇 실시예들에서, 제1 웨이퍼(120), 반도체 디바이스들(102)은 도전성 엘리먼트들을 용융시킴으로써 달성되는 금속-금속 본딩에 의해 본딩된다. 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 4은 TSV들(112)을 노출시키기 위한 반도체 디바이스(102)의 씨닝을 예시한다. 실시예에서, 반도체 디바이스들(102)의 씨닝은 화학 기계적 평탄화(CMP) 프로세스와 같은 평탄화 프로세스를 이용하여 수행될 수 있으며, 여기서 평면형 표면이 형성되고 TSV들(112)이 노출될 때까지 재료를 반응시키고 연마하기 위하여 에천트들 및 연마재들이 연마 플래튼(grinding platen)과 함께 이용된다. 그러나, 일련의 하나 이상의 에칭 프로세스와 같은 TSV들(112)을 노출시키는 임의의 다른 적합한 방법이 또한 이용될 수 있다.
도 5는 제2 본드 금속(128) 상에 유전체 관통 비아(TDV, through dielectric via)들(130)의 형성을 예시한다. 다른 실시예들에서, TDV들(130)은 형성되지 않는다. 실시예에서, TDV들(130)은 제2 본드 금속(128) 위에 (또는 원한다면 별도로 배치된 시드 층 위에) 포토레지스트(도 5에 별도로 예시되지 않음)를 초기에 배치하고 패터닝함으로써 형성될 수 있다. 실시예에서, 포토레지스트에 형성된 패턴은 TDV들(130)에 대한 패턴이다. TDV들(130)은 반도체 디바이스들(102)의 상이한 면들 상에 형성될 수 있다. 그러나 TDV들(130)의 패턴에 대한 임의의 적합한 배열이 또한 이용될 수 있다. 몇몇 실시예들에서, TDV들(130)은 TSV들(112)의 피치보다 큰 피치를 가질 수 있다.
포토레지스트가 배치되고 패터닝되면, TDV들(130)이 포토레지스트 내에 형성될 수 있다. 실시예에서, TDV들(130)은 구리, 텅스텐, 다른 도전성 금속들 등과 같은 하나 이상의 도전성 재료를 포함하며, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. TDV들(130)의 도전성 재료가 형성된 후, 포토레스트는 플라즈마 애싱 프로세스 또는 습식 화학적 스틀깁과 같은 적합한 제거 프로세스를 사용하여 제거될 수 있다. 몇몇 실시예들에서, TDV들(130)은 약 150 ㎛와 같은, 약 10 ㎛ 내지 약 200 ㎛의 폭을 갖도록 형성될 수 있다. 부가적으로, TDV들(130)은 약 180 ㎛와 같은, 약 35 ㎛ 내지 약 250 ㎛의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
TDV들(130)의 형성 후, 몇몇 실시예들에서, 각각의 반도체 디바이스들(102)의 제1 기판(104)은 리세스될 수 있다. 제1 기판들(104)은 예를 들어 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하여 리세싱될 수 있다. 그러나, TSV들(112)이 제1 기판(104)으로부터 멀리 연장되도록 제1 기판들(104)을 리세싱하는 임의의 적합한 방법이 이용될 수 있다. 이러한 방식으로, TSV들(112)은 후속 프로세싱 단계들에서 외부 연결을 용이하게 하기 위해 다이 패키지(100)의 제1 기판(104)으로부터 돌출될 수 있다.
도 6으로 돌아가면, 유전체 층(132)이 형성되고 싱귤레이션 프로세스가 수행되어 개별 다이 패키지들(100)을 형성한다. 개별 다이 패키지(100)가 도 6에 도시된다. 제1 기판(104)을 리세싱한 후, 유전체 층(132)이 반도체 디바이스들(102) 및 TDV들(130) 위에 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(132)은 저온 폴리이미드 재료와 같은 재료일 수 있지만, PBO, 다른 폴리머, 수지, 에폭시 등 또는 이들의 조합들과 같은 임의의 다른 적합한 유전체도 또한 이용될 수 있다. 몇몇 실시예들에서, 절연체 층(132)은 경화될 수 있다.
유전체 층(132)의 형성 후, 제1 웨이퍼(120)는 씨닝될 수 있고, 그 후 개별 다이 패키지(100)를 싱귤레이팅하기 위해 싱귤레이션 프로세스가 수행될 수 있다. 실시예에서, 제1 웨이퍼(120)의 후면은 예를 들어 CMP 프로세스 또는 그라인딩 프로세스와 같은 평탄화 프로세스를 이용하여 씨닝될 수 있다. 그러나, 일련의 하나 이상의 에칭 또는 연마 및 에칭의 조합과 같은 제1 웨이퍼(120)를 씨닝하기 위한 임의의 적합한 프로세스가 또한 이용될 수 있다.
몇몇 실시예들에서, 유전체 층(132)은 TDV들(130) 및 TSV들(112)을 커버하도록 형성될 수 있으며, 후속하여 TDV들(130) 및 TSV들(112)을 노출시키도록 리세싱될 수 있다. 유전체 층(132)은 예를 들어 CMP 프로세스 또는 그라인딩 프로세스와 같은 평탄화 프로세스를 사용하거나, 또는 예를 들어 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하여 리세싱될 수 있다. 그러나, 유전체 층(132)을 리세싱하는 임의의 적합한 방법이 이용될 수 있다. 이러한 방식으로, TDV들(130) 및 TSV들(130)은 후속 프로세싱 단계들에서 외부 연결을 용이하게 하기 위해 노출된다.
몇몇 실시예들에서, 유전체 층(132)의 형성 후에 (그리고 옵션적 리세싱 단계 후에) 유전체 층(132)의 표면들, TDV들(130) 및 TSV들(112)은 프로세스 편차들 내에서 동일 평면 상에 있다. 제1 웨이퍼(120)는 쏘잉(sawing) 프로세스, 레이저 프로세스, 에칭 프로세스 등, 또는 이들의 조합을 사용하여 싱귤레이팅될 수 있다.
도 7 내지 도 12b는 몇몇 실시예들에 따른, 반도체 디바이스들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들 및 평면도들이다. 도 13 내지 도 18d는 다양한 실시예들에 따른 활성 및 더미 커넥터들의 구성들의 단면도들 및 평면도들이다. 도 7 내지 도 12a 및 도 19 내지 도 25에서, 디바이스 패키지(200)는 다양한 집적 회로 디바이스들(50) 및 다이 패키지들(100)을 인터포저(170)의 전면에 본딩함으로써 형성된다. 몇몇 실시예들에서, 디바이스 패키지(200)는 칩-온-웨이퍼(CoW) 패키지이지만, 실시예들이 다른 3차원 집적 회로(3DIC, three-dimensional integrated circuit) 패키지들에 적용될 수 있음을 이해해야 한다. 도 25에서, 디바이스 패키지(400)는 디바이스 패키지(200)를 패키지 기판에 장착함으로써 형성된다. 실시예에서, 디바이스 패키지(400)는 칩-온-웨이퍼-온-기판(CoWoS®) 패키지이지만, 실시예들이 다른 3DIC 패키지들에 적용될 수 있음을 이해해야 한다.
도 7은 몇몇 실시예들에 따른 인터포저(170)의 단면도이다. 단 하나의 인터포저(170)만이 도시되어 있지만, 인터포저(170)는 다수의 디바이스 구역들을 갖는 웨이퍼에 형성될 수 있고 각각의 디바이스 구역은 하나의 인터포저(170)를 형성하는 데 사용된다는 것을 이해해야 한다. 인터포저(170)는 기판(172) 관통 비아(174) 및 상호연결 구조물(176)을 포함한다.
기판(172)은 벌크 반도체 기판, SOI 기판, 다층 반도체 기판 등일 수 있다. 기판(172)의 반도체 재료는 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들일 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 기판(172)은 도핑되거나 도핑되지 않을 수 있다. 트랜지스터들과 같은 능동 디바이스들은 기판(172)의 전면 표면(예를 들어, 위쪽을 향하는 표면) 내에 및/또는 상에 있을 수 있다(또는 없을 수 있다). 커패시터들, 레지스터들, 다이오드들 등과 같은 수동 디바이스들이 기판(172)의 전면 표면 내에 및/또는 상에 있을 수 있다(또는 없을 수 있다).
관통 비아들(174)은 기판(172)의 전면 표면으로부터 기판(172) 내로 연장되도록 형성된다. 관통 비아들(174)은 기판(172)이 실리콘 기판일 때 기판 관통 비아들 또는 실리콘 관통 비아들(TSV)로도 종종 지칭된다. 관통 비아들(46)은 예를 들어 에칭, 밀링, 레이저 기법들, 이들의 조합 등에 의해 기판(172)에 리세스들을 형성함으로써 형성될 수 있다. 얇은 유전체 재료는 예컨대 산화 기법의 사용에 의해 리세스들에 형성될 수 있다. 얇은 배리어 층은 예컨대 CVD, 원자 층 증착(ALD), 물리 기상 증착(PVD), 열 산화, 이들의 조합들 등에 의해 개구들에 그리고 기판(172)의 전면 위에 컨포멀 성막될 수 있다. 배리어 층은 질화물 또는 산질화물, 예컨대 티타늄 산화물, 티타늄 산질화물, 탄탈룸 질화물, 탄탈룸 산질화물, 텅스텐 질화물, 이들의 조합들 등으로 형성될 수 있다. 도전성 재료는 얇은 배리어 층 위에 그리고 개구들에 성막될 수 있다. 도전성 재료는 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합들 등에 의해 형성될 수 있다. 도전성 재료들의 예들은 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합들 등이다. 예를 들어, 화학 기계적 연마(CMP)에 의해 기판(172)의 전면으로부터 과잉 도전성 재료 및 배리어 층이 제거된다. 따라서, 관통 비아들(174)은 도전성 재료와 기판(172) 사이에 얇은 배리어 층을 갖는 도전성 재료를 포함할 수 있다.
상호연결 구조물(176)은 기판(172)의 전방 표면 위에 형성되고, 관통 비아들(174) 및/또는 기판(172)(존재한다면)의 디바이스들을 외부 디바이스들과 함께 및/또는 외부 디바이스들에 전기적으로 연결하는 데 사용된다. 상호연결 구조물(176)은 하나 이상의 유전체 층(들)(178) 및 유전체 층(들)에 각각의 금속배선 패턴(들)(180)을 포함할 수 있다. 금속배선 패턴들(180)은 임의의 디바이스들 및/또는 관통 비아들(174)을 외부 디바이스와 함께 및/또는 외부 디바이스에 상호연결하기 위해 비아들 및/또는 트레이스들을 포함할 수 있다. 유전체 층들(178)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-K 유전체 재료, 예컨대 PSG, BPSG, FSG, SiOxCy, 실리콘 온 글라스, 스핀 온 중합체, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합물들, 이들의 조합들 등으로 형성될 수 있다. 유전체 층들(178)은 스핀 코팅, CVD, PECVD, HDP-CVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 금속배선 패턴(180)은, 예를 들어, 유전체 층 상에 포토레지스트 재료를 성막하고 패터닝하여 금속배선 패턴이 될 유전체 층의 일부를 노출시키기 위해 포토리소그래피 기법들을 사용함으로써 유전체 층(178)에 형성될 수 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 유전체 층(178)의 노출된 부분들에 대응하는 유전체 층(178)에 리세스들 및/또는 개구들을 생성하기 위해 사용될 수 있다. 리세스들 및/또는 개구들은 확산 배리어 층으로 라이닝되고 도전성 재료로 채워질 수 있다. 확산 배리어 층은 ALD 등에 의해 성막된 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층으로 형성될 수 있으며, 도전성 재료는 구리, 알루미늄, 텅스텐, 은, 이들의 조합들 등으로 형성될 수 있고, CVD, PVD 등에 의해 성막될 수 있다. 유전체 층(178) 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예컨대 CMP를 사용함으로써 제거될 수 있다.
도 8 내지 도 10은 도 7의 일부의 상세도에서 상호연결부(176) 상의 전기 커넥터들의 형성을 예시한다. 도 8에서, 유전체 층(178)은 최상부 금속배선 패턴(180) 위로 연장되고 이를 덮도록 예시된다. 그러나, 몇몇 실시예들에서, 유전체 층(178)의 상부면들 및 최상부 금속배선 패턴(180)은 프로세스 편차 내에서 동일 평면 상에 있다. 도 8에서, 금속배선 패턴(180A)은 상호연결 구조물의 다른 금속배선 패턴들에 전기적으로 커플링되고, 후속하여 집적 회로 디바이스들(50) 및/또는 다이 패키지들(100)에 전기적으로 커플링될 수 있다(활성 금속배선 패턴(180A)으로도 또한 지칭될 수 있음). 금속배선 패턴(180B)은 상호연결 구조물의 다른 금속배선 패턴들로부터 전기적으로 격리되고(더미 금속배선 패턴(180B)으로도 또한 지칭될 수 있음), 후속하여 집적 회로 디바이스들(50) 및/또는 다이 패키지들(100)에 전기적으로 커플링되지 않을 것이다. 몇몇 실시예들에서, 최상부 금속배선 패턴들(180)(예시된 180A 및 180B가 그 일부임)은 패드들(180) 또는 언더범프 금속배선(UBM, underbump metallization)들(180)로 지칭될 수 있다.
단일 더미 패드(180B)가 예시되어 있지만, 몇몇 실시예들에서, 필요에 따라 더 많은 더미 패드들(180B)이 포함될 수 있다. 예를 들어, 단일 상호연결 구조물(176)은 인터포저(170)의 설계 및 전체 패키지 구조에 따라 수백, 수천 또는 그 이상의 더미 패드들(180B)을 포함할 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 더미 패드들(180B)은 상호연결부(176)의 특정 영역들/구역들에 배치되어 패드들(180)의 패턴 밀도를 증가시키고 이러한 특정 영역들/구역들에 도전성 범프들(204)을 형성하여 패드들(180)에서의 패턴 밀도의 차이 및 도전성 범프들(204)의 형성이 이러한 특정 영역들/구역들에서 도전성 범프들(204)의 형성 레이트를 변화시키도록 한다. 예를 들어, 도전성 범프들(204)은 전기 도금과 같은 도금 프로세스에 의해 형성될 수 있으며, 패드들(180) 및 도전성 범프들(204)의 패턴 밀도는 도금 레이트에 영향을 미치고 변화시킨다. 구체적으로, 패드들(180) 및 도전성 범프들(204)의 더 높은 패턴 밀도를 갖는 영역들/구역들은 더 느린 도금 레이트를 가지며, 패드들(180) 및 도전성 범프들(204)의 더 낮은 패턴 밀도를 갖는 영역들/구역들은 더 높은 도금 레이트를 갖는다. 아래에서 더 논의되는 바와 같이, 이러한 도금 레이트의 차이는 인터포저(170)에 후속하여 부착되는 다이 패키지들(100) 및 집적 회로 디바이스들(50) 및/또는 인터포저(170)의 휨을 처리하기 위해 인터포저(170)의 상이한 영역들/구역들에서 도전성 범프들(204)의 높이를 조정하는 데 사용될 수 있다.
도 9에서, 포토레지스트 재료(182)는 노출된 유전체 층(178)을 패터닝하기 위해 후속 패터닝 프로세스가 사용될 유전체 층(178)의 일부를 노출시키기 위하여 상호연결 구조물(176) 상에 성막되고 패터닝된다. 추가로 도 9에서, 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 유전체 층(178)의 노출된 부분들에 대응하는 패드들(180)의 부분들을 노출시키기 위해 유전체 층(178)에 리세스들 및/또는 개구들을 생성하는 데 사용될 수 있다.
도 10에서, 도전성 범프들(204) 및 도전성 커넥터들(206)을 포함하는 전기 커넥터들은 노출된 패드들(180) 상에 형성된다. 도전성 범프들(204A) 및 도전성 커넥터들(206A)(활성 도전성 범프들(204A) 및 활성 도전성 커넥터들(206A)로도 또한 지칭될 수 있음)은 활성 금속배선 패턴(180A)에 전기적으로 커플링되고, 후속하여 집적 회로 디바이스들(50) 및/또는 다이 패키지들(100)에 전기적으로 커플링될 수 있다. 도전성 범프들(204B) 및 도전성 커넥터들(206B)(더미 도전성 범프들(204B) 및 더미 도전성 커넥터들(206B)로도 또한 지칭될 수 있음)은 더미 금속배선 패턴(180B)에 전기적으로 커플링되고, 이는 상호연결 구조물의 다른 금속배선 패턴들로부터 전기적으로 격리되고 후속하여 집적 회로 디바이스들(50) 및/또는 다이 패키지들(100)에 전기적으로 커플링되지 않을 것이다.
도전성 범프들(204)은 구리, 알루미늄, 금, 니켈, 팔라듐 등 또는 이들의 조합들과 같은 도전성 재료로 형성되고, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 도전성 범프들(204)에는 솔더가 없을 수 있고, 실질적으로 수직 측벽들을 가질 수 있으며, 필라들로 지칭될 수 있다. 도전성 범프들(204)은 상호연결 구조물(176)에 전기적 및 물리적으로 연결된다. 활성 도전성 커넥터들(206A)은 도전성 범프들(204)을 후속하여 본딩된 디바이스들(100 및 50)과 같은 다른 디바이스들 상의 커넥터들에 본딩된다(도 12a 내지 도 12b 참조). 더미 도전성 커넥터들(206B)은 도전성 범프들(204)을 임의의 다른 디바이스들에 본딩하지 않는다(도 12a 내지 도 12b 참조). 도전성 커넥터들(206)은 솔더와 같은 도전성 재료로 형성될 수 있고 솔더 캡으로 지칭될 수 있다. 도전성 커넥터들(206)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 방법들을 통해 도전성 범프들(204) 상에 땜납 층을 초기에 형성함으로써 형성될 수 있다. 솔더 층이 형성되면, 도전성 커넥터들(206)을 원하는 범프 형상들로 성형하기 위해 리플로우(reflow) 프로세스가 수행될 수 있다. 도전성 범프들(204) 및 도전성 커넥터들(206)은 함께 마이크로 범프들을 형성한다.
도 11은 도 8 내지 10의 상세도에서 논의된 바와 같이 패드들(180) 상에 형성된 도전성 범프들(204) 및 도전성 커넥터들(206)을 갖는 도 7의 구조물을 예시한다.
도 12a에서, 다중 집적 회로 디바이스들(50) 및 하나 이상의 다이 패키지(100)가 인터포저(170)에 부착된다. 복수의 집적 회로 디바이스들(50) 및 하나 이상의 다이 패키지(100)는 예를 들어 픽 앤 플레이스 툴을 사용하여 상호연결 구조물(176)에 부착될 수 있다.
다양한 집적 회로 디바이스(50)는 상이한 기능들을 갖는 다수의 디바이스들을 포함할 수 있다. 상호연결 구조물들(54 및 176)은 집적 회로 디바이스들(50) 및 인터포저(170)를 물리적 및 전기적으로 연결하기 위해 연결된다. 집적 회로 디바이스들(50)은 각각 단일 기능을 가질 수 있거나(예를 들어, 로직 디바이스, 메모리 다이 등), 또는 다수의 기능들을 가질 수 있다(예를 들어, SoC). 실시예에서, 집적 회로 디바이스들(50)은 HBM 모듈들과 같은 메모리 디바이스들이다. 집적 회로 디바이스들(50)은 또한 CPU들과 같은 로직 디바이스들을 포함할 수 있다.
다이 패키지(100)(예시적인 다이 패키지(100)가 도 6에 도시됨)는 다수의 디바이스들을 포함한다. 다이 패키지(100)의 TDV들(130) 및 관통 비아들(112)은 도전성 커넥터들(206)에 연결되어 다이 패키지(100) 및 인터포저(170)를 물리적 및 전기적으로 연결한다.
하나 이상의 다이 패키지(100)의 후면들은 상호연결 구조물(176)로부터 높이(H1)에 배치되고, 집적 회로 디바이스들(50)의 후면들은 상호연결 구조물(176)로부터 높이(H2)에 배치된다. 높이들(H1 및 H2)은 동일하거나 상이할 수 있다. 몇몇 실시예들에서, 높이(H1)는 약 50 ㎛ 내지 약 800 ㎛ 범위이고, 높이(H2)는 약 50 ㎛ 내지 약 800 ㎛ 범위이다.
인터포저(170)가 웨이퍼에 형성되는 실시예들에서, 다중 집적 회로 디바이스들(50) 및 하나 이상의 다이 패키지(100)는 웨이퍼의 상이한 디바이스 구역들에 부착될 수 있으며, 이는 후속 단계들에서 싱귤레이팅되어 다수의 디바이스 패키지들(200)을 형성할 것이다. 도 12b는 구역들(200A 및 200B)을 보여주는 도 12a의 구조물의 예시적인 평면도들이다. 구역들(200A 및 200B)은 각각 다수의 디바이스들(50) 및 단일의 다이 패키지(100)를 포함한다. 도 12b의 실시예와 같은 몇몇 실시예들에서, 집적 회로 디바이스들(50)은 다이 패키지(100)에 인접하게 대칭적으로 배치된다. 몇몇 실시예들에서, 집적 회로 디바이스들(50)은 다이 패키지(100)에 인접하여 비대칭적으로 배치된다. 비대칭 레이아웃은 집적 회로 디바이스들(50)이 다이 패키지(100)의 입력/출력(I/O) 연결 구역들에 더 가깝게 위치되도록 할 수 있다.
도시된 실시예에서, 다중 집적 회로 디바이스들(50) 및 하나 이상의 다이 패키지(100)는 도전성 범프들(202)(활성 도전성 범프들(202)로도 또한 지칭될 수 있음), 활성 도전성 범프들(204A) 및 도전성 커넥터들(206)을 포함하는 연결부들로 상호연결 구조물(176)에 부착된다. 활성 도전성 범프들(202)은 상호연결 구조물(54)에 전기적 및 물리적으로 연결되고, 활성 도전성 범프들(204A)은 상호연결 구조물(176)에 전기적 및 물리적으로 연결된다. 도전성 커넥터들(206)은 활성 도전성 범프들(202 및 204A)을 본딩한다.
상호연결 구조물(176) 상의 더미 도전성 범프들(204B) 및 더미 도전성 커넥터들(206B)은 상호연결 구조물에 본딩되는 다중 집적 회로 디바이스들(50) 또는 하나 이상의 다이 패키지(100)에 연결되지 않는다. 예시된 실시예에서, 더미 도전성 범프들(204B) 및 더미 도전성 커넥터들(206B)에 본딩될 대응 활성 도전성 범프들(202)이 없다. 몇몇 실시예들에서, 다중 집적 회로 디바이스들(50) 및 하나 이상의 다이 패키지(100)는 또한 더미 도전성 범프들(204B) 및 더미 도전성 커넥터들(206B)에 본딩될 수 있는 더미 도전성 범프들(202)을 포함할 수 있다.
도 13 및 도 14는 다이 패키지(100)와 인터포저(170)를 본딩하기 전과 후에 패키지(300)의 일부의 단순화된 버전들을 예시한다. 도 13에서, 다이 패키지(100) 및 인터포저(170)의 일부는 함께 본딩되기 전에 도시된다. 도 13에 예시된 바와 같이, 다이 패키지(100)는 다이 패키지(100) 상의 활성 도전성 범프들(202) 상에 형성된 활성 도전성 커넥터들(206A)의 본딩 표면들이 만곡된 프로파일(310A)을 따르도록, 휘거나 만곡된다. 이 예에서, 다이 패키지(100)는 에지들이가 중앙 구역(때때로 스마일링(smiling) 프로파일로도 지칭됨)보다 높게 연장되도록 만곡된다. 몇몇 실시예들에서, 다이 패키지는 에지가 중앙 구역(때때로 프라우닝(frowning) 프로파일로도 지칭됨)보다 낮게 연장되도록 만곡된다(예를 들어,도 17 참조). 다이 패키지(100) 상의 활성 도전성 범프들(202) 상에 형성된 활성 도전성 커넥터들(206A)의 본딩 표면들의 만곡된 프로파일(310A)은, 인터포저(170) 상의 활성 도전성 범프들(204A) 상에 형성된 활성 도전성 커넥터들(206A)의 본딩 표면들이 유사한 만곡된 프로파일을 갖지 않는 경우, 콜드 조인트들 또는 파손된 커넥터들과 같은 문제들을 야기할 수 있다.
상기에서 그리고아래에서 더 상세히 논의되는 바와 같이, 더미 도전성 범프들(204B)은 인터포저(170)의 특정 영역들/구역들에 배치되어, 도전성 범프들(204)에서의 패턴 밀도의 차이가 이들 특정 영역들/구역들에서의 도전성 범프들(204)에 대한 형성 레이트를 변화시키도록, 이들 특정 영역들/구역들에 도전성 범프들(204)에서의 패턴 밀도를 증가시킨다. 이러한 형성 레이트의 차이는 인터포저(170)에 후속하여 부착되는 다이 패키지들(100) 및 집적 회로 디바이스들(50) 및/또는 인터포저(170)의 휨을 처리하기 위해 인터포저(170)의 상이한 영역들/구역들에서 도전성 범프들(204)의 높이를 조정하는 데 사용될 수 있다. 따라서, 도 13에 예시된 바와 같이, 인터포저(170) 상의 활성 도전성 범프들(204A) 상에 형성된 활성 도전성 커넥터들(206A)의 본딩 표면들은 다이 패키지(100)의 만곡된 프로파일(310A)과 유사한 만곡된 프로파일(310B)을 따른다. 도 13의 예시된 실시예에서, 인터포저(170) 상의 활성 도전성 범프들(204A)은 인터포저(170)의 중앙 구역에서 더 짧아지고 중앙 구역으로부터 멀어질수록 더 커지도록 형성된다. 예를 들어, 외부 활성 도전성 범프들(204A)은 높이(H3)로 형성될 수 있고, 중앙 활성 도전성 범프들(204A)은 높이(H5)로 형성될 수 있으며, 외부 및 중앙 범프들 사이의 활성 도전성 범프들(204A)은 높이(H4)로 형성될 수 있다. 몇몇 실시예들에서, 높이(H3)는 H4 및 H5보다 크고, 높이(H4)는 H5보다 크고 H3보다 작으며, 높이(H5)는 H4 및 H5보다 작다. 몇몇 다른 실시예들에서, 이들 높이들의 관계는 H5가 가장 크고 H3가 가장 작도록 반전될 수 있다. 다른 실시예들에서, 높이(H4)는 가장 큰 높이일 수 있다.
몇몇 실시예들에서, 다이 패키지(100)의 하부면은 다이 패키지(100)의 에지에서의 하부 표면이 거리(D1)만큼 다이 패키지(100)의 중앙 구역의 하부 표면보다 높도록 만곡될 수 있다. 몇몇 실시예들에서, 거리(D1)는 20 ㎛ 내지 50 ㎛의 범위이다.
도 14에서, 다이 패키지(100)는 다이 패키지(100)의 휨 및/또는 곡선을 설명하기 위해 다양한 높이들을 갖는 인터포저(170) 상의 활성 도전성 범프들(204A)로 인터포저(170)에 본딩된다.
도 15는 인터포저(170)의 일부 상의 활성 및 더미 도전성 패드들(180A 및 180B)의 예시적인 레이아웃(및 따라서 활성 및 더미 도전성 범프들(204A 및 204B)의 레이아웃)을 예시한다. 예시된 부분에서 인터포저(170)는 구역들(402, 404)으로 나뉘며, 구역들(402)은 더미 패드들(180B)이 형성될 수 있는 구역들이고 구역들(404)은 더미 패드들(180B)이 형성될 수 없는 구역들이다. 몇몇 실시예들에서, 구역들(402)은 거리(D2)만큼 활성 패드들(180A)로부터 분리된다. 몇몇 실시예들에서, 거리(D2)는 15 ㎛ 내지 50 ㎛의 범위이다. 거리(D2)는 더미 도전성 범프들(204B)이 활성 도전성 범프들(204A)을 방해하는 것을 보장한다. 도 15는 구역들(402 및 404)에 대한 바둑판 패턴을 예시하지만, 구역들(402)에 대한 예를 들어 행들, 열들, 동심원들 등 또는 이들의 조합과 같은 다른 패턴들이 본 개시물의 범위 내에 있다.
도 16a, 도 16b, 도 16c 및 도 16d는 활성 도전성 범프들(204A)이 도 13 및 도 14에서 스마일링 곡선 프로파일(310B)을 달성하도록 하기 위한 구역(200A 또는 200B)(도 12b 참조)의 레이아웃의 실시예들이다. 도 16a에 도시된 바와 같이, 다이 패키지(100)의 풋프린트 내의 활성 및 더미 패드들(180A 및 180B)의 레이아웃은 다수의 존(zone)들 또는 영역들(도 16a 내지 도 16d에서 존 1 내지 존 3으로 라벨 붙여짐)으로 구성되어, 더미 패드들(180B)은 상이한 존들 각각에서 상이할 수 있다. 도 16a 내지 도 16d에서, 다이 패키지(100)의 풋프린트 내의 더미 패드들(180B)의 레이아웃은 3 개의 존으로 분할되고, 존 1 및 존 2는 다이 패키지(100)의 풋프린트의 중심점에 중심을 둔 동심원들에 의해 형성되고, 존 3은 다이 패키지(100)의 풋프린트의 나머지 부분이다. 도 16a 내지 도 16d에서, 존 1은 다이 패키지(100)의 풋프린트의 중앙에 있고, 존 2는 존 1을 둘러싸는 링이고, 존 3은 존 1 또는 존 2에 있지 않은 다이 패키지(100)의 풋프린트의 나머지 부분이다.
전술한 바와 같이, 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 활성 도전성 범프들(204A)의 형성된 높이에 영향을 미쳐, 활성 및 더미 패드들(180A 및 180B)의 더 큰 패턴 밀도는 더 짧은 활성 도전성 범프들(204A)로 이어진다. 도 13 및 도 14의 스마일링 곡선 프로파일(310B)을 달성하기 위해 - 다이 패키지(100)의 풋프린트의 외부 에지들을 향한 더 큰 활성 도전성 범프들(204A)와 다이 패키지(100)의 풋프린트의 중앙 구역에서의 더 짧은 활성 도전성 범프들(204A)을 사용하여 ? 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 다이 패키지(100)의 풋프린트의 중앙 구역에서 더 클 필요가 있다. 이 실시예에서, 존 1에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2 및 존 3 모두보다 크고, 존 3에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2 및 존 2 모두보다 작고, 존 2에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2와 존 1 사이에 있다.
도 16a에서, 더미 패드들(180B)은 형상이 원형이고 상이한 존들에서 상이한 사이즈를 갖는다. 예를 들어, 더미 패드들(180B)은 존 1에서 가장 크고, 존 2에서 더 작고, 존 3에서 가장 작다(또는 존재하지 않음). 도 16b는 더미 패드들(180B)이 상이한 형상을 갖고 정사각형 또는 직사각형 인 것을 제외하고는 도 16a와 유사한 구성을 예시한다.
도 16c에서, 더미 패드들(180B)은 형상이 원형이고 각각의 존에서 유사한 사이즈이며, 상이한 존들은 구역들(402) 각각에서 상이한 개수의 더미 패드들(180B)을 갖는다. 예를 들어, 존 1은 구역(402) 당 가장 많은 더미 패드들(180B)을 갖고, 존 2는 존 1보다 구역(402) 당 더 적은 더미 패드들(180B)을 갖고, 존 3은 존 2보다 구역(402) 당 더 적은 더미 패드들(180B)(아마도 0)을 갖는다. 도 16d는 더미 패드들(180B)이 상이한 형상을 갖고 정사각형 또는 직사각형 인 것을 제외하고는 도 16c와 유사한 구성을 예시한다.
다양한 사이즈 및 형상을 갖는 4 개의 구성들만이 예시되지만, 본 개시물은 존 1 내지 존 3의 다양한 패턴 밀도 목표들을 달성하기 위해 더 많은 사이즈 및 형상의 더미 패드들(180B)을 고려한다. 또한, 다이 패키지(100)의 풋프린트(또는 심지어 전체 인터포저(170)의 풋프린트)는 2 개 존들, 4 개 존들, 5 개 존들, 또는 더 많은 존들과 같은 더 많거나 더 적은 존들로 분할될 수 있다.
더미 패드들, 더미 범프들 및 더미 커넥터들이 다이 패키지(100)의 풋프린트 내에 있는 것으로만 설명되었지만, 몇몇 실시예들에서 더미 패드들, 더미 범프들 및 더미 커넥터들이 있다. 예를 들어, 집적 회로 디바이스들(50)의 풋프린트 내에 또는 집적 회로 디바이스(50) 및 다이 패키지들(100)의 풋프린트들 외부에 더미 패드들, 더미 범프들 및 더미 커넥터들이 있을 수 있다.
더미 패드들, 더미 범프들 및 더미 커넥터들이 다이 패키지(100)의 풋프린트 내에만 형성되는 실시예들에서, 집적 회로 디바이스들(50)의 풋프린트들 내의 도전성 범프들(204 및 202)은 동일한 높이들을 갖도록 형성되는 반면, 다이 패키지들(100)의 풋프린트들 내의 도전성 범프들(204 및/또는 202)은 상이한 높이들을 갖도록 형성된다.
도 17은 다이 패키지(100)와 인터포저(170)를 본딩하기 전의 패키지(300)의 일부의 단순화된 버전을 예시한다. 이 실시예는 이 실시예가 프라우닝 곡선 프로파일들(312A 및 312B)을 갖는 것을 제외하고 도 13 및 도 14의 실시예와 유사하다. 예를 들어, 이 실시예에서, 더 큰 활성 도전성 범프들(204A)은 인터포저(170)의 중앙 구역에 있고 더 짧은 활성 도전성 범프들(204A)은 중앙 구역 외부에 있다. 전술한 실시예에 관한 것과 유사한 이 실시예에 관한 세부사항들은 여기에서 반복되지 않을 것이다.
도 18a, 도 18b, 도 18c 및 도 18d는 활성 도전성 범프들(204A)이 도 17에서 프라우닝 곡선 프로파일(312B)을 달성하도록 하기 위한 구역(200A 또는 200B)(도 12b 참조)의 레이아웃의 실시예들이다. 이 실시예는 이 실시예가 프라우닝 곡선 프로파일들(312A 및 312B)을 갖는 것을 제외하고 도 16a 및 도 16b의 실시예와 유사하다. 전술한 실시예에 관한 것과 유사한 이 실시예에 관한 세부사항들은 여기에서 반복되지 않을 것이다.
도 17의 프라우닝 곡선 프로파일(312B)을 달성하기 위해 - 다이 패키지(100)의 풋프린트의 중앙 구역에서의 더 큰 활성 도전성 범프들(204A)과 다이 패키지(100)의 풋프린트의 중앙 구역 외부에서의 더 짧은 활성 도전성 범프들(204A)을 사용하여 ? 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 다이 패키지(100)의 풋프린트의 중앙 구역 외부에서 더 클 필요가 있다. 이 실시예에서, 존 1에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2 및 존 3 모두보다 작고, 존 3에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2 및 존 2 모두보다 크고, 존 2에서 활성 및 더미 패드들(180A 및 180B)의 패턴 밀도는 존 2와 존 1 사이에 있다.
도 18a에서, 더미 패드들(180B)은 형상이 원형이고 상이한 존들에서 상이한 사이즈를 갖는다. 예를 들어, 더미 패드들(180B)은 존 3에서 가장 크고, 존 2에서 더 작고, 존 1에서 가장 작다(또는 존재하지 않음). 도 18b는 더미 패드들(180B)이 상이한 형상을 갖고 정사각형 또는 직사각형 인 것을 제외하고는 도 18a와 유사한 구성을 예시한다.
도 18c에서, 더미 패드들(180B)은 형상이 원형이고 각각의 존에서 유사한 사이즈이며, 상이한 존들은 구역들(402) 각각에서 상이한 개수의 더미 패드들(180B)을 갖는다. 예를 들어, 존 3은 구역(402) 당 가장 많은 더미 패드들(180B)을 갖고, 존 2는 존 3보다 구역(402) 당 더 적은 더미 패드들(180B)을 갖고, 존 1은 존 2보다 구역(402) 당 더 적은 더미 패드들(180B)(아마도 0)을 갖는다. 도 18d는 더미 패드들(180B)이 상이한 형상을 갖고 정사각형 또는 직사각형 인 것을 제외하고는 도 16c와 유사한 구성을 예시한다.
인터포저(170)는 집적 회로 다이들 및/또는 웨이퍼의 휨을 처리할 수 있는 가변 높이들을 갖는 커넥터들을 갖는다. 몇몇 실시예들에서, 커넥터들은 도금 방법에 의해 형성된 마이크로 범프들이다. 이러한 실시예들에서, 가변 높이 마이크로 범프들은 집적 회로 디바이스 및 웨이퍼 중 하나 또는 둘 모두 상에 더미 마이크로 범프들을 삽입함으로써 형성 프로세스 동안 특정 구역(region)들에서 마이크로 범프들의 패턴 밀도를 조정함으로써 달성된다. 예를 들어, 제1 구역이 제2 구역에 비해 더 짧은 마이크로 범프 높이들을 갖기를 원하는 경우, 제1 구역에 더미 마이크로 범프들을 삽입함으로써 제1 구역의 마이크로 범프들의 패턴 밀도가 증가될 것이다. 이러한 가변 높이 커넥터들의 형성은 콜드 조인트(cold joint)들 또는 커넥터 파손을 방지할 수 있으며, 따라서 디바이스의 신뢰성 및 수율을 증가시킬 수 있다.
도 19에서, 언더필 재료(210)는 집적 회로 디바이스들(50)과 다이 패키지들(100)과및 상호연결 구조물(176) 사이에 분배된다. 언더필 재료(210)는 활성 및 도전성 범프들(202A/B 및 204A/B), 활성 및 더미 도전성 커넥터들(206A/B)을 둘러싼다. 언더필 재료(210)는 집적 회로 디바이스들(50) 및 다이 패키지들(100)의 측면들을 따라 위로 연장되는 필렛(fillet)들을 갖는다. 언더필 재료(210)는 폴리머, 에폭시, 몰딩 언더필 등과 같은 임의의 허용가능한 재료일 수 있다. 언더필 재료(210)는 모세관 유동 ㅍ로세스에 의해 형성될 수 있다. 언더필(210)은 더미 도전성 범프(204B) 및 더미 도전성 커넥터(206B)를 다이 패키지(100)로부터 분리하고 격리시킨다.
도 20에서, 인캡슐런트(212)는 다양한 컴포넌트들 상에 형성된다. 인캡슐런트(212)는 몰딩 컴파운드, 에폭시 등일 수 있으며, 압축 성형(compression molding), 트랜스퍼 성형(transfer molding) 등에 의해 도포될 수 있다. 인캡슐런트(212)는 집적 회로 디바이스들(50), 다이 패키지들(100) 및 언더필 재료(210)가 매립되거나 커버되도록, 상호연결 구조물(176) 위에 형성될 수 있다. 인캡슐런트(212)는 그 후 경화된다. 몇몇 실시예들에서, 인캡슐런트(212)는 인캡슐런트(212), 집적 회로 디바이스들(50) 및 다이 패키지들(100)의 상부면들이 평평하도록 씨닝된다.
도 21에서, 중간 구조물은 기판(172)의 후면의 프로세싱을 준비하기 위해 뒤집힌다. 중간 구조물은 후속 프로세싱을 위해 캐리어 기판(214) 또는 다른 적합한 지지 구조물 상에 배치될 수 있다. 예를 들어, 캐리어 기판(214)은 인캡슐런트(212)에 부착될 수 있다. 중간 구조물은 릴리스 층(216)에 의해 캐리어 기판(214)에 부착될 수 있다. 릴리즈 층(216)은 폴리머계 재료로 형성될 수 있으며, 이는 위에 놓인 구조물로부터 캐리어 기판(214)과 함께 제거될 수 있다. 몇몇 실시예들에서, 캐리어 기판(214)은 벌크 반도체 또는 유리 기판과 같은 기판이고, 약 300 mm의 두께와 같은 임의의 두께를 가질 수 있다. 몇몇 실시예들에서, 릴리즈 층(216)은 광열 변환(LTHC, light-to-heat-conversion) 릴리즈 코팅과 같은, 가열될 때 접착 특성을 상실하는 에폭시계 열-방출 재료이다.
도 22에서, 기판(172)은 관통 비아들(174)을 노출시키기 위해 씨닝된다. 몇몇 실시예들에서, 기판(172) 및 관통 비아들(174)의 노출된 표면들은 수평이다. 관통 비아들(174)의 노출은 그라인딩 프로세스, 화학 기계적 연마(CMP) 또는 기타 허용 가능한 제거 프로세스와 같은 씨닝 프로세스에 의해 달성될 수 있다. 몇몇 실시예들(미도시)에서, 관통 비아들(174)이 기판(172)의 후면으로부터 돌출되도록 기판(172)을 리세싱하기 위해 리세싱 프로세스가 수행될 수 있다. 리세싱 프로세스는 예를 들어 적합한 에치백 프로세스일 수 있다. 기판(172)의 후면 상에는 관통 비아들(174)의 돌출 부분들을 둘러싸고 보호하는 절연 층이 형성될 수 있다.
도 12에서, 재배선 구조물(220)이 기판(172)의 후면 위에 형성된다. 재배선 구조물(220)은 유전체 층(222), UBM들(224) 및 도전성 범프들(226)을 포함한다. 재배선 구조물(220)은 일례로서 도시된다. 더 많거나 더 적은 유전체 층들 및 도전성 층들이 재배선 구조물(220)에 형성될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스들은 반복될 수 있다.
재배선 구조물(220)을 형성하기 위한 예로서, 유전체 층(222)은 기판(172) 및 관통 비아들(174)의 후면 상에 성막된다. 몇몇 실시예들에서, 유전체 층(222)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 감광성 재료로 형성된다. 유전체 층(222)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 그 후 유전체 층(222)은 패터닝된다. 패터닝은 관통 비아들(174)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(222)이 감광성 재료일 때 유전체 층(222)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(222)이 감광성 재료인 경우, 유전체 층(222)은 노출 후에 현상될 수 있다.
UBM들(224)이 그 후 형성된다. UBM들(224)은 유전체 층(222)의 주 표면 상에 있고 그를 따라 연장되는 도전성 라인들을 포함한다. UBM들(224)은 관통 비아들(174)에 물리적 및 전기적으로 연결되도록 유전체 층(222)을 통해 연장되는 도전성 비아들을 더 포함한다. 시드 층(미도시)은 유전체 층(222) 위에 그리고 유전체 층(222)을 관통해 연장되는 개구들에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다.
유전체 층(228)이 그 후 형성되고 시드 층 상에 패터닝된다. 몇몇 실시예들에서, 유전체 층(228)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, 포토레지스트, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(228)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있고, 패터닝을 위해 노광될 수 있다. 유전체 층(228)의 패턴은 UBM들(224)에 대응한다. 패터닝은 유전체 층(228)을 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 그 후 유전체 층(228)의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료 및 시드 층의 아래 놓인 부분들의 조합은 UBM들(224)을 형성한다.
도전성 범프들(226)이 그 후 형성된다. 유전체 층(230)이 UBM들(224) 및 유전체 층(228) 상에 형성되고 패터닝된다. 유전체 층(230)은 유전체 층(228)과 유사할 수 있다. 유전체 층(230)은 패터닝을 위해 노광될 수 있다. 유전체 층(230)의 패턴은 도전성 범프들(226)에 대응한다. 패터닝은 유전체 층(230)을 통해 개구들을 형성하여 UBM들의 부분들을 노출시킨다. 도전성 재료는 그 후 유전체 층(230)의 개구들에 그리고 UBM들(224)의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. UBM들(224)이 유전체 층(230)의 개구에 의해 노출되기 때문에, 개구들에 시드 층이 형성되지 않는다. 오히려, 도전성 재료는 UBM들(224) 상에 직접 및 물리적으로 형성된다. 도전성 재료는 UBM들(224)의 도전성 재료를 형성하기 위해 사용되는 도금 프로세스와 동일한 도금 프로세스 파라미터들로 도금 프로세스를 수행함으로써 형성된다. 특히, UBM들(224)과 도전성 범프들(226) 사이에는 시드 층이 형성되지 않는다. 오히려, 도전성 범프들(226)의 도전성 재료는 UBM들(224)의 시드 층을 사용하여 도금 프로세스를 수행함으로써 형성된다.
도 24에서, 도전성 커넥터들(232)은 도전성 범프들(226) 상에 형성된다. 도전성 커넥터들(232)은 솔더와 같은 도전성 재료로 형성될 수 있고, 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 방법들을 통해 도전성 범프들(226) 상에 솔더 층을 초기에 형성함으로써 형성될 수 있다. 솔더 층이 형성되면, 도전성 커넥터들(232)을 원하는 범프 형상들로 성형하기 위해 리플로우(reflow) 프로세스가 수행될 수 있다. 도전성 커넥터들(232)은 볼 그리드 어레이(BGA, ball grid array) 커넥터들, 솔더 볼들, 제어된 붕괴 칩 연결(C4, controlled collapse chip connection) 범프들 등일 수 있다. UBM들(224)은 관통 비아들(174)로부터 도전성 커넥터들(232)을 측방향으로 오프셋한다. UBM들(224)과 도전성 범프들(226) 사이에 시드 층이 형성되지 않기 때문에, 도전성 범프들(226)은 UBM들(224)로부터 도전성 커넥터들(232)까지 연속적으로 연장되는 도전성 재료이다.
도 25에서, 캐리어 디본딩(de-bonding)은 캐리어 기판(214)을 인캡슐런트(212)로부터 분리(또는 디본딩)하도록 수행된다. 몇몇 실시예에 따르면, 디본딩은 릴리즈 층(216)이 광의 열 하에서 분해되어 캐리어 기판(214)이 제거될 수 있도록, 레이저 광 또는 자외선(UV) 광과 같은 광을 릴리즈 층(216)에 투영하는 것을 포함한다. 구조물은 그 후 뒤집혀 테잎 상에 배치된다. 후속하여, 인터포저(170)는 인접한 디바이스 구역들 사이의 스크라이브 라인 구역들을 따라 싱귤레이팅되어 디바이스 패키지(200)를 형성한다. 싱귤레이션은 쏘잉(sawing), 다이싱 등에 의해 이루어질 수 있다. 싱귤레이션 프로세스의 결과로, 인터포저(170) 및 인캡슐런트(212)의 에지들은 동일 말단에 있다. 즉, 인터포저(170)의 외부 측벽들은 인캡슐런트(212)의 외부 측벽들과 동일한 폭을 갖는다. 유전체 층(228) 및 유전체 층(230)은 캐리어 디본딩 전 또는 후에 옵션적으로 제거될 수 있다.
도 26에서, 디바이스 패키지(300)는 디바이스 패키지(200)를 패키지 기판(410)에 장착함으로써 형성된다. 패키지 기판(410)은 실리콘, 게르마늄 등과 같은 반도체 재료로 만들어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 부가적으로, 패키지 기판(410)은 SOI 기판일 수 있다. 몇몇 실시예들에서, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(410)은 섬유 유리 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT, bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 보드(PCB, printed circuit board) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 막들을 구축하는 것은 패키지 기판(410)에 사용될 수 있다.
패키지 기판(410)은 능동 및 수동 디바이스들을 포함할 수 있다. 본 기술분야의 당업자는 디바이스 패키지(400)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 캐패시터들, 레지스터들, 이들의 조합 등과 같은 광범위한 디바이스들이 사용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
패키지 기판(410)은 금속화 층들 및 비아들과, 금속화 층들 및 비아들 위에 본드 패드들(412)을 더 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 몇몇 실시예들에서, 패키지 기판(410)은 능동 및 수동 디바이스들이 실질적으로 없다.
도전성 커넥터들(232)은 리플로우되어 디바이스 패키지(200)를 본드 패드들(412)에 부착함으로써 인터포저(170)를 패키지 기판(410)에 본딩한다. 도전성 커넥터들(232)은 패키지 기판(410)의 금속배선 층들을 포함하는 패키지 기판(410)을 디바이스 패키지(200)에 전기적 및 물리적으로 커플링한다. 전술한 바와 같이, 언더필 재료(210)의 부분들을 물리적으로 분리하는 것은 디바이스 패키지(200)의 휨을 감소시킬 수 있다. 따라서 패키지 기판(410)과 인터포저(170) 사이의 스탠드 오프 높이 변화가 감소될 수 있으며, 이는 도전성 커넥터들(232)을 리플로우할 때 콜드 조인트들 및 브릿징(bridging)을 방지하는 데 도움이 될 수 있다. 따라서 제조 수율이 향상될 수 있다.
도전성 커넥터들(232)은 그들이 리플로우되기 전에 그 상부에 형성된 에폭시 플럭스를 가질 수 있으며, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 디바이스 패키지(200)가 패키지 기판(410)에 부착된 후에 남아있다. 이 잔여 에폭시 부분은 응력을 줄이고 도전성 커넥터들(232)의 리플로우로 인한 접합부를 보호하기 위한 언더필로서 작용할 수 있다.
몇몇 실시예들에서, 패키지 기판(410) 상에 장착하기 이전에, 수동 디바이스들(예를 들어, 예시되지 않은 표면 실장 디바이스(SMD, surface mount device)들)이 디바이스 패키지(400)에 부착(예를 들어, 본드 패드들(412)에 본딩)된다. 이러한 실시예들에서, 수동 디바이스들은 도전성 커넥터들(232)과 동일한 패키지 기판(410)의 표면에 본딩될 수 있다.
언더필(414)이 디바이스 패키지(200)와 패키지 기판(410) 사이에 형성되어 도전성 커넥터들(232), 도전성 범프들(226) 및 UBM들(224)을 둘러쌀 수 있다. UBM들(224)을 형성하기 위한 프로세스로 인해, 이들은 형성 후 유전체 층 또는 절연 층에 의해 둘러싸이지 않는다. 이와 같이, 언더필(414)은 UBM들(224)의 측면들과 직접 접촉하고 그를 따라 연장된다. 또한, 언더필(414)은 패키지 기판(410)으로부터 유전체 층(222)으로 연장되는 연속 재료이다. 언더필(414)은 디바이스 패키지(200)가 부착된 후에 모세관 유동(capillary flow) 프로세스에 의해 형성될 수 있거나 또는 디바이스 패키지(200)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
옵션적으로, 열 확산기가 디바이스 패키지(400)에 부착되어 디바이스 패키지(200)를 덮고 둘러쌀 수 있다. 열 확산기는 강철, 스테인리스 스틸, 구리 등 및 이들의 조합과 같은 열전도율이 높은 재료로 형성될 수 있다. 열 확산기는 디바이스 패키지(200)를 보호하고 디바이스 패키지(400)의 다양한 컴포넌트들로부터 열을 전도시키기 위한 열 경로를 형성한다.
도 27은 다이 패키지(100)와 인터포저(170)를 본딩하기 전의 패키지(300)의 일부의 단순화된 버전을 예시한다. 이 실시예는 이 실시예가 인터포저(170) 상의 더미 도전성 범프들(204A) 대신에 다이 패키지(100) 상에 더미 도전성 범프들(202A)을 포함하는 것을 제외하고는 도 13 및 도 14의 실시예와 유사하다. 도 13 내지 도 15, 도 16a 내지 도 16d, 도 17 및 도 18a 내지 도 18d에 개시된 바와 같은 활성 및 더미 범프들의 다양한 구성들은 도 27의 실시예에 적용가능하다. 전술한 실시예에 관한 것과 유사한 이 실시예에 관한 세부사항들은 여기에서 반복되지 않을 것이다.
도 28은 다이 패키지(100)와 인터포저(170)를 본딩하기 전의 패키지(300)의 일부의 단순화된 버전을 예시한다. 이 실시예는 이 실시예가 다이 패키지(100) 상의 더미 도전성 범프들(202A) 및 인터포저(170) 상의 더미 도전성 범프들(204A)을 포함하는 것을 제외하고 도 13, 도 14 및 도 27의 실시예와 유사하다. 도 13 내지 도 15, 도 16a 내지 도 16d, 도 17 및 도 18a 내지 도 18d에 개시된 바와 같은 활성 및 더미 범프들의 다양한 구성들은 도 28의 실시예에 적용가능하다. 전술한 실시예에 관한 것과 유사한 이 실시예에 관한 세부사항들은 여기에서 반복되지 않을 것이다.
다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조물 뿐 아니라 최종 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법들과 관련하여 사용될 수 있다.
본 명세서에 설명된 실시예들은 이점을 얻을 수 있다. 몇몇 실시예들에 따라, 실시예들은 집적 회로 다이들 및/또는 인터포저의 휨을 처리할 수 있는 가변 높이들을 갖는 커넥터들을 포함한다. 몇몇 실시예들에서, 커넥터들은 도금 방법에 의해 형성된 마이크로 범프들이다. 이러한 실시예들에서, 가변 높이 마이크로 범프들은 집적 회로 디바이스 및 웨이퍼 중 하나 또는 둘 모두 상에 더미 마이크로 범프들을 삽입함으로써 형성 프로세스 동안 특정 구역(region)들에서 마이크로 범프들의 패턴 밀도를 조정함으로써 달성된다. 예를 들어, 제1 구역이 제2 구역에 비해 더 짧은 마이크로 범프 높이들을 갖기를 원하는 경우, 제1 구역에 더미 마이크로 범프들을 삽입함으로써 제1 구역의 마이크로 범프들의 패턴 밀도가 증가될 것이다. 이러한 가변 높이 커넥터들의 형성은 콜드 조인트(cold joint)들 또는 커넥터 파손을 방지할 수 있으며, 따라서 디바이스의 신뢰성 및 수율을 증가시킬 수 있다.
또한, 본 명세서에 설명된 패키지들은 기능을 증가시키고 비용을 줄일 수 있는 사잉한 기능 또는 기술의 디바이스들이 통합되도록 허용한다. 반도체 디바이스들을 본딩하여 패키지 내에 본딩된 다이 패키지(예를 들어, 시스텝-온-칩(SoC) 등)를 형성함으로써, 패키지의 사이즈를 줄일 수 있다. 패키지는 본딩된 다이 패키지와, 메모리 다이, I/O 다이 등과 같은 다른 반도체 다이를 모두 포함할 수 있다. 본딩된 다이 패키지 및 반도체 다이는 동일한 재배선 구조물에 연결될 수 있으며, 이는 본딩된 다이 패키지와 반도체 다이 사이의 더 짧은 라우팅을 허용할 수 있다. 재배선 구조물은 상이한 디바이스들에, 예컨대 본딩된 다이 패키지의 관통 비아들에 또는 반도체 다이의 콘택 패드들에 연결하기 위해 상이한 사이즈의 비아들을 가질 수 있다. 디바이스의 연결부들(예를 들어, 관통 비아들 또는 도전성 패드들)이 상대적으로 작은 피치를 갖는 몇몇 경우에, 재배선 구조물의 단일 비아가 다수의 연결부들에 연결될 수 있다. 이러한 방식으로 본딩된 다이 패키지 또는 더 짧은 라우팅을 사용하면 패키지의 고주파 또는 고속 동작을 향상시킬 수 있다. 본딩된 다이 패키지는 다수의 반도체 디바이스들 또는 반도체 디바이스들의 스택들을 포함할 수 있으며, 이는 비용을 줄이고 설계의 유연성을 높일 수 있다. 몇몇 경우에, 본딩된 다이 패키지 내에서 상이한 보호 재료들을 사용하면 예를 들어 CTE 미스매치 또는 본딩된 다이 패키지로의 도펀트 확산으로 인해 결함들이 발생할 가능성을 줄일 수 있다.
실시예에서, 인터포저는 제1 면을 갖고, 제1 집적 회로 디바이스는 도전성 커넥터들의 제1 세트를 이용하여 인터포저의 제1 면에 부착되며, 도전성 커넥터들의 제1 세트 각각은 제1 높이를 갖는다. 패키지는 도전성 커넥터들의 제2 세트를 이용하여 상기 인터포저의 제1 면에 부착되는 제1 다이 패키지를 더 포함하며, 도전성 커넥터들의 제2 세트는 제1 도전성 커넥터 및 제2 도전성 커넥터를 포함하고, 제1 도전성 커넥터는 제2 높이를 갖고, 제2 도전성 커넥터는 제3 높이를 갖고, 제3 높이는 제2 높이와 상이하다. 패키지는 인터포저의 제1 면과 제1 다이 패키지 사이에 있는 제1 더미 도전성 커넥터를 더 포함한다. 패키지는 제1 집적 회로 디바이스와 제1 다이 패키지 아래에 배치되는 언더필을 더 포함한다. 패키지는 제1 집적 회로 디바이스와 제1 다이 패키지 주위에 배치되는 인캡슐런트를 더 포함한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 패키지에서 제1 다이 패키지는, 금속-금속 본딩 및 유전체-유전체 본딩에 의해 제2 다이에 연결되는 제1 다이; 제1 다이 및 제2 다이 위에 있고 제1 다이를 둘러싸는 제1 유전체 재료; 및 제1 유전체 재료를 관통해 연장되고 제1 다이에 연결되는 제1 관통 비아를 포함한다. 제1 다이 패키지는 제1 유전체 재료를 관통해 연장되는 제2 관통 비아를 더 포함하고, 제2 관통 비아는 제2 다이에 연결된다. 제1 다이 패키지는 제1 유전체 재료를 관통해 연장되는 제3 관통 비아를 더 포함하고, 제3 관통 비아는 제2 다이에 연결된다. 인터포저의 제1 면 상의 제1 다이 패키지의 풋프린트는 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 제1 도전성 커넥터 및 제1 더미 도전성 커넥터는 제1 영역에 있고, 제2 도전성 커넥터는 제2 영역에 있으며, 제2 높이는 제3 높이보다 작다. 제2 영역은 제1 영역을 둘러싼다. 제1 영역은 제2 영역을 둘러싼다. 제2 영역은 제2 더미 도전성 커넥터를 포함하고, 제3 영역에는 더미 도전성 커넥터들이 없다. 패키지는 제2 영역 내에 있고 제2 높이보다 큰 높이를 갖는 제3 도전성 커넥터; 및 제3 영역 내에 있고 제3 도전성 커넥터보다 큰 높이를 갖는 제4 도전성 커넥터를 더 포함한다.
실시예에서, 방법은 인터포저의 제1 면 상에 제1 재배선 구조물을 형성하는 단계를 포함하며, 제1 재배선 구조물은 유전체 층들에 금속 라인들 및 비아들을 포함하고, 제1 재배선 구조물은 제1 재배선 구조물의 제1 표면 상에 활성 패드들 및 더미 패드들을 포함하고, 활성 패드들은 금속 라인들 및 비아들에 전기적으로 커플링되고, 더미 패드들은 금속 라인들 및 비아들로부터 전기적으로 격리된다. 방법은 활성 패드들 상에 활성 커넥터들을 형성하는 단계를 더 포함한다. 방법은 더미 패드들 상에 더미 커넥터들을 형성하는 단계를 더 포함한다. 방법은 활성 커넥터들의 제1 서브세트에 제1 집적 회로 디바이스를 부착하는 단계를 더 포함한다. 방법은 활성 커넥터들의 제2 서브세트에 제2 집적 회로 디바이스를 부착하는 단계를 더 포함하고, 더미 커넥터들은 인터포저와 제2 집적 회로 디바이스 사이에 있다. 방법은 인터포저의 제1 면 상에 언더필을 형성하는 단계를 더 포함하며, 언더필은 제1 집적 회로 디바이스 아래의 제1 부분 및 제2 집적 회로 디바이스 아래의 제2 부분을 갖는다. 방법은 인캡슐런트로 제1 집적 회로 디바이스 및 제2 집적 회로 디바이스를 캡슐화하는 단계를 더 포함한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 방법은 제2 집적 회로 디바이스를 형성하는 단계를 더 포함하며, 제2 집적 회로 디바이스를 형성하는 단계는: 금속-금속 본딩 및 유전체-유전체 본딩에 의해 제1 다이를 제2 다이에 본딩하는 단계; 제1 다이 및 제2 다이 위에, 제1 다이를 둘러싸는 제1 유전체 재료를 형성하는 단계; 및 제1 유전체 재료를 관통해 연장되고 제1 다이에 연결되는 제1 관통 비아를 형성하는 단계를 포함한다. 제1 재배선 구조물 상의 제2 집적 회로 디바이스의 풋프린트는 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 제1 영역 및 제2 영역은 더미 커넥터들을 포함하고, 제1 영역, 제2 영역 및 제3 영역은 활성 커넥터들을 포함하며, 제3 영역에는 더미 커넥터들이 없다. 제3 영역의 활성 커넥터들은 제1 영역 및 제2 영역의 활성 커넥터들보다 크다. 제1 영역의 활성 커넥터 및 더미 커넥터는 제1 패턴 밀도를 갖고, 제3 영역의 활성 커넥터들은 제2 패턴 밀도를 갖고, 제2 패턴 밀도는 제1 패턴 밀도보다 낮다. 제2 영역은 제1 영역을 둘러싸고, 제2 영역은 제3 영역으로부터 제1 영역을 분리시킨다. 활성 커넥터들의 제1 서브세트는 동일한 높이를 갖고, 활성 커넥터들의 제2 서브세트는 다수의 높이들을 갖는다. 방법은 인터포저의 기판을 관통해 연장되는 관통 비아들을 형성하는 단계를 더 포함하고, 제1 재배선 구조물은 관통 비아들에 전기적으로 커플링된다.
실시예에서, 방법은 커넥터들의 제1 세트를 이용하여 인터포저의 제1 면에 제1 집적 회로 디바이스를 부착하는 단계를 포함하고, 커넥터들의 제1 세트는 동일한 높이를 갖는다. 방법은 커넥터들의 제2 세트를 이용하여 인터포저의 제1 면에 다이 패키지를 부착하는 단계를 더 포함하고, 커넥터들의 제2 세트는 다수의 높이들을 갖고, 더미 커넥터들의 제1 세트는 인터포저와 다이 패키지 사이에 있고, 더미 커넥터들의 제1 세트는 다이 패키지 및 제1 집적 회로 디바이스로부터 전기적으로 격리된다. 방법은 제1 집적 회로 디바이스 및 다이 패키지 아래의 인터포저의 제1 면 상에 언더필을 형성하는 단계를 더 포함한다. 방법은 인캡슐런트로 제1 집적 회로 디바이스 및 다이 패키지를 캡슐화하는 단계를 더 포함한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 방법에서 인터포저의 제1 면 상의 다이 패키지의 풋프린트는 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 제2 영역은 제1 영역을 둘러싸고, 제2 영역은 제1 영역과 제3 영역 사이에 있고, 제1 영역 및 제2 영역은 더미 커넥터들의 제1 세트를 포함하며, 제1 영역, 제2 영역 및 제3 영역은 활성 커넥터들을 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 패키지에 있어서,
제1 면을 갖는 인터포저;
도전성 커넥터들의 제1 세트를 이용하여 상기 인터포저의 제1 면에 부착되는 제1 집적 회로 디바이스 ― 상기 도전성 커넥터들의 제1 세트 각각은 제1 높이를 가짐 ― ;
도전성 커넥터들의 제2 세트를 이용하여 상기 인터포저의 제1 면에 부착되는 제1 다이 패키지 ― 상기 도전성 커넥터들의 제2 세트는 제1 도전성 커넥터 및 제2 도전성 커넥터를 포함하고, 상기 제1 도전성 커넥터는 제2 높이를 갖고, 상기 제2 도전성 커넥터는 제3 높이를 갖고, 상기 제3 높이는 상기 제2 높이와 상이함 ― ;
상기 인터포저의 제1 면과 상기 제1 다이 패키지 사이에 있는 제1 더미 도전성 커넥터;
상기 제1 집적 회로 디바이스와 상기 제1 다이 패키지 아래에 배치되는 언더필; 및
상기 제1 집적 회로 디바이스와 상기 제1 다이 패키지 주위에 배치되는 인캡슐런트
를 포함하는, 패키지.
실시예 2. 실시예 1에 있어서,
상기 제1 다이 패키지는:
금속-금속 본딩 및 유전체-유전체 본딩에 의해 제2 다이에 연결되는 제1 다이;
상기 제1 다이 및 상기 제2 다이 위에 있고 상기 제1 다이를 둘러싸는 제1 유전체 재료; 및
상기 제1 유전체 재료를 관통해 연장되고 상기 제1 다이에 연결되는 제1 관통 비아
를 포함하는 것인, 패키지.
실시예 3. 실시예 2에 있어서,
상기 제1 다이 패키지는 상기 제1 유전체 재료를 관통해 연장되는 제2 관통 비아를 더 포함하고, 상기 제2 관통 비아는 상기 제2 다이에 연결되는 것인, 패키지.
실시예 4. 실시예 2에 있어서,
상기 제1 다이 패키지는 상기 제1 유전체 재료를 관통해 연장되는 제3 관통 비아를 더 포함하고, 상기 제3 관통 비아는 상기 제2 다이에 연결되는 것인, 패키지.
실시예 5. 실시예 1에 있어서,
상기 인터포저의 제1 면 상의 상기 제1 다이 패키지의 풋프린트는 제1 영역(area), 제2 영역, 및 제3 영역을 포함하고, 상기 제1 도전성 커넥터 및 상기 제1 더미 도전성 커넥터는 상기 제1 영역에 있고, 상기 제2 도전성 커넥터는 상기 제2 영역에 있으며, 상기 제2 높이는 상기 제3 높이보다 작은 것인, 패키지.
실시예 6. 실시예 5에 있어서,
상기 제2 영역은 상기 제1 영역을 둘러싸는 것인, 패키지.
실시예 7. 실시예 5에 있어서,
상기 제1 영역은 상기 제2 영역을 둘러싸는 것인, 패키지.
실시예 8. 실시예 5에 있어서,
상기 제2 영역은 제2 더미 도전성 커넥터를 포함하고, 상기 제3 영역에는 더미 도전성 커넥터들이 없는 것인, 패키지.
실시예 9. 실시예 8에 있어서,
상기 제2 영역 내에 있고 상기 제2 높이보다 큰 높이를 갖는 제3 도전성 커넥터; 및
상기 제3 영역 내에 있고 상기 제3 도전성 커넥터보다 큰 높이를 갖는 제4 도전성 커넥터
를 더 포함하는, 패키지.
실시예 10. 실시예 1에 있어서,
상기 언더필은 상기 제1 다이 패키지로부터 상기 제1 더미 도전성 커넥터를 분리시키는 것인, 패키지.
실시예 11. 방법에 있어서,
인터포저의 제1 면 상에 제1 재배선 구조물을 형성하는 단계 ― 상기 제1 재배선 구조물은 유전체 층들에 금속 라인들 및 비아들을 포함하고, 상기 제1 재배선 구조물은 상기 제1 재배선 구조물의 제1 표면 상에 활성 패드들 및 더미 패드들을 포함하고, 상기 활성 패드들은 상기 금속 라인들 및 비아들에 전기적으로 커플링되고, 상기 더미 패드들은 상기 금속 라인들 및 비아들로부터 전기적으로 격리됨 ― ;
상기 활성 패드들 상에 활성 커넥터들을 형성하는 단계;
상기 더미 패드들 상에 더미 커넥터들을 형성하는 단계;
상기 활성 커넥터들의 제1 서브세트에 제1 집적 회로 디바이스를 부착하는 단계;
상기 활성 커넥터들의 제2 서브세트에 제2 집적 회로 디바이스를 부착하는 단계 ― 상기 더미 커넥터들은 상기 인터포저와 상기 제2 집적 회로 디바이스 사이에 있음 ― ;
상기 인터포저의 제1 면 상에 언더필을 형성하는 단계 ― 상기 언더필은 상기 제1 집적 회로 디바이스 아래의 제1 부분 및 상기 제2 집적 회로 디바이스 아래의 제2 부분을 가짐 ― ; 및
인캡슐런트로 상기 제1 집적 회로 디바이스 및 상기 제2 집적 회로 디바이스를 캡슐화하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제2 집적 회로 디바이스를 형성하는 단계를 더 포함하며,
상기 제2 집적 회로 디바이스를 형성하는 단계는:
금속-금속 본딩 및 유전체-유전체 본딩에 의해 제1 다이를 제2 다이에 본딩하는 단계;
상기 제1 다이 및 상기 제2 다이 위에, 상기 제1 다이를 둘러싸는 제1 유전체 재료를 형성하는 단계; 및
상기 제1 유전체 재료를 관통해 연장되고 상기 제1 다이에 연결되는 제1 관통 비아를 형성하는 단계
를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 제1 재배선 구조물 상의 상기 제2 집적 회로 디바이스의 풋프린트는 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역은 더미 커넥터들을 포함하고, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은 활성 커넥터들을 포함하며, 상기 제3 영역에는 더미 커넥터들이 없는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 제3 영역의 활성 커넥터들은 상기 제1 영역 및 상기 제2 영역의 활성 커넥터들보다 큰 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 제1 영역의 상기 활성 커넥터 및 상기 더미 커넥터는 제1 패턴 밀도를 갖고, 상기 제3 영역의 상기 활성 커넥터들은 제2 패턴 밀도를 갖고, 상기 제2 패턴 밀도는 상기 제1 패턴 밀도보다 낮은 것인, 방법.
실시예 16. 실시예 13에 있어서,
상기 제2 영역은 상기 제1 영역을 둘러싸고, 상기 제2 영역은 상기 제3 영역으로부터 상기 제1 영역을 분리시키는 것인, 방법.
실시예 17. 실시예 11에 있어서,
상기 활성 커넥터들의 제1 서브세트는 동일한 높이를 갖고, 상기 활성 커넥터들의 제2 서브세트는 다수의 높이들을 갖는 것인, 방법.
실시예 18. 실시예 11에 있어서,
상기 인터포저의 기판을 관통해 연장되는 관통 비아들을 형성하는 단계를 더 포함하고,
상기 제1 재배선 구조물은 상기 관통 비아들에 전기적으로 커플링되는 것인, 방법.
실시예 19. 방법에 있어서,
커넥터들의 제1 세트를 이용하여 인터포저의 제1 면에 제1 집적 회로 디바이스를 부착하는 단계 ― 상기 커넥터들의 제1 세트는 동일한 높이를 가짐 ― ;
커넥터들의 제2 세트를 이용하여 상기 인터포저의 제1 면에 다이 패키지를 부착하는 단계 ― 상기 커넥터들의 제2 세트는 다수의 높이들을 갖고, 더미 커넥터들의 제1 세트는 상기 인터포저와 상기 다이 패키지 사이에 있고, 상기 더미 커넥터들의 제1 세트는 상기 다이 패키지 및 상기 제1 집적 회로 디바이스로부터 전기적으로 격리됨 ― ;
상기 제1 집적 회로 디바이스 및 상기 다이 패키지 아래의 상기 인터포저의 제1 면 상에 언더필을 형성하는 단계; 및
인캡슐런트로 상기 제1 집적 회로 디바이스 및 상기 다이 패키지를 캡슐화하는 단계
를 포함하는, 방법.
실시예 20. 실시예 19에 있어서,
상기 인터포저의 제1 면 상의 상기 다이 패키지의 풋프린트는 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 상기 제2 영역은 상기 제1 영역을 둘러싸고, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 있고, 상기 제1 영역 및 상기 제2 영역은 상기 더미 커넥터들의 제1 세트를 포함하며, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은 활성 커넥터들을 포함하는 것인, 방법.

Claims (10)

  1. 패키지에 있어서,
    제1 면을 갖는 인터포저;
    도전성 커넥터들의 제1 세트를 이용하여 상기 인터포저의 제1 면에 부착되는 제1 집적 회로 디바이스 ― 상기 도전성 커넥터들의 제1 세트 각각은 제1 높이를 가짐 ― ;
    도전성 커넥터들의 제2 세트를 이용하여 상기 인터포저의 제1 면에 부착되는 제1 다이 패키지 ― 상기 도전성 커넥터들의 제2 세트는 제1 도전성 커넥터 및 제2 도전성 커넥터를 포함하고, 상기 제1 도전성 커넥터는 제2 높이를 갖고, 상기 제2 도전성 커넥터는 제3 높이를 갖고, 상기 제3 높이는 상기 제2 높이와 상이함 ― ;
    상기 인터포저의 제1 면과 상기 제1 다이 패키지 사이에 있는 제1 더미 도전성 커넥터;
    상기 제1 집적 회로 디바이스와 상기 제1 다이 패키지 아래에 배치되는 언더필; 및
    상기 제1 집적 회로 디바이스와 상기 제1 다이 패키지 주위에 배치되는 인캡슐런트
    를 포함하는, 패키지.
  2. 제1항에 있어서,
    상기 제1 다이 패키지는:
    금속-금속 본딩 및 유전체-유전체 본딩에 의해 제2 다이에 연결되는 제1 다이;
    상기 제1 다이 및 상기 제2 다이 위에 있고 상기 제1 다이를 둘러싸는 제1 유전체 재료; 및
    상기 제1 유전체 재료를 관통해 연장되고 상기 제1 다이에 연결되는 제1 관통 비아
    를 포함하는 것인, 패키지.
  3. 제2항에 있어서,
    상기 제1 다이 패키지는 상기 제1 유전체 재료를 관통해 연장되는 제2 관통 비아를 더 포함하고, 상기 제2 관통 비아는 상기 제2 다이에 연결되는 것인, 패키지.
  4. 제2항에 있어서,
    상기 제1 다이 패키지는 상기 제1 유전체 재료를 관통해 연장되는 제3 관통 비아를 더 포함하고, 상기 제3 관통 비아는 상기 제2 다이에 연결되는 것인, 패키지.
  5. 제1항에 있어서,
    상기 인터포저의 제1 면 상의 상기 제1 다이 패키지의 풋프린트는 제1 영역(area), 제2 영역, 및 제3 영역을 포함하고, 상기 제1 도전성 커넥터 및 상기 제1 더미 도전성 커넥터는 상기 제1 영역에 있고, 상기 제2 도전성 커넥터는 상기 제2 영역에 있으며, 상기 제2 높이는 상기 제3 높이보다 작은 것인, 패키지.
  6. 제5항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸는 것인, 패키지.
  7. 제5항에 있어서,
    상기 제1 영역은 상기 제2 영역을 둘러싸는 것인, 패키지.
  8. 제5항에 있어서,
    상기 제2 영역은 제2 더미 도전성 커넥터를 포함하고, 상기 제3 영역에는 더미 도전성 커넥터들이 없는 것인, 패키지.
  9. 방법에 있어서,
    인터포저의 제1 면 상에 제1 재배선 구조물을 형성하는 단계 ― 상기 제1 재배선 구조물은 유전체 층들에 금속 라인들 및 비아들을 포함하고, 상기 제1 재배선 구조물은 상기 제1 재배선 구조물의 제1 표면 상에 활성 패드들 및 더미 패드들을 포함하고, 상기 활성 패드들은 상기 금속 라인들 및 비아들에 전기적으로 커플링되고, 상기 더미 패드들은 상기 금속 라인들 및 비아들로부터 전기적으로 격리됨 ― ;
    상기 활성 패드들 상에 활성 커넥터들을 형성하는 단계;
    상기 더미 패드들 상에 더미 커넥터들을 형성하는 단계;
    상기 활성 커넥터들의 제1 서브세트에 제1 집적 회로 디바이스를 부착하는 단계;
    상기 활성 커넥터들의 제2 서브세트에 제2 집적 회로 디바이스를 부착하는 단계 ― 상기 더미 커넥터들은 상기 인터포저와 상기 제2 집적 회로 디바이스 사이에 있음 ― ;
    상기 인터포저의 제1 면 상에 언더필을 형성하는 단계 ― 상기 언더필은 상기 제1 집적 회로 디바이스 아래의 제1 부분 및 상기 제2 집적 회로 디바이스 아래의 제2 부분을 가짐 ― ; 및
    인캡슐런트로 상기 제1 집적 회로 디바이스 및 상기 제2 집적 회로 디바이스를 캡슐화하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    커넥터들의 제1 세트를 이용하여 인터포저의 제1 면에 제1 집적 회로 디바이스를 부착하는 단계 ― 상기 커넥터들의 제1 세트는 동일한 높이를 가짐 ― ;
    커넥터들의 제2 세트를 이용하여 상기 인터포저의 제1 면에 다이 패키지를 부착하는 단계 ― 상기 커넥터들의 제2 세트는 다수의 높이들을 갖고, 더미 커넥터들의 제1 세트는 상기 인터포저와 상기 다이 패키지 사이에 있고, 상기 더미 커넥터들의 제1 세트는 상기 다이 패키지 및 상기 제1 집적 회로 디바이스로부터 전기적으로 격리됨 ― ;
    상기 제1 집적 회로 디바이스 및 상기 다이 패키지 아래의 상기 인터포저의 제1 면 상에 언더필을 형성하는 단계; 및
    인캡슐런트로 상기 제1 집적 회로 디바이스 및 상기 다이 패키지를 캡슐화하는 단계
    를 포함하는, 방법.
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