KR20200042450A - 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스 - Google Patents

전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스 Download PDF

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웨이팅 천
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Abstract

반도체 디바이스는 몰딩 물질 내에 매립된 제1 다이를 포함하며, 제1 다이의 접촉 패드들은 몰딩 물질의 제1 측면 근처에 있다. 반도체 디바이스는, 몰딩 물질의 제1 측면 위에 있는 재분배 구조물, 제1 다이의 측벽들을 따라 있고, 제1 다이와 몰딩 물질 사이에 있는 제1 금속 코팅, 및 몰딩 물질의 측벽들을 따라 있고, 제1 측면과 반대측에 있는, 몰딩 물질의 제2 측면 상에 있는 제2 금속 코팅을 더 포함한다.

Description

전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH SHIELD FOR ELECTROMAGNETIC INTERFERENCE}
본 출원은 "Semiconductor Device with Shield for Electromagnetic Interference"이라는 발명의 명칭으로 2017년 6월 30일에 출원된 미국 가특허 출원 62/527,879의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
본 발명은 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도에서의 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적내로 보다 많은 컴포넌트들이 집적되도록 해준다. 최근에 훨씬 작은 전자 디바이스들에 대한 요구가 커져감에 따라, 반도체 다이들의 보다 작고 보다 창조적인 패키징 기술들에 대한 필요성은 커져갔다.
이러한 패키징 기술들의 예시들로는 POP(Package-on-Package) 기술이 있다. POP 패키지에서, 최상부 반도체 패키지들은 바닥부 반도체 패키지의 최상단 상에 적층되어 높은 집적도 및 부품 밀도를 가능하게 한다. 다른 예시로는 MCM(Multi-Chip-Module) 기술이며, 여기서는 여러 반도체 다이들을 하나의 반도체 패키지 내에 패키징하여 반도체 디바이스들에게 통합된 기능성들을 제공한다.
진보된 패키징 기술들의 높은 집적도는 향상된 기능성과 작은 풋프린트를 갖는 반도체 디바이스들의 생산을 가능하게 하는데, 이는 휴대폰, 태블릿, 및 디지털 음악 플레이어와 같은 작은 폼팩터 디바이스들에 대해 유리하다. 다른 장점은 반도체 패키지 내의 상호작용부들을 연결하는 도전 경로의 길이가 짧아진다는 것이다. 이것은 회로들 간의 상호연결부들의 더 짧은 라우팅은 신호 전파를 빠르게 하고 노이즈 및 누화를 감소시키기 때문에, 반도체 디바이스의 전기적 성능을 향상시킨다.
실시예에서, 반도체 디바이스는, 몰딩 물질 내에 매립된 제1 다이 - 제1 다이의 접촉 패드들은 몰딩 물질의 제1 측면 근처에 있음 -; 몰딩 물질의 제1 측면 위에 있는 재분배 구조물; 제1 다이의 측벽들을 따라 있고, 제1 다이와 몰딩 물질 사이에 있는 제1 금속 코팅; 및 몰딩 물질의 측벽들을 따라 있고, 제1 측면과 반대측에 있는, 몰딩 물질의 제2 측면 상에 있는 제2 금속 코팅을 포함한다. 실시예에서, 제1 금속 코팅 및 제2 금속 코팅은 접지 접촉부에 전기적으로 연결된다. 실시예에서, 재분배 구조물은 제1 금속 코팅에 전기적으로 결합된 비아를 포함한다. 실시예에서, 비아는 제1 방향을 따른 제1 치수 및 제1 방향에 수직인 제2 방향을 따른 제2 치수를 가지며, 제2 치수는 제1 치수보다 작다. 실시예에서, 제1 다이는 접촉 패드들 각각에 결합된 복수의 도전성 필라들을 갖고, 복수의 도전성 필라들 중 적어도 하나는 제1 금속 코팅에 전기적으로 결합된다. 실시예에서, 접촉 패드들에 대한 원위측의, 복수의 도전성 필라들의 윗면은 몰딩 물질의 제1 측면과 동일 평면을 이룬다. 실시예에서, 제2 금속 코팅은 재분배 구조물의 도전성 라인에 전기적으로 결합되고, 도전성 라인은 재분배 구조물의 측벽에서 노출된다. 실시예에서, 반도체 디바이스는, 몰딩 물질 내에 매립되고 제1 다이로부터 횡측으로 이격된 제2 다이를 더 포함하며, 제2 다이의 접촉 패드들은 재분배 구조물에 전기적으로 결합된다. 실시예에서, 제2 다이의 측벽들은 금속 코팅이 없다. 실시예에서, 제1 다이와 제2 다이는 상이한 기능들을 갖는다. 실시예에서, 제1 금속 코팅은 제1 다이의 측벽들로부터 제2 다이의 측벽들까지 연속적으로 연장된다.
실시예에서, 반도체 디바이스는, 몰딩층 내에 있는 제1 다이; 제1 다이의 접촉 패드들에 전기적으로 결합된 도전성 라인들을 포함하며, 몰딩층의 제1 측면 상에 있는 제1 재분배 구조물; 제1 측면과 반대측에 있는, 몰딩층의 제2 측면 상에 있는 제2 재분배 구조물; 몰딩층 내에 있고 제1 다이로부터 횡측으로 이격되어 있는 제1 도전성 구조물 - 제1 도전성 구조물은 제1 다이 주위에 있는 제1 유전체 영역과, 제1 유전체 영역의 양 측면들 상에 있는 도전성 코팅들을 포함함 -; 및 몰딩층 내에 있는 비아를 포함하며, 비아는 제1 재분배 구조물의 제1 도전성 라인 및 제2 재분배 구조물의 제2 도전성 라인에 결합된다. 실시예에서, 비아는 제2 유전체 영역; 및 제2 유전체 영역의 측벽들 상에 있는 제2 도전성 코팅을 포함한다. 실시예에서, 비아는 제1 다이와 제1 도전성 구조물 사이에 있다. 실시예에서, 제1 도전성 구조물은 제1 재분배 구조물의 적어도 하나의 도전성 라인 및 제2 재분배 구조물의 적어도 하나의 도전성 라인에 전기적으로 결합된다. 실시예에서, 제2 재분배 구조물은 접지면을 포함하고, 제1 도전성 구조물은 접지면에 전기적으로 결합된다.
실시예에서, 방법은, 제1 다이를 캐리어에 부착하는 단계 - 제1 다이의 전측면 상에 있는 접촉 패드들은 캐리어를 등지고 있음 -; 캐리어 위에 그리고 제1 다이 주위에 몰딩 물질을 형성하는 단계; 캐리어에 대한 원위측의, 몰딩 물질의 제1 측면 위에 재분배 구조물을 형성하는 단계 - 재분배 구조물은 제1 다이에 전기적으로 결합된 도전성 라인들을 포함하고, 재분배 구조물의 제1 도전성 피처는 재분배 구조물의 측벽에서 노출됨 -; 캐리어를 분리시키는 단계; 및 몰딩 물질의 측벽들 및 제1 측면과 반대측에 있는, 몰딩 물질의 제2 측면을 따라 제1 도전성 코팅을 형성하는 단계를 포함하며, 제1 도전성 코팅은 재분배 구조물의 제1 도전성 피처에 전기적으로 연결된다. 실시예에서, 방법은, 제1 다이를 캐리어에 부착하기 전에 제1 다이의 측벽들 및 후측면 위에 제2 도전성 코팅을 형성하는 단계를 더 포함한다. 실시예에서, 제1 다이는, 제1 다이의 접촉 패드들 위에 있고 접촉 패드들에 전기적으로 결합된 도전성 필라들을 가지며, 도전성 필라들 중의 제1 도전성 필라는 제1 다이의 가장자리까지 연장되며, 도전성 필라들 중의 제1 도전성 필라는 재분배 구조물의 비아를 통해 제2 도전성 코팅에 전기적으로 결합된다. 실시예에서, 재분배 구조물의 비아는 제2 도전성 코팅에 전기적으로 결합된다. 실시예에서, 비아는 평면도에서 봤을 때 타원 형상을 갖도록 형성된다.
실시예에서, 방법은, 캐리어 상에 제1 유전체 구조물을 형성하는 단계; 제1 유전체 구조물 위에 도전층을 형성하는 단계; 제1 다이를 캐리어에 부착시키는 단계 - 제1 다이는 제1 유전체 구조물로부터 횡측으로 분리됨 -; 제1 다이 및 제1 유전체 구조물을 몰딩층 내에 캡슐화하는 단계; 몰딩층의 제1 측면 상에 제1 재분배 구조물을 형성하는 단계 - 제1 재분배 구조물은 제1 다이의 접촉 패드들에 전기적으로 결합되고 제1 유전체 구조물 위의 도전층에 전기적으로 결합된 도전성 라인들을 포함함 -; 캐리어를 분리시키는 단계; 및 제1 측면과 반대측에 있는, 몰딩층의 제2 측면 상에 제2 재분배 구조물을 형성하는 단계를 포함하며, 제2 재분배 구조물은 제1 유전체 구조물 위의 도전층에 전기적으로 결합된 도전성 라인들을 포함한다. 실시예에서, 방법은, 제1 다이 및 제1 유전체 구조물을 캡슐화한 후 그리고 제1 재분배 구조물을 형성하기 전에, 몰딩층의 제1 측면으로부터 몰딩층을 리세싱하는 단계를 더 포함하며, 리세싱은 제1 다이의 도전성 필라들 및 제1 유전체 구조물의 제1 표면을 노출시킨다. 실시예에서, 방법은, 캐리어를 분리시킨 후, 몰딩층의 제2 측면으로부터 몰딩층을 리세싱하는 단계를 더 포함하며, 리세싱은 제1 유전체 구조물의 제1 표면과 반대측에 있는, 제1 유전체 구조물의 제2 표면을 노출시킨다. 실시예에서, 방법은, 캐리어 상에 제2 유전체 구조물을 형성하는 단계를 더 포함하며, 제2 유전체 구조물은 제1 유전체 구조물과 동일한 유전체 물질로 제조되며, 도전층은 제2 유전체 구조물 위에 형성되며, 제2 유전체 구조물 위의 도전층은 제1 재분배 구조물의 도전성 라인들과 제2 재분배 구조물의 도전성 라인들 사이에 전기적으로 결합된다.
실시예에서, 반도체 디바이스는, 제1 다이; 제1 다이로부터 횡측으로 이격된 제2 다이; 몰딩 물질 - 제1 다이와 제2 다이는 몰딩 물질에 의해 둘러싸여 있음 -; 몰딩 물질의 제1 측면 위에 있는 재분배 구조물 - 재분배 구조물의 도전성 라인은 재분배 구조물의 측벽에서 노출됨 -; 및 제1 측면과 반대측에 있는, 몰딩 물질의 제2 측면 상과, 몰딩 물질의 측벽들 상에 있는 제1 도전층을 포함하며, 제1 도전층은 재분배 구조물의 도전성 라인에 전기적으로 연결된다. 실시예에서, 반도체 디바이스는 제1 다이의 측벽들을 따라 있는 제2 도전층을 더 포함한다. 실시예에서, 제2 다이의 측벽들은 제2 도전층이 없다.
실시예에서, 패키지는, 기판; 기판의 제1 도전성 패드들에 전기적으로 결합된 커넥터 - 커넥터는 신호 단자 및 접지 단자를 포함함-; 기판의 제2 도전성 패드들에 전기적으로 결합된 반도체 디바이스 - 반도체 디바이스는 몰딩 물질 내에 매립된 제1 다이를 포함하고, 제1 다이는 제1 다이의 측벽들 상에서 제1 도전성 코팅을 가짐 -; 몰딩 물질의 제1 측면 위에 있는 재분배 구조물 - 재분배 구조물은 제1 다이에 전기적으로 결합된 도전성 라인들을 가짐 -; 제1 측면과 반대측에 있는, 몰딩 물질의 제2 측면 상에 있고, 몰딩 물질의 측벽들을 따라 있는 제2 도전성 코팅; 및 재분배 구조물에 부착된 외부 커넥터들을 포함하고, 외부 커넥터들은 신호 커넥터, 제1 접지 커넥터, 및 제2 접지 커넥터를 포함하고, 신호 커넥터는 기판의 도전성 라인에 의해 신호 단자에 결합되고, 제1 접지 커넥터와 제2 접지 커넥터는 기판의 제1 접지면과 제2 접지면에 의해 각각 접지 단자에 결합되며, 도전성 라인은 제1 접지면과 제2 접지면 사이에 있다. 실시예에서, 커넥터는 무선 주파수(RF) 커넥터이다.
개시된 실시예들은 많은 이점들을 갖는다. 반도체 다이들(30/40) 위의 금속 코팅(109) 및/또는 몰딩 물질(123)의 외부 표면 위의 금속 코팅(119)은 EMI 보호를 제공하고, 따라서 형성된 반도체 디바이스는 EM 간섭에 대해 보다 우수한 성능을 갖는다. 개시된 EMI 보호 구조물은 EMI 보호 구조물들을 수용하기 위해 필요로 하는 여분의 공간을 거의 또는 전혀 갖지 않으면서 기존 제조 흐름과 쉽게 통합될 수 있으므로, 소형 크기 및 향상된 EMI 보호를 갖는 저비용 패키지가 가능해지도록 한다. 금속 코팅(예를 들어, 참조번호 109)으로의 연결을 위한 기다란 비아(133A)(도 7b 참조)와 같은 피처들은 포토리소그래피 공정에 대한 더 큰 에러 마진을 가능케하고, 금속 코팅의 보다 신뢰성있는 접지화를 제공한다. 개시된 EMI 보호/격리 구조물은 또한, 형성되는 반도체 디바이스들의 EM 성능의 분석을 단순화시키고, 결과적으로, 반도체 디바이스들의 EM 성능을 분석하기 위한 시뮬레이션 시간이 크게 감소되어, 설계 사이클을 감소시키고, 제품 출시 기간을 감소시킨다. 분석은 재분배 구조물의 제1 비아층(예를 들어, 비아(133A))에서 금속 코팅(예를 들어, 참조번호 109)을 전기적 접지와 연결시킴으로써 거의 완벽한 패러데이 케이지가 달성될 수 있음을 보여준다. 이중 금속 코팅 구조물(예를 들어, 참조번호 109와 참조번호 119)은 반도체 디바이스에 도달하는 EM 간섭을 더 감소시키기 위해 외부 금속 코팅(예를 들어, 참조번호 119)을 사용함으로써 개선된 EM 성능을 달성한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 및 도 2는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 다이의 단면도들을 도시한다.
도 3 및 도 4는 일부 실시예들에 따른, 도 2에서 도시된 반도체 다이의 확대도들을 도시한다.
도 5, 도 6, 도 7a, 도 7b, 도 7c, 및 도 8은 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스의 다양한 모습들을 도시한다.
도 9 내지 도 12는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스의 단면도들을 도시한다.
도 13, 도 14, 도 15, 도 16, 도 17a, 및 도 17b는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스의 다양한 모습들을 도시한다.
도 18은 일부 실시예들에서, 전자기 차폐부를 갖는 전기 시스템의 단면도를 도시한다.
도 19는 일부 실시예들에서, 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1 및 도 2는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 다이의 단면도들을 도시한다. 도 1에서, 집적 회로 다이 또는 다이라고도 지칭될 수 있는 복수의 반도체 다이들(30)(도 2 참조)이 반도체 웨이퍼(30') 내에 형성된다. 수십개, 수백개, 또는 심지어 이보다 더 많은 반도체 다이들(30)이 반도체 웨이퍼(30') 내에 형성될 수 있고, 복수의 개개의 반도체 다이들(30)을 형성하도록 단품화될 것이다(도 2 참조).
웨이퍼(30')는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판, 또는 SOI(semiconductor-on-insulator) 기판의 활성층일 수 있거나 또는 이들을 포함할 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 갈륨 질화물, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스들은 반도체 기판 내에 및/또는 반도체 기판 상에 형성될 수 있으며, 예를 들어, 반도체 다이들(30) 내에 집적 회로들을 형성하기 위해 반도체 기판 상의 하나 이상의 유전체층들 내의 금속화 패턴들에 의해 형성된 상호연결 구조물들에 의해 상호연결될 수 있다.
반도체 다이들(30)은 외부 연결이 이루어지는 알루미늄 패드와 같은 접촉 패드(101)를 더 포함한다. 접촉 패드(101)는 반도체 다이들(30)의 각각의 활성 측면 또는 전측면이라고 지칭될 수 있는 곳에 있다. 패시베이션막(103)이 반도체 다이들(30) 상에 있고 접촉 패드(101)의 일부분들 상에 있을 수 있다. 개구는 패시베이션막(103)을 관통하여 접촉 패드(101)에 이른다. 도전성 필라(pillar)들(예를 들어, 구리와 같은 금속을 포함함)과 같은 다이 커넥터들(105)이 패시베이션막(103)을 관통하여 개구 안으로 연장될 수 있고, 각각의 접촉 패드들(101)에 기계적으로 및 전기적으로 결합될 수 있다. 다이 커넥터들(105)은, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(105)은 반도체 다이들(30)의 각각의 집적 회로들을 전기적으로 결합시킨다. 이하의 설명에서는, 다이 커넥터들(105)을 도전성 필라들(105)이라고도 칭할 수 있다.
유전체 물질(107)은 패시베이션막(103) 및 다이 커넥터들(105) 상에서와 같이, 반도체 다이들(30)의 활성 측면 상에 있다. 유전체 물질(107)은 다이 커넥터들(105)을 횡측으로 캡슐화한다. 유전체 물질(107)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 등과 같은 산화물; 또는 이들의 조합일 수 있고, 이것은 예컨대, 스핀 코팅, 라미네이션, CVD(Chemical Vapor Deposition) 등에 의해 형성될 수 있다. 도 1의 예시에서, 유전체 물질(107)의 최상면은 도전성 필라들(105)의 최상면들보다 접촉 패드(101)로부터 더 멀리 연장된다.
다음으로, 도 2에서, 웨이퍼(30')의 전측면은 다이싱 테이프와 같은 테이프(108)에 부착되고, 라인들(31)을 따라 단품화되어 복수의 다이들(30)을 형성한다. 전자기 간섭(electromagnetic interference; EMI)을 감소시키거나 또는 전자기 감응도(electromagnetic susceptibility; EMS)를 감소시키기 위해 전자기 차폐부를 제공할 수 있는 구리층 또는 다른 적절한 물질을 포함하는 도전성 코팅(109)이 다이들(30)의 후측면(예를 들어, 전측면의 반대 측면) 위와 다이들(30)의 측벽들 위에 형성된다. 도전성 코팅(109)은 하나 이상의 서브층들(도 3 및 도 4 참조)을 포함할 수 있고, 서브층들 중 적어도 하나는 구리와 같은 적절한 금속을 포함할 수 있다. 일부 실시예들에서, 도전성 코팅(109)은 다이들(30)의 후측면들 및 측벽들 위에 컨포멀하게(conformally) 형성된다. 도 2에서는 도시되지 않았지만, 도전성 코팅(109)은 또한 테이프(108)의 윗면 위에 형성될 수 있다. 도전성 코팅(109)은 이하의 설명에서 금속 코팅(109)이라고도 지칭될 수 있다.
일부 실시예들에서, 도 3 및 도 4는 도 2의 반도체 다이(30)의 영역(150) 및 영역(140)의 확대도들을 각각 도시한다. 도 3 및 도 4의 도전성 코팅(109)의 구조물들은 단지 비제한적인 예시들일 뿐이며, 다른 개수의 서브층들 및/또는 다른 구조물들이 또한 가능하며, 이들은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
도 3에서 도시된 바와 같이, 도전성 코팅(109)은 계면층(159), 배리어층(157), 및 도전층(154)과 같은 세 개의 서브층들을 포함한다. 계면층(159)은 다이(30)의 후측면 및 측벽들 상에, 예를 들어, 다이(30)와 배리어층(157) 사이에 형성된다. 계면층(159)은 실리콘 산화물과 같은 적절한 물질을 포함할 수 있고, 열 산화, CVD, 물리적 기상 증착(physical vapor deposition; PVD), 이들의 조합 등에 의해, 또는 다른 적절한 형성 방법에 의해 형성될 수 있다. 계면층(159)은 반도체 다이(30)와 나중에 형성될 층(예를 들어, 참조번호 157) 사이의 접착층으로서 작용할 수 있으며, 나중에 형성될 층들(예를 들어, 참조번호 157과 참조번호 109)이 반도체 다이(30)에 부착되는 것을 도울 수 있다.
도 3에서 도시된 바와 같이, 배리어층(157)은 계면층(159) 위에 형성된다. 배리어층(157)은, 예를 들어, 반도체 다이들(30)의 기판 내로의 금속 코팅(109)의 물질(예를 들어, 구리)의 확산을 방지하거나 감소시키기 위해 형성될 수 있다. 일부 실시예들에서, 배리어층(157)은 티타늄 질화물을 포함하지만, 탄탈륨 질화물, 티타늄 산화물, 탄탈륨 산화물, 티타늄, 탄탈륨 등과 같은 다른 물질들이 대안적으로 이용될 수 있다. 배리어층(157)은 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD), 원자층 증착(atomic layer deposition; ALD)과 같은 다른 대안적인 공정들이 대안적으로 사용될 수 있다.
다음으로, 배리어층(157) 위에 도전층(154)이 형성된다. 도전층(154)은 구리와 같은 적절한 금속을 포함할 수 있으며, 약 3㎛와 같이 약 3㎛와 약 5㎛ 사이의 두께를 가질 수 있지만, 다른 치수들이 또한 가능하다. 도전층(154)을 형성하기 위해, 스퍼터링, 스프레잉, 또는 도금과 같은 적절한 퇴적 방법이 사용될 수 있다. 일부 실시예들에서, 배리어층(157) 위에 시드층(도시되지 않음)이 형성되고, 그 후, 도금 공정을 사용하여 시드층 위에 도전층(154)이 형성된다.
계면층(159)(예를 들어, 실리콘 산화물)이 반도체 다이(30)의 기판(예를 들어, 실리콘)의 열 산화에 의해 형성되는 실시예들에서, 반도체 다이(30)의 영역(140) 내의 도전성 코팅(109)은, 도 4에서 도시된 바와 같이, 영역(150) 내의 도전성 코팅(109)과는 상이한 구조를 가질 수 있다. 영역(140) 내의 도전성 코팅(109)은 다이(30)의 유전체 물질(107)의 측벽들을 따라 배치된 도전성 코팅(109)의 부분들에 대응한다. 열 산화 공정은 유전체 물질(107) 위에, 예를 들어, 실리콘 산화물을 생성하지 않기 때문에, 도 3에서 도시된 계면층(159)은 영역(140) 내에서는 형성되지 않는다. 따라서, 영역(140) 내의 도전성 코팅(109)은 배리어층(157) 및 도전층(154)을 포함하며, 이 둘 다는 전기 전도층들이다.
도 5, 도 6, 도 7a, 도 7b, 도 7c, 및 도 8은 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스(200)의 다양한 모습들을 도시한다. 도 5에서, 도 2에서 도시된 바와 같은 금속 코팅(109)을 갖는 다이(30)는, 다이(30)의 전측면이 캐리어(120)를 등지도록 하면서, 접착제층(121)에 의해 캐리어(120)에 부착된다. 다이(30)와는 상이한 기능성들을 갖는 다이일 수 있는 제2 다이(40)가 또한, 다이(40)의 전측면이 캐리어(120)를 등지도록 하면서, 캐리어(120)에 부착된다.
캐리어(120)는 실리콘, 폴리머, 폴리머 복합체, 금속 호일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프, 또는 구조적 지지를 위한 다른 적절한 물질과 같은 물질로 제조될 수 있다. 일부 실시예들에서, 접착제층(121)은 캐리어(120) 위에 퇴적되거나 라미네이팅된다. 접착제층(121)은 감광성일 수 있으며, 후속 캐리어 탈접합 공정에서 캐리어(120) 상에, 예컨대, 자외선(UV) 광을 비춤으로써 캐리어(120)로부터 용이하게 분리될 수 있다. 예를 들어, 접착제층(121)은 미네소타 세인트 폴에 위치하는 3M 회사에 의해 제조된 광 열 변환(light-to-heat-conversion; LTHC) 코팅일 수 있다.
제2 다이(40)는 금속 코팅(109) 없이, 전술한 다이(30)와 유사한 처리 단계들로 형성될 수 있다. 다이(40)는 패시베이션막(113) 내의 접촉 패드(111), 접촉 패드(111)에 결합된 도전성 필라(115), 및 도전성 필라(115) 위의 유전체 물질(117)을 갖는다. 다이(40)의 접촉 패드(111), 패시베이션막(113), 도전성 필라(115), 및 유전체 물질(117)은 각각 다이(30)의 접촉 패드(101), 패시베이션막(103), 도전성 필라(105), 및 유전체 물질(107)과 동일하거나 유사한 물질을 포함할 수 있으며, 이와 유사하거나 동일한 방법을 사용하여 형성될 수 있다. 따라서 세부사항은 반복하지 않는다.
일부 실시예들에서, 다이(30)는 무선 주파수(RF) 다이이고, 다이(40)는 디지털 로직 다이이다. RF 다이(예컨대, 다이(30))는 로직 다이(예컨대, 다이(40))보다 전자기 간섭을 받기가 쉽기 때문에, 다이(30)는 다이(30)를 EMI로부터 차폐하기 위한 금속 코팅(109)을 갖는다. 금속 코팅(109)은 또한, 다이(30)에 의해 생성된 EM 간섭이 다른 다이들(예를 들어, 다이(40))에 대해 거의 또는 전혀 간섭을 일으키지 않도록, 다이(30)에 의해 생성된 EM 간섭을 억제(예컨대, 제한)시킬 수 있다. 다이(40)는 예시된 실시예에서 금속 코팅(109)이 없다. 다른 실시예들에서, 다이(30)와 다이(40) 둘 다는 금속 코팅(109)을 가지며, 다이(40)는 도 1 내지 도 4에서 도시된 것과 유사한 처리 단계들을 따라 형성된다.
다음으로, 몰딩 물질(123)이 캐리어(120) 위와 다이들(30, 40) 주위에 형성된다. 퇴적된 몰딩 물질(123)은 다이들(30, 40)의 윗면 위로 연장될 수 있다. 몰딩 물질(123)은, 예로서, 에폭시, 유기 폴리머, 실리카계 또는 유리 필라가 첨가되거나 첨가되지 않은 폴리머, 폴리아미드, 또는 다른 물질들을 포함할 수 있다. 일부 실시예들에서, 몰딩 물질(123)은 도포될 때 겔 타입 액체인 액체 몰딩 화합물(liquid molding compound; LMC)을 포함한다. 몰딩 물질(123)은 또한 도포될 때 액체 또는 고체를 포함할 수 있다. 몰딩 물질(123)은, 예를 들어, 압축 몰딩, 전사 몰딩, 또는 다른 방법들을 사용하여 몰딩될 수 있다.
몰딩 물질(123)은, 일단 퇴적되면, 경화 공정에 의해 경화될 수 있다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 이용하여 미리 결정된 시구간 동안 몰딩 물질(123)을 미리 결정된 온도로 가열하는 단계를 포함할 수 있다. 경화 공정은 또한 자외선(UV) 노광 공정, 적외선(IR) 에너지 노광 공정, 이들의 조합, 또는 가열 공정과의 조합을 포함할 수 있다. 대안적으로, 몰딩 물질(123)은 다른 방법들을 사용하여 경화될 수 있다. 일부 실시예들에서, 경화 공정은 수행되지 않는다.
다음으로, 몰딩 물질(123)의 윗부분들을 제거하고, 다이(30)의 도전성 필라들(105)을 노출시키며, 다이(40)의 도전성 필라들(115)을 노출시키기 위해, 화학적 기계적 폴리싱(chemical mechanical polish; CMP)과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 도전성 필라들(예를 들어, 참조번호 105, 참조번호 115), 유전체 물질들(예를 들어, 참조번호 107, 참조번호 117), 및 몰딩 물질(123) 간의 실질적으로 동일 평면인 윗면을 달성한다. 평탄화 공정은 유전체 물질들(107/117)의 윗부분들을 제거할 수 있고, 도전성 필라들(105/115)의 최상부들을 더 제거할 수 있다.
다음으로, 도 6에서, 다이(30), 다이(40), 및 몰딩 물질(123) 위에 재분배 구조물(130)이 형성된다. 재분배 구조물(130)은 하나 이상의 유전체층들(132) 내에 형성된 도전성 라인들(131) 및 비아들(133)의 하나 이상의 층들과 같은 도전성 피처들을 포함한다. 일부 실시예들에서, 하나 이상의 유전체층들(132)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다. 다른 실시예들에서, 하나 이상의 유전체층들(132)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 하나 이상의 유전체층들(132)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다.
일부 실시예들에서, 재분배 구조물(130)의 도전성 피처들은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적절한 도전성 물질로 형성된 도전성 라인들(131) 및/또는 도전성 비아(133)를 포함한다. 도전성 피처들은, 예를 들어, 아래에 있는 도전성 피처들을 노출시키도록 유전체층(132)에 개구를 형성하는 것, 유전체층(132) 위와 개구 내에 시드층을 형성하는 것, 시드층 위에 설계된 패턴을 갖는 패터닝된 포토레지스트를 형성하는 것, 시드층 위 및 설계된 패턴 내에 도전성 물질을 도금(예를 들어, 전기도금 또는 무전해 도금)하는 것, 및 도전성 물질이 형성되지 않은 시드층의 부분들과 포토레지스트를 제거하는 것에 의해 형성될 수 있다.
재분배 구조물(130)은 다이들(30, 40)에 전기적으로 결합된다. UBM(under bump metallurgy) 구조물들일 수 있는 도전성 패드(137)가 재분배 구조물(130) 위에 형성되어 재분배 구조물(130)에 전기적으로 결합될 수 있다. 도 6에서 도시된 바와 같이, 재분배 구조물(130)의 적어도 하나의 도전성 라인(131A)은 재분배 구조물(130)의 측벽까지 연장되어 재분배 구조물(130)의 측벽에서 노출된다. 도전성 라인(131A)은 나중에 형성될 도전층(119)(도 8 참조)에 연결되고 도전층(119)을 접지시키기 위해 사용될 수 있다.
도 6에서 도시된 바와 같이, 다이(30)의 금속 코팅(109)은, 예를 들어, 비아(133A)를 통해 도전성 라인(131A)에 전기적으로 결합된다. 도전성 라인(131A)은, 일부 실시예들에서, 도 6의 다이(30)의 가장 왼쪽 또는 가장 오른쪽의 접촉 패드와 같은, 접지 접촉 패드(101A)(예를 들어, 전기 접지에 연결되도록 구성된 접촉 패드)에 전기적으로 결합된다. 접지 접촉 패드(101A)는, 일부 실시예들에서, 도전성 패드(137A)에 부착된 외부 커넥터(143)(예를 들어, 도 8의 참조번호 143A 참조)를 통해 전기 접지(도시되지 않음)에 결합된다. 그러므로, 다이(30)의 금속 코팅(109)은 다이(30)에 대한 전자기 간섭으로부터의 차폐를 제공하도록 접지된다. 또한, 금속 코팅(109)은 다이(30)에 의해 발생된 전자기 간섭이 시스템 내의 다른 다이들(예를 들어, 다이(40))과 간섭하는 것을 방지하거나 이를 감소시킬 수 있다.
도 7a는 실시예에서 도 6에서 도시된 금속 코팅(109)의 접지화의 세부사항을 보여주는 반도체 디바이스(200)의 일부분의 단면도이다. 도 7a에서 도시된 바와 같이, 접지 접촉 패드(101A)는 도전성 필라(105A)에 결합되며, 이 도전성 필라(105A)는, 금속 코팅(109)과의 전기적 연결을 용이하게 하도록, 접지 접촉 패드(101A)로부터 다이(30)의 가장자리(예를 들어, 측벽들)에 가까운 위치, 이에 따라 금속 코팅(109)에 가까운 위치까지 연장되는 연장부를 갖도록 형성될 수 있다. 재분배 구조물(130)의 제1 비아층(예를 들어, 다이(30)에 가장 가까운 재분배 구조물(130)의 비아층) 내에 형성될 수 있는 비아(133A)는 도전성 필라(105A)를 금속 코팅(109)에 연결시킨다.
도 7b는 A-A 단면을 따른 도 7a의 반도체 디바이스(200)의 단면도이다. A-A 단면은 비아(133A)를 가로지르고, 따라서 도전성 필라(105A) 및 접지 접촉 패드(101A)는 A-A 단면의 평면에서 보이지 않으므로, 도 7b에서는 점선으로 도시된다. 단순화를 위해, 반도체 디바이스(200)의 모든 층들과 모든 컴포넌트들이 도 7b의 평면도에서 도시되어 있지는 않다. 도 7a는 B-B 단면을 따른 도 7b의 반도체 디바이스(200)의 일부분들의 단면도이다.
도 7b에서 도시된 바와 같이, 도전성 코팅(109)은 다이(30)의 측벽들 주위에 있다. 도 7a에서 도시된 접촉 패드(101) 및 접지 접촉 패드(101A)는 도 7b의 B-B 단면과 동일한 라인 상에 도시된다. 또한 도 7b에서는 도 7a의 접촉 패드(101) 위의 비아(133)와, 도 7a의 접지 접촉 패드(101A)에 결합된 도전성 필라(105A)가 도시되어 있다. 또한, 도 7b에서는, 유전체 물질(107) 내에 형성되고 도전성 피처(105')(예를 들어, 유전체 물질(107) 내에 형성된 도전성 라인)에 의해 접지 접촉 패드(101A)에 전기적으로 연결된 추가적인 접지 접촉 패드(101B)가 도시되어 있다. 접촉 패드(101B) 및 도전성 피처(105')는 B-B 단면의 라인 상에 있지 않기 때문에, 도 7a의 단면도에서는 보이지 않는다.
도 7b의 도시된 실시예에서, 금속 코팅(109)과 비아(133A) 사이의 전기적 연결을 용이하게 하기 위해 비아(133A)는 재분배 구조물(130)의 다른 비아들(예를 들어, 비아(133))과는 다르게 형성된다. 특히, 비아(133A)는 평면도에서 봤을 때, 예를 들어, 원형 형상 대신에 기다란 형상을 가질 수 있다. 일부 실시예들에서, 비아(133A)의 기다란 형상은 B-B 방향에 수직한 방향을 따른 치수보다 B-B 방향을 따른 치수가 더 크다. 비아(133A)의 기다란 형상은 비아(133A)를 위한 패턴을 형성하는데 사용되는 포토리소그래피 공정의 부정확성에 대해 큰 허용오차를 제공한다. 예를 들어, 비아(133A)의 실제 위치가 의도된 위치(예컨대, 설계된 위치)에 비해 좌측으로 또는 우측으로 조금씩(예컨대, 수 나노미터) 이동하더라도, 기다란 형상은 비아(133A)와 금속 코팅(109) 간의 신뢰성 있는 전기적 연결을 손쉽게 달성하도록 해준다.
도 7b에서, 비아(133A)는 타원 형상을 갖는 것으로 도시되어 있지만, 직사각형 형상, 경주 트랙 형상(예컨대, 직사각형의 양 측면들 상에서 반원 형상을 갖는 직사각형, 참조번호 133B 참조), 및 다른 적절한 형상들과 같은 다른 기다란 형상들이 또한 사용될 수 있다. 도 7a의 단면도에서는 볼 수 없는 제2 비아(133B)는 도전성 피처(105')를 금속 코팅(109)과 연결시킨다. 제2 비아(133B)는 일례로서 경주 트랙 형상을 갖는 것으로 도시되어 있다. 다른 실시예들에서, 제2 비아(133B)는 제1 비아(133A)와 동일한 형상(예를 들어, 타원형)을 가질 수 있거나, 또는 다른 적절한 형상들을 가질 수 있다. 따라서, 도 7b의 예시에서, 금속 코팅(109)은 비아(133A) 및 비아(133B)에 의해 접지되고, 따라서 금속 코팅(109)의 접지화의 신뢰성을 더욱 증가시킨다.
도 7c는 도 7a 및 도 7b에서 도시된 반도체 디바이스(200)를 도 7b의 B1-B1 단면을 따라 도시한 단면도를 나타낸다. 도 7c에서 도시된 바와 같이, 비아(133B)는 도전성 피처(105')를 금속 코팅(109)과 전기적으로 연결한다. 도전성 피처(105')는 접지 접촉 패드들(101A, 101B)(도 7b 참조)에 결합되기 때문에, 금속 코팅(109)은 접지된다.
다음으로, 도 8에서, 외부 커넥터(143)가 도전성 패드(137) 위에 형성되고, 캐리어(120)는 분리되고, 도전층(119)이 몰딩 물질(123)의 측벽들과 윗면 위에 형성된다. 일부 실시예들에서, 외부 커넥터(143)는 C4(controlled collapse chip connection) 범프들 또는 BGA(ball grid array) 범프들과 같은 도전성 범프들이며, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질들을 포함할 수 있다. 외부 커넥터(143)가 주석 솔더 범프들인 실시예에서, 외부 커넥터(143)는 전기도금, 증착, 프린팅, 솔더 전사, 볼 배치와 같은 임의의 적절한 방법을 통해 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 도전성 패드(137) 상에 형성되면, 물질을 원하는 범프 형상으로 쉐이핑하기 위해 리플로우(reflow)가 수행된다.
그러나, 외부 커넥터(143)가 C4 범프 또는 BGA 범프로서 상술되었지만, 이는 단지 예시적인 것으로 의도된 것이며 실시예들을 제한하고자 하는 것은 아니라는 것을 당업자는 인식할 것이다. 오히려, 마이크로범프, 구리 필라, 구리층, 니켈층, 무연(lead free; LF)층, 무전해 니켈 무전해 팔라듐 침지 금(electroless nickel electroless palladium immersion gold; ENEPIG)층, Cu/LF층, Sn/Ag층, Sn/Pb, 또는 이들의 조합 등과 같은 임의의 적절한 유형의 외부 접촉부들이 대안적으로 이용될 수 있다. 임의의 적절한 외부 커넥터, 및 외부 커넥터를 형성하기 위한 임의의 적절한 공정이 외부 커넥터(143)를 위해 이용될 수 있으며, 이러한 모든 외부 커넥터들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
일부 실시예들에서, 외부 커넥터(143)가 도전성 패드(137) 상에 형성된 후에 캐리어(120)는 분리된다. 예를 들어, 외부 커넥터(143)가 형성된 도 6에서 도시된 구조물은 위아래가 뒤집혀지고, 외부 커넥터(143)는 테이프(예를 들어, 다이싱 테이프, 도시되지 않음)에 부착된다. 일부 실시예들에서, 테이프는 부드럽고, 외부 커넥터(143)의 높이보다 큰 두께를 갖는다. 따라서, 반도체 디바이스(200)는, 외부 커넥터(143)가 테이프에 임베딩(예를 들어, 압착)되도록 테이프에 압착될 수 있다. 이는 도전층(119)을 형성하기 위한 후속 공정 단계에서 반도체 디바이스(200)의 전기적 단락을 방지할 수 있다.
다음으로, 캐리어(120)는 예시로서, 화학적 습식 에칭, 플라즈마 건식 에칭, 기계적 박리, CMP, 기계적 그라인딩, 가열 베이킹, 레이저 스캐닝, 또는 습식 스트리핑과 같은 적절한 방법에 의해 분리된다. 일부 실시예들에서, 캐리어(120)는 유리 캐리어이고, 캐리어(120) 상에 광을 비춰서 분리된다. 예를 들어, 엑시머 레이저에 의해 방출된 자외선(UV) 광은 유리 캐리어를 통과하여 유리/접착제 계면 부근에서 흡수될 수 있다. 자외선 광은 접착제층(121) 내의 화학적 결합들을 파괴하는 광화학 공정을 개시한다. 그 결과, 유리 캐리어(120)는 쉽게 제거된다.
다른 실시예들에서, 캐리어 분리는, 예를 들어, 재분배 구조물(130)을 테이프에 부착한 다음 캐리어(120)를 제거함으로써 외부 커넥터(143)가 형성되기 전에 수행될 수 있다. 캐리어(120)가 분리된 후, 반도체 디바이스(200)는 테이프로부터 제거되어 위아래가 뒤집혀지고, 도전성 패드(137) 위에 외부 커넥터(143)가 형성된다. 이러한 처리 단계들 및 다른 변형들이 본 발명개시의 범위 내에 완전히 포함되도록 의도된다. 복수의 반도체 디바이스들(200)가 동시에 형성되는 실시예들에서, 복수의 개별 반도체 디바이스들(200)을 형성하기 위해 단품화 공정(도시되지 않음)이 수행된다.
다음으로, 예를 들어 도금, 스퍼터링, 스프레잉, 또는 다른 적절한 형성 방법을 사용하여, 구리 또는 전자기 간섭 보호를 위한 다른 적절한 물질을 포함할 수 있는 도전층(119)이 반도체 디바이스(200) 위에 형성된다. 도전층(119)의 두께는 3㎛와 같이, 약 3㎛ 내지 약 5㎛의 범위를 가질 수 있지만, 다른 치수들이 또한 가능하다.
도 8에서 도시된 바와 같이, 도전층(119)은 다이들(30/40)의 후측면 상에(예를 들어, 접착제층(121) 위에) 그리고 몰딩 물질(123)의 측벽들을 따라 형성된다. 도전층(119)(금속 코팅(119)이라고도 칭함)은 다이들(30, 40)의 기판과 접촉하지 않기 때문에, 도전층(119)의 물질의 확산(예를 들어, 구리 확산)은 문제가 되지 않을 수 있고, 따라서, 도전층(119)의 형성 시에 배리어층(157)(도 3 참조)과 유사한 배리어층은 생략될 수 있다. 따라서, 일부 실시예들에서, 아래에 있는 배리어층(157) 및 아래에 있는 계면층(159)을 갖는 도전성 코팅(109)(도 3 참조)과는 달리, 도전층(119)은, 도전층(119)과 다이들(30/40) 사이에 배리어층을 갖지 않고서, 몰딩 물질(123)의 측벽들 위에 그리고 접착제층(121) 위에 형성될 수 있다. 일부 실시예들에서, 도전층(119)은 단층 구조를 가지며, 구리와 같은 적절한 물질로 형성되며, 이 경우 도전층(119)(예를 들어, 구리)은, 예를 들어, 몰딩 물질(123), 접착제층(121), 및 하나 이상의 유전체층들(132)과 직접 접촉한다. 일부 실시예들에서, 예를 들어, 도전층(119)의 물질에 따라, 도전층(119)과, 예를 들어, 몰딩 물질(123), 접착제층(121), 및 하나 이상의 유전체층들(132) 사이에 계면층이 있을 수 있다.
도 8에서 도시된 바와 같이, 도전층(119)은, 일부 실시예들에서, 재분배 구조물(130)의 측벽에서 노출된 도전성 라인(131A)에 결합됨으로써 접지된다. 도 8은 또한 재분배 구조물(130)의 비아(133A)를 도시하며, 이 비아(133A)는 (도 7a 및 도 7b와 유사한) 다이(30) 위의 도전성 코팅(109)에 결합된다. 따라서, 도전층(119) 및 도전성 코팅(109)은, 예를 들어, 전기적 접지에 연결된 하나 이상의 외부 커넥터(143A)에 의해 접지되는 하나 이상의 접지 접촉 패드(101A)에 결합됨으로써 전기적으로 접지된다.
도 9 내지 도 12는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스(300)의 단면도들을 도시한다. 도 9 내지 도 12에서의 유사한 번호들은 도 3 내지 도 8에서와 유사한 부분들을 나타내므로, 상세한 설명은 반복하지 않는다. 도 9에서 도시된 바와 같이, 반도체 다이들(30, 40)은 각각 접착제층(121)을 통해 캐리어(120)에 부착된다. 도 9의 예시에서, 다이들(30, 40)은 캐리어(120)에 부착되기 전에 도전성 코팅(109)으로 코팅되지 않는다는 것을 유의한다. 다이들(30, 40)은 동일한 유형(예를 들어, 동일한 기능을 가짐) 또는 상이한 유형(예를 들어, 상이한 기능을 가짐)일 수 있다. 다이들(30, 40)이 캐리어(120)에 부착된 후, 도전성 코팅(109)이 다이(30), 다이(40), 및 캐리어(120) 위에 컨포멀하게 형성된다.
도 9에서, 영역들(150') 내의 도전성 코팅(109)의 부분들, 예컨대 다이들(30, 40)의 반도체 기판과 접촉하는 도전성 코팅(109)의 부분들은 도 3에서 도시된 것과 동일한 구조를 가질 수 있다. 또한, 도전성 코팅(109)의 다른 부분들, 예를 들어, 유전체 물질(107) 위, 접착제층(121) 위, 및 캐리어(120) 위의 도전성 코팅(109)의 부분들은 도 4에서 도시된 것과 동일한 구조를 가질 수 있다.
다음으로, 도 10에서 도시된 바와 같이, 몰딩 물질(123)이 캐리어(120) 위와 다이들(30/40) 주위에 형성된다. 몰딩 물질(123)을 경화시키기 위해 경화 공정이 수행될 수 있다. 다음으로, 다이(30)의 도전성 필라들(105) 및 다이(40)의 도전성 필라들(115)을 노출시키기 위해, (경화된) 몰딩 물질(123)이 예컨대 CMP 공정에 의해 평탄화된다. 평탄화 공정은 다이들(30, 40)의 전측면 위의 도전성 코팅(109)의 일부분들을 제거한다. 따라서, 도 10의 단면도에서, 평탄화 후, 도전성 코팅(109)의 잔존하는 부분들은 다이들(30, 40) 사이에서 U자형을 가지며, 다이들(30, 40)의 외부 측벽들(예를 들어, 반도체 디바이스(300)의 가장자리들 근처에 있는 측벽들) 근처에서 L자형을 갖는다.
다음으로, 도 11에서, 재분배 구조물(130)이 다이들(30, 40)의 전측면 위에 형성되고, 다이들(30, 40)에 전기적으로 결합된다. 재분배 구조물(130)은 도전성 라인들(131) 및 비아들(133)을 포함한다. UBM 구조물들일 수 있는 도전성 패드들(137)이 재분배 구조물(130)의 윗면 위에 형성된다. 재분배 구조물(130)의 적어도 하나의 도전성 라인(131A)은 재분배 구조물(130)의 측벽에서 노출된다.
도 11의 도시된 예시에서, 도전성 코팅(109)은 도 7a 및 도 7b에서 도시된 실시예들과 마찬가지로, 재분배 구조물(130)로의 연결을 통해(예컨대, 비아(133A)를 통해), 그리고 접지 접촉 패드(101A)로의 연결을 통해 접지된다. 도전성 코팅(109)은 또한 도 11에서 도시된 바와 같이, 재분배 구조물(130)을 통해 다이(40)의 접지 접촉 패드(111A)에 전기적으로 결합될 수 있다.
다음으로, 도 12에서 도시된 바와 같이, 외부 커넥터(143)가 도전성 패드(137) 위에 형성되고, 캐리어(120)가 분리되며, 도전층(119)이 다이들(30/40)의 후측면들 위에(예컨대, 접착제층(121) 위에) 그리고 몰딩 물질(123)의 측벽들 위에 형성된다. 도전층(119)은, 일부 실시예들에서, 재분배 구조물(130)의 측벽에 의해 노출된 도전성 라인(131A)에 결합됨으로써 접지된다.
일부 실시예들에서, 도전층(119)은 컨포멀하게 형성되고, 또한 컨포멀하게 형성되는 도전성 코팅(109)의 두께와 동일한 두께를 가질 수 있다. 영역들(119D)에서, 도전층(119) 및 도전성 코팅(109)은 병합되어, 영역들(119D) 이외의 다른 영역들에서의 도전층(119) 또는 도전성 코팅(109)보다 더 두꺼운(예컨대, 약 두 배의 두께의) 도전층(예컨대, 구리)을 형성한다는 것을 유의한다. 예를 들어, 다이들(30, 40) 사이의 (병합된) 도전층의 두께는 다이들(30, 40)의 측벽들을 따른 도전성 코팅(109)의 두께의 두 배일 수 있다. 다른 예시로서, 다이들(30, 40) 사이의 (병합된) 도전층의 두께는 접착제층(121) 위 또는 몰딩 물질(123)의 측벽들을 따른 도전성 코팅(119)의 두께의 두 배일 수 있다. 도 12의 단면도에서, 도전층(119) 및 도전성 코팅(109)은 다이들(30, 40) 사이 및 다이들(30, 40)의 외부 측벽들 근처에서 U자형을 형성한다. 다른 실시예들에서, 도전층(119) 및 도전성 코팅(109)은 상이한 두께를 갖는다.
도 13, 도 14, 도 15, 도 16, 도 17a, 및 도 17b는 일부 실시예들에 따른, 다양한 제조 단계들에서의 반도체 디바이스(400)의 다양한 모습들을 도시한다. 도 13에서, 감광성 유전층과 같은 유전체막이 캐리어(120) 위에 형성된다. 유전체막은 포토리소그래피 및/또는 에칭 공정을 사용하여 패터닝되어 구조물들(151, 153)을 형성한다. 일부 실시예들에서, 사용되는 포토리소그래피 공정으로 인해, 구조물들(151(또는 153))이 캐리어(120)로부터 멀어짐에 따라 도 13의 단면도에서의 구조물들(151(또는 153))의 폭은 감소한다. 예를 들어, 구조물들(151, 153)은 도 13에서 도시된 바와 같이, 사다리꼴 단면들을 갖는다. 구조물들(151/153)의 더 상세한 설명은 이후에 설명된다.
도 14에서, EMI 차폐 및/또는 보호를 제공할 수 있는 구리 또는 다른 적절한 물질과 같은 도전층(155)이 도 13에서 도시된 구조물 위에 형성된다. 도전층(155)은 금속(예를 들어, 구리)을 포함할 수 있으며, 스퍼터링, 스프레잉, 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 도전층(155)의 두께는 약 3㎛ 내지 약 5㎛이지만, 다른 치수들도 가능하다.
일부 실시예들에서, 구조물들(151)은 유전체 구조물들이다. 도 17a의 E-E 단면을 따른 반도체 디바이스(400)의 단면도인 도 17b를 잠시 참조하면, 구조물들(151)은 다이(30) 및/또는 다이(40)를 둘러싸는 유전체 구조물들을 포함할 수 있다. 구조물들(151)은 일부 실시예들에서, 도 17b에서 도시된 바와 같이, 다이(30) 및/또는 다이(40)를 에워싸는 연속적인 유전체 구조물일 수 있다. 다른 실시예들에서, 구조물들(151)은 다이(30) 및/또는 다이(40)를 에워싸는 유전체 구조물들의 복수의 개별 세그먼트들(예를 들어, 자신들 사이에 갭을 갖는 세그먼트들, 도시되지 않음)을 포함할 수 있다. 구조물들(151)은 유전체 물질로 제조되지만, 도전층(155)에 의해 코팅된 후, 코팅된 구조물들(151)은 EMI를 방지하거나 또는 감소시키기 위해 반도체 다이들(30/40) 주위에 전자기 차폐 구조물을 형성한다(도 17a 및 도 17b 참조).
도 14를 다시 참조하면, 일부 실시예들에서, 구조물들(153)은 유전체 구조물들이고, 실질적으로 실린더형 또는 절두 원추형을 갖는다. 일부 실시예들에서, 각각의 코팅된 구조물(153)은, 도전층(155)으로 코팅된 후, 도전성 비아를 형성한다. 도 17b를 잠시 참조하면, 코팅된 구조물(153)은, 일부 실시예들에 따라, 유전체 코어의 외부 측벽들 상에 코팅된 도전층(155)을 갖는 고체 유전체 코어(예를 들어, 구조물(153))를 포함한다.
이제 도 15를 참조하면, 반도체 다이들(30, 40)은 접착제층(121)에 의해 캐리어(120)에 부착된다. 다음으로, 몰딩 물질(123)이 퇴적되고, 필요한 경우, 경화되며, 그 후, 다이들(30/40)의 도전성 필라들(105/115)을 노출시키도록 평탄화된다. 평탄화 공정은 또한, 도 15에서 도시된 바와 같이, 도전층(155)의 최상부들(예를 들어, 캐리어(120)에 대한 원위측의(distal), 구조물들(151/153)의 윗면들 위의 도전층(155)의 부분들)을 제거하고, 구조물들(151, 153)의 유전체 물질을 노출시킨다.
다음으로, 도 16에서, 재분배 구조물(130)이 다이들(30, 40)의 전측면들 위에 형성된다. 재분배 구조물(130)은 도전성 라인들(131) 및 비아들(133)을 포함할 수 있다. 도전성 패드(137)가 재분배 구조물(130) 위에 형성되어 재분배 구조물(130)에 전기적으로 결합된다. 도 16에서 도시된 바와 같이, 도전층(155)은, 예를 들어, 비아(133A)를 통해 재분배 구조물(130)에 대한 전기적 연결에 의해 접지되는데, 재분배 구조물(130)은 접지 접촉 패드들(101A/111A)에 결합되는 도전성 라인들 및/또는 비아들을 포함하며, 이 도전성 라인들 및/또는 비아들 전기적으로 접지된 하나 이상의 외부 커넥터(143)(도 17a 참조)에 결합된다. 일부 실시예들에서, 재분배 구조물(130)의 도전성 라인(131A)은 재분배 구조물(130)의 측벽에서 노출된다.
다음으로, 도 17a에서, 외부 커넥터(143)가 형성되고, 캐리어(120)는 분리되고, 캐리어 분리 이후의 반도체 디바이스(400)의 노출면(예를 들어, 다이들(30/40)의 후측면 근처에 있는 표면)은 CMP와 같은, 적절한 그라인딩 공정 및/또는 에칭 공정에 의해 리세싱된다. 일부 실시예들에서, 리세싱 공정은 다이들(30, 40)의 후측면들 위의 도전층(155)의 일부분들을 제거한다. 리세싱 공정은 또한 접착제층(121)을 제거할 수 있다. 따라서, 리세싱 공정 후, 일부 실시예들에서, 다이들(30, 40)의 후면측들 근처에 있는 구조물들(151/153)의 유전체 물질이 노출된다.
다음으로, 다른 재분배 구조물(160)이 다이들(30, 40)의 후측면 위에 형성되고, 재분배 구조물(130)과 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 재분배 구조물(160)은 구조물(151)의 측벽들 위 및 구조물(153)의 측벽들 위의 도전층들(155)의 일부분들과 같은, 도전층(155)의 잔존 부분들에 전기적으로 결합되는 도전성 라인들(161) 및 비아들(163)을 포함한다. 일부 실시예들에서, 재분배 구조물(160)의 도전성 라인들(161')은 접지면들을 포함한다. 접지면들(예컨대, 참조번호 161') 및 도전성 코팅(155)을 갖는 구조물들(151)은 다이들(30, 40) 주변과 그 위에 EMI 차폐부를 형성한다. EMI 차폐부는 다이들(30, 40)에 대한 EM 간섭을 감소시킨다. EMI 차폐부는 또한, 다이들(30, 40)에 의해 생성된 EM 간섭을 억제시키고, 이에 따라 EM 간섭을 감소시킬 수 있다.
도 17a에서 도시된 바와 같이, 개구들(164)이 재분배 구조물(160) 내에 형성된다. 개구들(164)은 레이저 드릴링, 에칭, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 개구들(164)은, 재분배 구조물(130)을 재분배 구조물(160)과 전기적으로 결합시키기 위해 구조물들(153) 위의 도전층(155)에 전기적으로 결합되어 있는 도전성 라인들(161)의 일부분들을 노출시킨다. 도전성 라인들(161)의 노출된 부분은 또한 다이들(30, 40)의 후측면들에서의 전기 접속을 위한 액세스를 제공한다. 예를 들어, 다른 반도체 디바이스(도시되지 않음)가 반도체 디바이스(400) 위에 배치될 수 있고, PoP 패키지를 형성하도록 도전성 라인들(161)의 노출된 부분들에 전기적으로 및 기계적으로 결합될 수 있다.
도 17b는 E-E 단면을 따른 도 17a의 반도체 디바이스(400)의 단면도이며, 도 17a는 F-F 단면을 따른 도 17b의 반도체 디바이스(400)의 단면도이다. 명료화를 위해 몰딩 물질(123)은 도 17b에서 도시되지 않는다. 도 17b에서 도시된 바와 같이, 구조물들(151)은 다이들(30, 40) 주위의 연속적인 구조물을 포함하고, 도전층(155)은 구조물들(151)의 양 측벽들 상에 형성된다. 도 17b는 또한 원형 단면을 가질 수 있는 구조물들(153), 및 구조물들(153)의 측벽들 위에 형성된 도전층(155)을 도시한다.
도 17b는 구조물들(151) 및 구조물(153)의 비제한적인 예시일 뿐이며, 구조물(151) 및 구조물(153)에 대한 다른 형상들 및/또는 단면들이 또한 가능하며, 본 발명개시의 범위 내에 완전히 포함되도록 의도된다. 예를 들어, 구조물(151)은 다이들(30, 40)를 총체적으로 둘러싸는 유전체 영역들의 복수의 개별(예를 들어, 분리된) 세그먼트들을 포함할 수 있다. 다른 예시로서, 구조물(153)의 단면은 타원형, 정사각형, 또는 직사각형과 같은 다른 적절한 형상들을 가질 수 있다.
도 18은 EMI 보호를 갖는 전기 시스템(500)을 도시한다. 전기 시스템(500)은, 도 8의 반도체 디바이스(200)와 유사하지만 다이(30)와 다이(40) 둘 다를 위한 금속 코팅(509)을 갖는 반도체 디바이스(510)를 포함한다. 금속 코팅(509)은 도 8의 금속 코팅(109)과 유사할 수 있다. 반도체 디바이스(510)는 도 8의 도전층(119)과 유사할 수 있는 도전층(519)을 더 갖는다. 전기 시스템(500)은 도전성 트레이스들(예를 들어, 참조번호 521/523/525) 및 도전성 패드들(예컨대, 참조번호 527)가 내부 및/또는 상부에 형성된 인쇄 회로 기판(PCB)일 수 있는 기판(520)을 더 포함한다. 도 18은 기판(520)에 기계적으로 및 전기적으로 결합된 커넥터(530)(예를 들어, RF 커넥터)를 또한 도시한다. 도 18에서 도시된 바와 같이, 커넥터(530)는 신호 단자(533) 및 접지 단자(531)를 갖는다. 신호 단자(533)는 RF 신호(예를 들어, 전기 시스템(500)에 의해 처리될 RF 입력 신호)를 운송하기 위한 단자일 수 있고, 접지 단자(531)는 전기적으로 접지될 수 있다. 일부 실시예에서, 접지 단자(531)는 양호한 EMI 보호를 제공하기 위해 신호 단자(533) 주위에 있는 금속 쉘 또는 금속 메쉬이다.
도 18에서 도시된 바와 같이, 반도체 디바이스(510)의 두 개의 외부 커넥터들(541, 545)은 전기적으로 접지되고, 기판(520)의 도전성 라인들(521, 525)에 각각 연결되고, 도전성 라인들(521, 525)은 커넥터(530)의 접지 단자(531)에 결합된다. 커넥터(530)의 신호 단자(533)는 반도체 디바이스(510)의 외부 커넥터(543)에 연결되고, 외부 커넥터(543)는 신호(예를 들어, 커넥터(530)로부터의 RF 입력 신호)와의 연결을 위한 것이다. 일부 실시예들에서, 도전성 라인들(521, 525)은 접지면들이고, RF 신호를 운송하는 도전성 라인(523)은 접지면들(521, 525) 사이에 배치된다. 시스템(500)은 우수한 EMI 보호를 갖는다. 예를 들어, 반도체 디바이스(510)에 대한 이중 EMI 차폐부(예를 들어, 도전성 코팅들(509, 519))가 존재한다. 또한, 도전성 라인(523)의 위와 아래에 배치된 접지면들(521, 525)은 RF 신호를 운송하는 도전성 라인(523)에 대한 강화된 EMI 격리를 제공한다. 접지 단자(531)에 의해 제공되는 신호 단자(533)에 대한 EMI 차폐와 결합된 이들 피처들은 전기 시스템(500)의 신호 체인 전체에 걸쳐 양호한 EMI 보호를 제공하므로, EM 간섭에 대해 우수한 견고성을 제공한다.
개시된 실시예들에 대한 변형들이 가능하고, 본 발명개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 두 개의 반도체 다이들(예를 들어, 참조번호 30과 참조번호 40)이 반도체 디바이스에서 예시로서 사용된다. 그러나, 형성된 반도체 디바이스에서는 두 개보다 많거나 적은 다이들이 사용될 수 있다. 다른 예시로서, 구조물(151)(도 17b 참조)의 형상은 두 개의 개별 링들을 포함할 수 있으며, 이 링들 각각은 다이들(30/40) 중 하나를 둘러싼다. 또한, 두 개의 개별 링들 각각은 연속 링이거나, 또는 복수의 개별 세그먼트들에 의해 형성된 링일 수 있다. 또다른 예시로서, 구조물들(153)의 개수 및 위치는 본 발명개시의 사상을 벗어나지 않고서 도 17b에서 도시된 것으로부터 변경될 수 있다.
도 19는 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다. 도 19에서 도시된 실시예 방법들은 많은 가능한 실시예 방법들의 예시임을 이해해야 한다. 본 발명분야의 당업자는 수 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 19에서 도시된 다양한 단계들이 추가되고, 제거되고, 대체되고, 재배열되며, 반복될 수 있다.
도 19를 참조하면, 단계(1010)에서, 제1 다이가 캐리어에 부착되며, 여기서 제1 다이의 전측면 상의 접촉 패드들은 캐리어를 등지고 있다. 단계(1020)에서, 몰딩 물질이 캐리어 위에 그리고 제1 다이 주위에 형성된다. 단계(1030)에서, 캐리어에 대한 원위측의, 몰딩 물질의 제1 측면 위에 재분배 구조물이 형성되고, 재분배 구조물은 제1 다이에 전기적으로 결합된 도전성 라인들을 포함하며, 재분배 구조물의 제1 도전성 피처는 재분배 구조물의 측벽에서 노출된다. 단계(1040)에서, 캐리어는 분리된다. 단계(1050)에서, 제1 도전성 코팅이 몰딩 물질의 측벽들 및 제1 측면과 반대측에 있는 몰딩 물질의 제2 측면을 따라 형성되고, 제1 도전성 코팅은 재분배 구조물의 제1 도전성 피처에 전기적으로 연결된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
몰딩 물질 내에 매립된 제1 다이 - 상기 제1 다이의 접촉 패드들은 상기 몰딩 물질의 제1 측면 근처에 있음 -;
상기 몰딩 물질의 상기 제1 측면 위에 있는 재분배 구조물;
상기 제1 다이의 측벽들을 따라 있고, 상기 제1 다이와 상기 몰딩 물질 사이에 있는 제1 금속 코팅; 및
상기 몰딩 물질의 측벽들을 따라 있고, 상기 제1 측면과 반대측에 있는, 상기 몰딩 물질의 제2 측면 상에 있는 제2 금속 코팅을 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 금속 코팅 및 상기 제2 금속 코팅은 접지 접촉부에 전기적으로 연결된 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 재분배 구조물은 상기 제1 금속 코팅에 전기적으로 결합된 비아를 포함한 것인 반도체 디바이스.
실시예 4. 실시예 3에 있어서, 상기 비아는 제1 방향을 따른 제1 치수 및 상기 제1 방향에 수직인 제2 방향을 따른 제2 치수를 가지며, 상기 제2 치수는 상기 제1 치수보다 작은 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제1 다이는 상기 접촉 패드들 각각에 결합된 복수의 도전성 필라(pillar)들을 갖고, 상기 복수의 도전성 필라들 중 적어도 하나는 상기 제1 금속 코팅에 전기적으로 결합된 것인 반도체 디바이스.
실시예 6. 실시예 5에 있어서, 상기 접촉 패드들에 대한 원위측(distal)의, 상기 복수의 도전성 필라들의 윗면은 상기 몰딩 물질의 제1 측면과 동일 평면을 이루는 것인 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제2 금속 코팅은 상기 재분배 구조물의 도전성 라인에 전기적으로 결합되고, 상기 도전성 라인은 상기 재분배 구조물의 측벽에서 노출된 것인 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 몰딩 물질 내에 매립되어 있고 상기 제1 다이로부터 횡측으로 이격된 제2 다이를 더 포함하며, 상기 제2 다이의 접촉 패드들은 상기 재분배 구조물에 전기적으로 결합된 것인 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 제2 다이의 측벽들은 금속 코팅이 없는 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제1 다이와 상기 제2 다이는 상이한 기능들을 갖는 것인 반도체 디바이스.
실시예 11. 실시예 8에 있어서, 상기 제1 금속 코팅은 상기 제1 다이의 측벽들로부터 상기 제2 다이의 측벽들까지 연속적으로 연장된 것인 반도체 디바이스.
실시예 12. 반도체 디바이스에 있어서,
몰딩층 내에 있는 제1 다이;
상기 제1 다이의 접촉 패드들에 전기적으로 결합된 도전성 라인들을 포함하고 상기 몰딩층의 제1 측면 상에 있는 제1 재분배 구조물;
상기 제1 측면과 반대측에 있는, 상기 몰딩층의 제2 측면 상에 있는 제2 재분배 구조물;
상기 몰딩층 내에 있고 상기 제1 다이로부터 횡측으로 이격되어 있는 제1 도전성 구조물 - 상기 제1 도전성 구조물은,
상기 제1 다이 주위에 있는 제1 유전체 영역; 및
상기 제1 유전체 영역의 양 측면들 상에 있는 도전성 코팅들을 포함함 -; 및
상기 몰딩층 내에 있는 비아를 포함하며, 상기 비아는 상기 제1 재분배 구조물의 제1 도전성 라인 및 상기 제2 재분배 구조물의 제2 도전성 라인에 결합된 것인 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 비아는,
제2 유전체 영역; 및
상기 제2 유전체 영역의 측벽들 상에 있는 제2 도전성 코팅을 포함한 것인 반도체 디바이스.
실시예 14. 실시예 12에 있어서, 상기 비아는 상기 제1 다이와 상기 제1 도전성 구조물 사이에 있는 것인 반도체 디바이스.
실시예 15. 실시예 12에 있어서, 상기 제1 도전성 구조물은 상기 제1 재분배 구조물의 적어도 하나의 도전성 라인 및 상기 제2 재분배 구조물의 적어도 하나의 도전성 라인에 전기적으로 결합된 것인 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제2 재분배 구조물은 접지면을 포함하고, 상기 제1 도전성 구조물은 상기 접지면에 전기적으로 결합된 것인 반도체 디바이스.
실시예 17. 방법에 있어서,
제1 다이를 캐리어에 부착하는 단계 - 상기 제1 다이의 전측면 상에 있는 접촉 패드들은 상기 캐리어를 등지고 있음 -;
상기 캐리어 위에 그리고 상기 제1 다이 주위에 몰딩 물질을 형성하는 단계;
상기 캐리어에 대한 원위측의, 상기 몰딩 물질의 제1 측면 위에 재분배 구조물을 형성하는 단계 - 상기 재분배 구조물은 상기 제1 다이에 전기적으로 결합된 도전성 라인들을 포함하며, 상기 재분배 구조물의 제1 도전성 피처는 상기 재분배 구조물의 측벽에서 노출됨 -;
상기 캐리어를 분리시키는 단계; 및
상기 몰딩 물질의 측벽들 및 상기 제1 측면과 반대측에 있는, 상기 몰딩 물질의 제2 측면을 따라 제1 도전성 코팅을 형성하는 단계를 포함하며, 상기 제1 도전성 코팅은 상기 재분배 구조물의 상기 제1 도전성 피처에 전기적으로 연결된 것인 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 다이를 상기 캐리어에 부착하기 전에, 상기 제1 다이의 측벽들 및 후측면 위에 제2 도전성 코팅을 형성하는 단계를 더 포함하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 다이는, 상기 제1 다이의 상기 접촉 패드들 위에 있고 상기 접촉 패드들에 전기적으로 결합된 도전성 필라들을 갖고, 상기 도전성 필라들 중의 제1 도전성 필라는 상기 제1 다이의 가장자리까지 연장되며, 상기 도전성 필라들 중의 상기 제1 도전성 필라는 상기 재분배 구조물의 비아를 통해 상기 제2 도전성 코팅에 전기적으로 결합된 것인 방법.
실시예 20. 실시예 18에 있어서, 상기 재분배 구조물의 비아는 상기 제2 도전성 코팅에 전기적으로 결합된 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    몰딩층 내에 있는 제1 다이;
    상기 제1 다이에 전기적으로 결합되며 상기 몰딩층의 제1 측 상에 있는 제1 재분배 구조물;
    상기 제1 측의 반대측인, 상기 몰딩층의 제2 측 상에 있는 제2 재분배 구조물; 및
    상기 몰딩층 내에 있고 상기 제1 다이로부터 횡측으로 이격되어 있는 제1 도전성 구조물로서,
    상기 제1 다이 주위에 있는 제1 유전체 영역; 및
    상기 제1 유전체 영역의 양 측벽들 상에 있는 제1 도전성 코팅
    을 포함하는, 상기 제1 도전성 구조물
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 도전성 구조물은 상기 제1 재분배 구조물 및 상기 제2 재분배 구조물과 전기적으로 결합된 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 도전성 구조물의 상기 제1 도전성 코팅은 상기 제1 재분배 구조물을 통해 상기 제1 다이의 접지 접촉 패드에 전기적으로 결합된 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제2 재분배 구조물은 접지면(ground plane)을 포함하고, 상기 제1 도전성 구조물의 상기 제1 도전성 코팅은 상기 접지면에 전기적으로 결합된 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 도전성 구조물의 상기 제1 유전체 영역은 상기 제1 다이의 주위로 연속하여 연장된 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 도전성 구조물의 상기 제1 유전체 영역은 상기 제1 다이를 일괄하여 에워싸고 있는 복수의 개별 세그먼트들을 포함하는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 몰딩층 내에 있으며 상기 제1 재분배 구조물 및 상기 제2 재분배 구조물에 전기적으로 결합된 비아를 더 포함하는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 재분배 구조물의 도전성 라인은 상기 제1 재분배 구조물의 측벽에서 노출되어 있는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    몰딩 물질 내에 매립된 다이;
    상기 몰딩 물질의 제1 측 상에 있는 제1 재분배 구조물;
    상기 몰딩 물질의 제1 측의 반대측인, 상기 몰딩 물질의 제2 측 상에 있는 제2 재분배 구조물; 및
    상기 다이를 위한 전자기 간섭(electromagnetic interference; EMI) 차폐부
    를 포함하고,
    상기 EMI 차폐부는,
    상기 몰딩 물질 내에 있으며 상기 다이 주위에 있는 제1 유전체 구조물 - 상기 제1 유전체 구조물의 제1 표면은 상기 몰딩 물질의 상기 제1 측과 같은 레벨에 있고, 상기 제1 유전체 구조물의 제2 표면은 상기 몰딩 물질의 상기 제2 측과 같은 레벨에 있음 - ;
    상기 제1 유전체 구조물의 측벽들 상에 있는 제1 도전성 재료; 및
    상기 제2 재분배 구조물의 접지면
    을 포함하는 것인,
    반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    제1 다이;
    상기 제1 다이로부터 이격되어 제1 다이 주위에 있는 유전체 구조물;
    상기 제1 다이와 상기 유전체 구조물 주위에 있는 몰딩 물질;
    상기 유전체 구조물의 측벽들 상에서 상기 유전체 구조물과 상기 몰딩 물질 사이에 배치된 도전성 코팅;
    상기 몰딩 물질의 제1 측 상에 있는 제1 재분배 구조물; 및
    상기 몰딩 물질의 제1 측의 반대측인, 상기 몰딩 물질의 제2 측 상에 있는 제2 재분배 구조물
    을 포함하고,
    상기 도전성 코팅은 상기 제1 재분배 구조물 및 상기 제2 재분배 구조물에 전기적으로 결합된 것인, 반도체 디바이스.
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