JP2013110375A - 半導体パッケージ及びこれを含む半導体パッケージモジュール - Google Patents

Abstract

【課題】工程コストが低減するとともに、製造工程が簡素化された半導体パッケージ及びこれを含む半導体パッケージモジュールを提供する。
【解決手段】本発明の半導体パッケージ１００は、ボンディングパッド１２０を有する半導体チップ１１０と、ボンディングパッド１２０に電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターン１４１と、ショート（ｓｈｏｒｔ）型再配線パターン１４１と同一層上で多数個に分離形成されたオープン（ｏｐｅｎ）型再配線パターンＡとを含む再配線層１４０と、オープン（ｏｐｅｎ）型再配線パターンＡそれぞれに形成された信号連結用接続端子１Ｄ、２Ｄとを有する第１基板１５０と、を含む。
【選択図】図１

Description

本発明は、半導体パッケージ及びこれを含む半導体パッケージモジュールに関する。

半導体産業において技術開発の主な傾向の一つは、半導体素子のサイズを縮小することである。半導体パッケージ分野においても小型コンピュータ及び携帯用電子機器などの需要急増に伴い、小型のサイズを有するとともに多数のピン（ｐｉｎ）を具現することができるファインピッチボールグリッドアレイ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；ＦＢＧＡ）パッケージまたはチップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ；ＣＳＰ）などの半導体パッケージが開発されている。

現在開発中のファインピッチボールグリッドアレイパッケージまたはチップスケールパッケージなどのような半導体パッケージは、小型化及び軽量化などの物理的利点がある反面、まだ、従来のプラスチックパッケージ（ｐｌａｓｔｉｃ ｐａｃｋａｇｅ）と同等な信頼性を確保できておらず、生産過程で要する原料及び工程のコストが高いため、価格競争力に劣るという短所がある。

特に、現在チップスケールパッケージの代表的な種類であるマイクロボールグリッドアレイ（ｍｉｃｒｏ ＢＧＡ；μ ＢＧＡ）パッケージは、ファインピッチボールグリッドアレイまたはチップスケールパッケージに比べ改善した特性を有してはいるが、依然として信頼度及び価格競争力に劣っているという短所がある。

このような短所を克服するために開発されたパッケージの一つとして、ウェハ上に形成された半導体チップのボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄ）を再配置（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）または再配線（ｒｅｒｏｕｔｉｎｇ）する方法を用いるウェハレベルチップスケールパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ ＣＳＰ；ＷＬ−ＣＳＰ）がある。

再配置を用いるウェハレベルチップスケールパッケージは、半導体素子の製造工程において、直接半導体基板上のボンディングパッドをより大きいサイズの他のパッドで再配置した後、その上にソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）のような外部接続端子を形成することをその構造的特徴とする。

一方、従来技術による半導体パッケージが、特許文献１に開示されている。

このように従来技術による半導体パッケージは、再配線パターンの拡張性により２層以上の多層に構成されることができ、多層に製造されることにより、工程コストが増加し、工程数の増加に伴って工程時間が増加するという問題があった。

韓国公開特許第２０１１−００３２１５８号公報

本発明は、前記従来技術の問題点を解決するためのものであって、製造工程が簡素化された半導体パッケージ及びこれを含む半導体パッケージモジュールを提供することを目的とする。

また、本発明は、製造工程コストが低減された半導体パッケージ及びこれを含む半導体パッケージモジュールを提供することを他の目的とする。

本発明の半導体パッケージは、ボンディングパッドを有する半導体チップと、前記ボンディングパッドに電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターンと、前記ショート（ｓｈｏｒｔ）型再配線パターンと同一層上で多数個に分離形成されたオープン（ｏｐｅｎ）型再配線パターンとを含む再配線層と、前記オープン（ｏｐｅｎ）型再配線パターンそれぞれに形成された信号連結用接続端子とを有する第１基板と、を含む。

ここで、前記半導体パッケージは、ウェハレベルパッケージ（ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）であってもよい。

また、前記半導体パッケージは、半導体ウェハを用いて形成されることが好ましい。

また、前記第１基板は、前記再配線層が形成される絶縁層と、前記ショート（ｓｈｏｒｔ）型再配線パターンに形成された外部接続端子と、をさらに含むことが好ましい。

また、前記再配線層をカバーするように前記絶縁層上に形成され、前記外部接続端子及び信号連結用接続端子が形成される部分を露出する開口部を有するソルダレジスト層をさらに含むことが好ましい。

この際、前記外部接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよく、また、前記信号連結用接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよい。

また、本発明の半導体パッケージモジュールは、ボンディングパッドを有する半導体チップと、前記ボンディングパッドに電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターンと、前記ショート（ｓｈｏｒｔ）型再配線パターンと同一層上で多数個で分離形成されたオープン（ｏｐｅｎ）型再配線パターンとを含む再配線層と、前記オープン（ｏｐｅｎ）型再配線パターンそれぞれに形成された信号連結用接続端子とを有する第１基板と、からなる半導体パッケージと、前記信号連結用接続端子に接するとともに分離形成された前記オープン（ｏｐｅｎ）型再配線パターンを電気的に連結するための信号連結用接続パッドを有する第２基板と、を含む。

ここで、前記半導体パッケージは、ウェハレベルパッケージ（ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）であってもよい。

また、前記半導体パッケージは、半導体ウェハを用いて形成されることが好ましい。

また、前記第１基板は、前記再配線層が形成される絶縁層と、前記ショート（ｓｈｏｒｔ）型再配線パターンに形成された外部接続端子と、をさらに含むことが好ましい。

また、前記再配線層をカバーするように前記絶縁層上に形成され、前記外部接続端子及び信号連結用接続端子が形成される部分を露出する開口部を有するソルダレジスト層をさらに含むことが好ましい。

この際、前記外部接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよく、また、前記信号連結用接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよい。

また、前記第２基板は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）であってもよい。

本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。

本発明の詳細な説明に先立ち、本明細書及び特許請求の範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されるべきである。

本発明は、同一層で電気的に連結されることができないパターンを多数個に分離形成し、分離形成された各パターンごとに信号連結用接続端子を形成した半導体パッケージを、前記分離形成されたパターンを電気的に連結することができる信号連結用接続パッドが形成されたメイン基板に接合することにより、従来複数層にわたって形成しなければならなかったパターンを一つの層で具現することができるため、層数の減少により工程コストが低減するという効果を有する。

また、本発明は、複数層にわたって形成しなければならないパターンを一つの層にオープン型パターンで具現することにより、製造工程の時間及び工程数の縮小に伴う工程簡素化により、工程効率が向上するという効果を有する。

本発明の半導体パッケージモジュールの構造を示す断面図である。 本発明の半導体パッケージモジュールの構造と比較するための既存の半導体パッケージモジュール構造を示す断面図である。 本発明の半導体パッケージモジュールの半導体パッケージの下面を示す平面図である。

本発明の目的、特定の長所及び新規の特徴は、添付図面に係わる以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、本発明を説明するにあたり、係わる公知技術についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。本明細書において、第１、第２などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、前記構成要素は前記用語によって限定されない。

以下、図面を参照して、本発明について詳細に説明する。

図１は、本発明の半導体パッケージモジュールの構造を示す断面図であり、図２は、本発明の半導体パッケージモジュール構造と比較するための既存の半導体パッケージモジュール構造を示す断面図であり、図３は、本発明の半導体パッケージモジュールの半導体パッケージの下面を示す平面図である。

図１を参照すると、本発明による半導体パッケージモジュール３００は、半導体パッケージ１００及び半導体パッケージ１００に接合した第２基板２００を含む。

本発明において、半導体パッケージ１００は、ウェハレベルパッケージ（ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）であってもよく、特にこれに限定されず、例えば、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ；ＣＳＰ）などであってもよい。

本発明による半導体パッケージ１００は、半導体チップ１１０と第１基板１５０とを含むことが好ましい。

半導体チップ１１０には、回路部（不図示）が形成されており、前記回路部（不図示）は、外部から入力された入力信号を処理してデータ信号を発生するものであって、ボンディングパッド１２０は、前記回路部（不図示）に電気的に連結され、外部入力信号を前記回路部（不図示）に伝達したり、または前記回路部（不図示）から処理されたデータ信号を外部に出力することができる。

ここで、ボンディングパッド１２０は、導電物質で形成することが好ましく、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）またはこれらの合金を用いることが好ましいが、特にこれに限定されない。

本発明において第１基板１５０は、絶縁層１３０及び絶縁層１３０に形成された再配線層１４０を含むことが好ましい。

ここで、絶縁層１３０としては、樹脂絶縁層を用いることが好ましい。前記樹脂絶縁層としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグを用いることが好ましく、また、熱硬化性樹脂及び／または光硬化性樹脂などを用いることが好ましいが、特にこれに限定されない。

本発明において前記再配線層１４０は、半導体チップ１１０のボンディングパッド１２０に電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターン１４１、Ｂと、前記ショート（ｓｈｏｒｔ）型再配線パターン１４１、Ｂと同一層上で多数個に分離形成されたオープン（ｏｐｅｎ）型再配線パターンＡとを含むことが好ましい。

本発明において前記再配線層１４０は、半導体チップ１１０と外部装置とを電気的に連結する一つの手段であることが好ましい。

本発明において前記再配線層１４０は、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）及びこれらの合金からなってもよく、特にこれに限定されず、例えば、銅／金／ニッケルが順に形成された多層膜からなることが好ましい。

本発明において前記ショート型再配線パターン１４１、Ｂは、同一層で断線することなく完全に繋がって電気的に連結されることができるパターンを意味する用語として用いられる。

また、本発明において前記オープン型再配線パターンＡは、実質的には同一信号を伝達するために同一層で断線することなく繋がって連結されるべきパターンであるにもかかわらず、それらを横切るまた他のパターンによって連結されることができず、分離して形成されたパターンを意味する用語として用いられる。

例えば、図３に図示したように、オープン（ｏｐｅｎ）型再配線パターン１Ａ、２Ａは、実質的には、同一層で同一信号を伝達するために電気的に連結された一つのパターン１Ａ、２Ａ、３Ａに形成されるべきであるにもかかわらず、その間を横切って形成される他のパターンである「Ｂ」とのショート（ｓｈｏｒｔ）を防止するために、（パターン「３Ａ」が形成されず）断線された状態で形成されたパターンを意味する。

しかし、図２を参照すると、従来は、同一層で連結されることができないパターン１Ａ′及びパターン２Ａ′を電気的に連結するために、絶縁層１３をさらに一層形成し、前記絶縁層１３上に前記パッド１Ａ′及びパッド２Ａ′にそれぞれ接するビア及び前記ビアに連結形成されたパッドを含むパターン３Ａ′を形成することにより、１−レイヤ（ｌａｙｅｒ）に位置した１Ａ′及び２Ａ′が２−レイヤ（ｌａｙｅｒ）に位置した３Ａ′を介して電気的に連結されるようにしている。

しかし、このように層数を増やすことによって、工程時間及び工程数が増加して、工程効率が減少し、工程コストが増加するという問題が生じ得る。

従って、本発明では、前記のように、１−レイヤ（ｌａｙｅｒ）に形成されたパターン１Ａ及び２Ａはこれらを横切るパターンＢに接しないように分離形成した後、形成されたパターン１Ａ及び２Ａの一部にそれぞれ信号連結用接続端子１Ｄ、２Ｄを形成する。

本発明においてオープン型再配線パターンＡの各パターン１Ａ、２Ａの一部には、前記のように、信号連結用接続端子１Ｄ、２Ｄを形成することが好ましい。

ここで、信号連結用接続端子１Ｄ、２Ｄは、図１に図示したように、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよく、特にこれに限定されず、金属バンプ、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）からなってもよい。

また、前記再配線層１４０のうちオープン型再配線パターンＡを除いたショート型再配線パターン１４１、Ｂの一部にも図１のように外部接続端子１７０を形成することが好ましく、この際、外部接続端子１７０もまたソルダボールであってもよく、特にこれに限定されず、前記のように金属バンプ、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）からなってもよい。

また、本発明において信号連結用接続端子１Ｄ、２Ｄと外部接続端子１７０は、互いに同一の材質からなってもよく、相違する材質からなってもよい。

本発明において、半導体パッケージ１００は、半導体ウェハを用いて形成することが好ましいが、特にこれに限定されない。

例えば、半導体チップ１１０が形成されたウェハ（不図示）上に絶縁層１３０及び再配線層を順に形成した後、半導体ウェハを切断して個別半導体パッケージ１００を製造することが好ましい。

ここで、再配線層１４０を形成する工程は、特に制限されず、当業界で一般的に用いられる回路形成工程は、全て適用することができ、前記回路形成工程は、当業界に既に公知された技術であるため、その詳細な説明は省略する。

また、本発明では、第１基板１５０の絶縁層１３０上に前記再配線層１４０をカバーするソルダレジスト層１６０がさらに形成されることが好ましい。

ここで、ソルダレジスト層１６０は、構造的支持及び電気的分離のために形成されるものであって、前記オープン型再配線パターンＡ及びショート型再配線パターン１４１、Ｂをカバーするが、オープン型再配線パターンＡの一部及びショート型再配線パターン１４１、Ｂの一部を露出するように形成されることが好ましい。

このようにオープン型再配線パターンＡ及びショート型再配線パターン１４１、Ｂの露出した部分それぞれには、前記信号連結用接続端子１Ｄ、２Ｄ及び外部接続端子１７０を形成することが好ましい。

本発明による半導体パッケージモジュール３００における第２基板２００は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）であってもよい。

本発明において第２基板２００は、図１に図示したように、第１絶縁層２１０、第１絶縁層２１０を貫通するビア及びパターンを含む第１回路層２２０、第１回路層２２０をカバーするように形成された第２絶縁層２３０、第２絶縁層２３０上に形成され、ビア及びパターンを含む第２回路層２４０及び第２回路層２４０の一部を露出する開口部を有するように形成されたソルダレジスト層２５０を含むものである。

本発明では、図１のように、コア層の両面に絶縁層及び回路層が形成された印刷回路基板を例に挙げているが、特にこれに限定されず、単層または多層コアレス基板であってもよい。

また、本発明において第２基板２００は、最外層の回路層をカバーし、前記回路層の一部は露出させるソルダレジスト層２５０をさらに含むことが好ましい。

図１を参照すると、前記オープン型再配線パターン１Ａ、２Ａは、それぞれ信号連結用接続端子１Ｄ、２Ｄを介して第２基板２００の信号連結用接続パッドＣに連結されることが分かる。

具体的に説明すると、次のとおりである。

半導体パッケージ１００の第１基板１５０の絶縁層１３０を横切るショート型再配線パターン「Ｂ」に接しないように分離して離隔形成されたオープン型再配線パターン１Ａ、２Ａ（図３参照）は、半導体パッケージ１００内では互いに電気的に連結されず開放（ｏｐｅｎ）された構造を有しており、オープン型再配線パターン１Ａ、２Ａに連結形成された各バンプパッドＰ１、Ｐ３には信号連結用接続端子１Ｄ、２Ｄが形成されている。

また、後工程で半導体パッケージ１００に接合される第２基板２００には、電気的に連結された信号連結用接続パッドＣが形成されている。

従って、半導体パッケージ１００と第２基板２００とを接合して信号連結用接続端子１Ｄ、２Ｄに信号連結用接続パッドＣが接するようにすることにより、結果的に開放された状態のオープン型再配線パターン１Ａ、２Ａは、信号連結用接続パッドＣによって電気的に連結することができる。

図２に図示した従来の半導体パッケージモジュール３０と、本発明による半導体パッケージモジュール３００との電気的な連結構造の差を説明すると、図２に図示された半導体パッケージモジュール３０における半導体パッケージ１０の第１基板１５は、本発明とは異なり、２−レイヤ（ｌａｙｅｒ）からなっている。

これは、同一層で電気的に連結されるべきパターン１Ａ′、２Ａ′が、これを横切る他のパターンＢ′によって一層で連結されず、絶縁層１３をさらに一層形成した後、形成された絶縁層１３にこれらのパターン１Ａ′、２Ａ′を電気的に連結するためのパターン３Ａ′を形成するためである。

即ち、同一層で連結されなかったパターンを電気的に連結するためには、半導体パッケージ１０の第１基板１５は、多層構造にするしかなかった。

これと異なり、本発明では、実質的には同一層で同一信号を伝達するために電気的に連結されるべきであるが、他のパターンによって連結することができないパターンを層に追加して半導体パッケージ内で連結せず、以降に接合されるメインボードに分離形成されたパターンを電気的に連結するパターンを形成することにより、半導体パッケージの基板を単層に具現することができ、これによって、既存の多層基板の製造に比べ、工程数及び工程時間が減少して、結果的に工程効率が向上する。

また、半導体パッケージで半導体チップが実装される基板を単層に具現することができるため、モジュールの製造コストを低減することができる。

一方、本発明では、２−レイヤ（ｌａｙｅｒ）からなる半導体パッケージの基板を単層に具現することについて記述しているが、これは、一つの例に過ぎず、３層以上の多層基板をそれより少ない層数を有する多層基板に具現することもまた可能であると言える。

以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明による半導体パッケージ及びこれを含む半導体パッケージモジュールは、これに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。

本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。

本発明は、工程コストが低減するとともに、製造工程が簡素化された半導体パッケージ及びこれを含む半導体パッケージモジュールに適用可能である。

１００ 半導体パッケージ
１１０ 半導体チップ
１２０ ボンディングパッド
１３０ 絶縁層
１４０ 再配線層
１４１ ショート型再配線パターン
１５０ 第１基板
１６０ ソルダレジスト層
１７０ 外部接続端子
２００ 第２基板
２１０ 第１絶縁層
２２０ 第１回路層
２３０ 第２絶縁層
２４０ 第２回路層
２５０ ソルダレジスト層
３００ 半導体パッケージモジュール
Ａ（１Ａ、２Ａ） オープン型再配線パターン
Ｂ ショート型再配線パターン
Ｃ 信号連結用接続パッド
１Ｄ、２Ｄ 信号連結用接続端子
Ｐ１、Ｐ２、Ｐ３ バンプパッド

Claims (15)

1. ボンディングパッドを有する半導体チップと、
   前記ボンディングパッドに電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターンと、前記ショート（ｓｈｏｒｔ）型再配線パターンと同一層上で多数個に分離形成されたオープン（ｏｐｅｎ）型再配線パターンとを含む再配線層と、前記オープン（ｏｐｅｎ）型再配線パターンそれぞれに形成された信号連結用接続端子とを有する第１基板と、
   を含む半導体パッケージ。
2. 前記半導体パッケージは、ウェハレベルパッケージ（ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）である請求項１に記載の半導体パッケージ。
3. 前記半導体パッケージは、半導体ウェハを用いて形成される請求項１に記載の半導体パッケージ。
4. 前記第１基板は、
   前記再配線層が形成される絶縁層と、
   前記ショート（ｓｈｏｒｔ）型再配線パターンに形成された外部接続端子と、
   をさらに含む請求項１に記載の半導体パッケージ。
5. 前記再配線層をカバーするように前記絶縁層上に形成され、前記外部接続端子及び信号連結用接続端子が形成される部分を露出する開口部を有するソルダレジスト層をさらに含む請求項４に記載の半導体パッケージ。
6. 前記外部接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）である請求項４に記載の半導体パッケージ。
7. 前記信号連結用接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）である請求項１に記載の半導体パッケージ。
8. ボンディングパッドを有する半導体チップと、前記ボンディングパッドに電気的に連結され、断線することなく繋がるように形成されたショート（ｓｈｏｒｔ）型再配線パターンと、前記ショート（ｓｈｏｒｔ）型再配線パターンと同一層上で多数個に分離形成されたオープン（ｏｐｅｎ）型再配線パターンとを含む再配線層と、前記オープン（ｏｐｅｎ）型再配線パターンそれぞれに形成された信号連結用接続端子とを有する第１基板と、からなる半導体パッケージと、
   前記信号連結用接続端子に接するとともに分離形成された前記オープン（ｏｐｅｎ）型再配線パターンを電気的に連結するための信号連結用接続パッドを有する第２基板と、
   を含む半導体パッケージモジュール。
9. 前記半導体パッケージは、ウェハレベルパッケージ（ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）である請求項８に記載の半導体パッケージモジュール。
10. 前記半導体パッケージは、半導体ウェハを用いて形成される請求項８に記載の半導体パッケージモジュール。
11. 前記第１基板は、
    前記再配線層が形成される絶縁層と、
    前記ショート（ｓｈｏｒｔ）型再配線パターンに形成された外部接続端子と、
    をさらに含む請求項８に記載の半導体パッケージモジュール。
12. 前記再配線層をカバーするように前記絶縁層上に形成され、前記外部接続端子及び信号連結用接続端子が形成される部分を露出する開口部を有するソルダレジスト層をさらに含む請求項１１に記載の半導体パッケージモジュール。
13. 前記外部接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）である請求項１１に記載の半導体パッケージモジュール。
14. 前記信号連結用接続端子は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）である請求項８に記載の半導体パッケージモジュール。
15. 前記第２基板は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）である請求項８に記載の半導体パッケージモジュール。

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