KR20100002725A - 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

반도체 장치 및 그 형성방법이 제공된다. 이 반도체 장치는 반도체 칩의 일 면 상의 절연막, 절연막 상의 교차 영역 및 비교차 영역을 지나는 제1 배선 및 교차 영역 및 비교차 영역을 지나되 교차 영역에서 제1 배선의 상부를 가로지르는 제1 배선, 그리고 교차 영역의 제1 배선과 제2 배선 사이에 개재되는 부분 절연패턴을 포함한다.
절연 패턴, 재배선, 잉크젯

Description

반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 형성방법에 관한 것으로, 보다 상세하게 재배선을 포함하는 반도체 장치 및 그 형성방법에 관한 것이다.
전자 산업에서, 전자 기기의 다기능화, 소형화 및/또는 저소비전력화 등에 대한 요구가 증가되고 있다. 이러한 여러 요구 사항들을 충족시키지 위해 반도체 패키지의 크기도 점점 감소되고 있다. 이러한 소형화를 이룰 수 있는 패키징 기술로 볼 그리드 어레이(Ball Grid Array:BGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package:CSP) 등의 반도체 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 장치 패키지는 소형화에 유리하다는 장점은 있으나, 생산 시 소요되는 소재 및 공정 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 웨이퍼 상에 형성된 반도체 칩들의 패드의 재배선(rerouting)을 이용하는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)가 개발되고 있다. 재배선을 이용하는 웨이퍼 레벨 패키지는 반도체 장치 제조 공정에서 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 할 수 있다.
반도체 장치의 고 집적화에 따라, 하나의 칩이 가지고 있는 입출력 패드의 수 역시 증가하고 있다. 이에 따라, 상기 재배선의 수도 증가될 수 있다. 상기 재배선이 증가되면 배선 간 교차 영역이 증가되고 배선 간의 절연을 위해 상기 배선들은 다른 층에 배치되게 된다. 그러나 이는 반도체 장치의 소형화 추세에 적합하지 않다.
본 발명이 이루고자 하는 일 기술적 과제는 소형화에 적합한 반도체 장치 및 그 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정시간 및 공정비용이 감소된 반도체 장치의 형성방법을 제공하는 것이다.
상술한 일 기술적 과제를 해결하기 위한 반도체 장치가 제공된다. 본 발명의 실시예들에 따른 반도체 장치는 반도체 칩의 일 면 상의 절연막; 상기 절연막 상에 배치되고 교차 영역 및 비교차 영역을 지나는 제1 배선; 상기 절연막 상에 배치되고 상기 교차 영역 및 상기 비교차 영역을 지나되, 상기 교차 영역에서 상기 제1 배선의 상부를 가로지르는 제2 배선; 및 상기 교차 영역의 상기 제1 배선과 상기 제2 배선 사이에 개재되는 부분 절연 패턴을 포함한다.
상술한 일 기술적 과제 및 다른 기술적 과제를 해결하기 위한 반도체 장치의 형성방법이 제공된다. 본 발명의 실시예들에 따른 반도체 장치의 형성방법은, 반도체 칩의 일 면 상에 형성된 절연막 상에 교차 영역 및 비교차 영역을 지나는 제1 배선을 형성하는 단계; 상기 교차 영역 내에 상기 제1 배선의 일부를 덮는 부분 절연 패턴을 선택적 증착법으로 형성하는 단계; 및 상기 절연막 상에 상기 교차 영역 및 비교차 영역을 지나되, 상기 교차 영역 내 상기 제1 배선의 상부를 가로지르는 제2 배선을 형성하는 단계를 포함한다. 상기 부분 절연 패턴은 상기 교차 영역 내에 상기 제1 및 제2 배선들 사이에 개재된다.
본 발명의 실시예들에 따르면, 제1 배선 및 제2 배선 사이에는 부분 절연 패턴이 개재하므로, 상기 제1 배선 및 상기 제2 배선 사이에 전 층을 덮는 절연막이 형성되지 않을 수 있다. 이에 의해 공정이 단순화될 수 있다. 따라서, 공정시간 및/또는 소재 사용량이 절감되어 가격경쟁력이 뛰어난 반도체 장치의 형성방법이 제공된다. 또한, 이에 따라 형성된 서로 교차하는 제1 배선 및 제2 배선은 비교차 영역에서 동일한 높이에 위치하므로 상기 반도체 장치는 각 배선을 위한 별도의 층을 필요로 하지 않을 수 있다. 따라서, 반도체 장치의 소형화에 유리하다.
이하, 도면을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 그 형성방법이 제공된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있 다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1a 내지 도 1c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치가 설명된다. 도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도이고, 도 1c는 도 1a에 도시된 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
반도체 칩의 절연막(10) 상에 제1 배선(28)이 제공된다. 상기 제1 배선(28)은 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 및 니켈(Ni)을 포함하는 금속에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 배선(28)은 반도체 패키지를 위한 재배선(rerouting) 공정의 배선 중 하나 일 수 있다. 상기 제1 배선(28)은 제1 패드(22)와 연결된 일 단과, 외부 기기와 연결되기 위한 타 단을 포함할 수 있다. 상기 제1 패드(22)는 상기 절연막(10) 내 또는 아래에 위치하되 상기 절연막(10)을 관통할 수 있다. 상기 제1 패드(22)는 상기 반도체 칩의 입출력 신호를 전달하기 위한 일 수단 일 수 있다. 상기 제1 배선(28)의 타 단에 외부 기기와 연결되기 위 한 연결단자 예를 들어, 솔더볼이 제공될 수 있다. 상기 제1 배선(28)과 상기 절연막(10) 사이에 시드 패턴(24)이 더 제공될 수 있다. 상기 시드 패턴(24)은 금, 은, 구리, 백금, 텅스텐, 티타늄 및 니켈을 포함하는 금속에서 선택된 적어도 하나를 포함할 수 있다. 상기 시드 패턴(24)은 상기 제1 배선(28)과 다른 물질을 포함할 수 있다.
상기 절연막(10) 상에 상기 제1 배선(28)을 가로지르는 제2 배선(48)이 제공된다. 상기 제2 배선(48)은 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 및 니켈(Ni)을 포함하는 금속에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 배선(48)은 반도체 패키지를 위한 재배선 공정의 배선 중 하나 일 수 있다. 상기 제2 배선(48)은 제2 패드(42)와 연결된 일 단과, 외부 기기와 연결되기 위한 타 단을 포함할 수 있다.
상기 제2 패드(42)는 상기 절연막(10) 내 또는 아래에 위치하되 상기 절연막(10)을 관통할 수 있다. 상기 제2 패드(42)는 상기 반도체 칩의 입출력 신호를 전달하기 위한 일 수단 일 수 있다. 상기 제2 배선(48)의 타 단에는 외부 접속 단자 예를 들어, 솔더볼이 제공될 수 있다. 상기 제2 배선(48)은 교차 영역(10c)에서 상기 제1 배선(28)의 상부를 지날 수 있다.
상기 교차 영역(10c)은 상기 절연막(10) 상의, 상기 제1 배선(28)과 상기 제2 배선(48)이 교차하는 영역일 수 있다. 상기 절연막(10)은 상기 교차 영역(10c)과 상기 교차 영역(10c)을 제외한 비교차 영역을 포함할 수 있다. 상기 비교차 영역 상에서 상기 제1 배선(28) 및 상기 제2 배선(48)이 동일한 높이에 위치할 수 있다. 예를 들어, 상기 비교차 영역에서 상기 제1 배선(28) 및 상기 제2 배선(48)은 동일한 층에 위치할 수 있다. 이에 따라, 별도의 층을 구비하지 않고도 상기 배선들(28,48)이 모두 배치될 수 있어 반도체 장치가 더욱 소형화될 수 있다.
상기 교차 영역(10c)의 상기 제1 배선(28) 및 상기 제2 배선(48) 사이에 부분 절연 패턴(31)이 개재된다. 상기 부분 절연 패턴(31)은 상기 교차 영역(10c)의 상기 제1 배선(28) 상에 위치하되, 상기 비교차 영역에는 제공되지 않을 수 있다. 상기 부분 절연 패턴(31)은, 상기 교차 영역(10c)의 상기 제1 배선(28)의 측면 및 상부면을 둘러쌀 수 있다. 이에 의해 상기 부분 절연 패턴(31)은 상기 제1 배선(28) 및 상기 제2 배선(48)을 절연시킬 수 있다. 본 발명의 실시예에 따른 반도체 칩은 메모리 장치, 논리 장치, 기억 장치 및 논리 장치가 결합된 하이브리드 장치 중 적어도 하나를 포함할 수 있다.
도 2a 내지 도 3c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ'을 따라 취한 단면도이며, 도 2c는 도 2a의 Ⅱ-Ⅱ'을 따라 취한 단면도이다. 도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 Ⅰ-Ⅰ'을 따라 취한 단면도이며, 도 3c는 도 3a의 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
도 2a 내지 도 2c를 참조하면, 일 면 상에 절연막(10)을 포함하는 반도체 칩이 준비된다. 상기 반도체 칩은 일 면 상에 제1 패드(28) 및 제2 패드(48)를 포함할 수 있다. 상기 제1 및 제2 패드(28, 48)는 상기 절연막(10)을 관통할 수 있다.
상기 절연막(10) 상에 시드층(23)이 형성된다. 상기 시드층(23)은 금, 은, 구리, 텅스텐, 티타늄, 니켈 및 백금을 포함하는 금속에서 선택된 적어도 하나를 포함할 수 있다. 상기 시드층(23)은 스퍼터링(sputtering), 증발(evaporation) 증착을 포함하는 막 형성법들에서 선택된 적어도 하나에 의해 형성될 수 있다. 상기 시드층(23)은 후술할 제1 배선(28)의 형성시, 도금용 전극으로 사용될 수 있다. 상기 제1 배선(28)의 형성 방법에 따라, 상기 시드층(23)은 형성되지 않을 수 있다.
상기 시드층(23) 상에 포토 레지스트 패턴(25)이 형성된다. 상기 포토 레지스트 패턴(25)은 포토 레지스트막의 도포, 노광 및 현상공정에 의해 형성될 수 있다. 상기 포토 레지스트 패턴(25)은 상기 제1 및 제2 패드(28, 48)을 노출시키되, 재배선이 형성되는 영역의 상기 시드층(23)을 노출시키도록 형성될 수 있다. 노출된 상기 시드층(23) 상에 제1 배선(28)이 형성된다. 상기 제1 배선(28)은 전해 또는 무전해 도금 방식에 의해 형성될 수 있다. 상기 제1 배선(28)은 금, 은, 구리, 니켈 및 백금을 포함하는 금속에서 선택된 적어도 하나로 형성될 수 있다. 상기 제1 배선(28)은 상기 시드층(23)과 식각선택비를 갖는 물질을 포함하도록 형성될 수 있다. 상기 제1 배선(28)의 형성 후, 상기 포토 레지스트 패턴(25)은 제거될 수 있다.
상기 제1 배선(28)을 마스크로 상기 시드층(23)의 일부가 제거되어, 시드 패턴(24)이 형성될 수 있다. 상기 시드층(23)은 상기 제1 배선(28)과 상기 절연막(10) 사이에 개재된 부분만 남도록 제거될 수 있다. 상기 제거 공정은 습식 식각 방식에 의해 수행될 수 있다.
상기 제1 배선(28)의 형성 시, 예비 배선부(48a, 48b)가 함께 형성될 수 있다. 상기 예비 배선부(48a, 48b)는 상기 절연막(10)의 비교차 영역에 형성될 수 있다. 다시 말해서, 상기 예비 배선부(48a, 48b)는 상기 절연막(10) 상의 상기 제1 배선(28)이 형성되지 않은 영역에 형성될 수 있다. 상기 예비 배선부(48a, 48b) 및 상기 제1 배선(28)은, 상기 포토 레지스트 패턴(25)이 상기 제1 배선(28) 및 상기 예비 배선부(48a, 48b)가 형성될 영역의 상기 시드층(23)을 노출시키도록 형성한 후, 노출된 상기 시드층(23)을 전극으로 도금 공정을 수행하여 형성될 수 있다. 상기 예비 배선부(48a, 48b)는 반도체 칩의 제2 패드(42)와 연결되는 제 1 예비 배선부(48a)와 외부기기와 연결되기 위한 접속단자가 형성될 부분을 포함하는 제 2 예비 배선부(48b)를 포함하도록 형성될 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 절연막(10)의 교차 영역(10c) 상의 상기 제1 배선(28) 상에 부분 절연 패턴(31)이 형성된다. 상기 부분 절연 패턴(31)은 선택적 증착법에 의해 형성될 수 있다. 예를 들어, 상기 부분 절연 패턴(31)은 상기 제1 배선(28) 상의 상기 교차 영역(10c)에 잉크젯 방식 또는 프린팅 방식에 의해 형성될 수 있다. 상기 부분 절연 패턴(31)은 상기 교차 영역(10c)의 상기 제1 배선(28)의 상부면 및 측면을 둘러싸도록 형성될 수 있다. 상기 부분 절연 패턴(31)은 후술할 연결부(48b)의 폭보다 넓은 폭을 포함하도록 형성될 수 있다. 상기 부분 절연 패턴(31)은 상기 절연막(10) 상의 전면에 형성되지 않고 교차 영역(10c)에만 형성되므로, 소재사용량을 줄일 수 있다. 또한, 상기 부분 절연 패턴(31)을 형성하기 위한 절연 물질의 도포, 포토 레지스트 패턴의 형성 및 패터닝 등의 공정이 생 략될 수 있어 공정이 단순화된다. 이에 따라 반도체 장치의 가격경쟁력이 향상될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 상기 예비 배선부(48a, 48b)들을 연결하는 연결부(48c)가 형성된다. 상기 연결부(48c)는 상기 제1 예비 배선부(48a)의 일 단과 상기 제2 예비 배선부(48b)의 일단을 연결하도록 형성될 수 있다. 상기 연결부(48c)는 상기 제1 예비 배선부(48a)에서 상기 제2 패드(42)와 연결되지 않는 일 단과 상기 제2 예비 배선부(48b)에서 접속 단자와 연결되지 않는 일 단을 연결시키도록 형성될 수 있다. 이에 따라, 상기 제1, 2 예비 배선부(48a, 48b) 및 상기 연결부(48c)를 포함하는 제2 배선(48)이 형성될 수 있다. 상기 연결부(48c)는 상기 부분 절연 패턴(31)의 상부를 가로지르도록 형성될 수 있다. 상기 연결부(48c)는 상기 부분 절연 패턴(31)에 의해 상기 제1 배선(28)과 절연되도록 형성될 수 있다. 상기 연결부(48c)는 선택적 증착법으로 형성될 수 있다. 예를 들어, 상기 연결부(48c)는 잉크젯 또는 프린팅 방식에 의해 형성될 수 있다. 이외에도 상기 연결부(48c)는 상기 제1 배선(28)과 같은 도금 공정을 수행하여 형성될 수 있다. 이 경우, 상기 연결부(48c) 아래에 시드패턴이 더 형성될 수 있다. 상기 연결부(48c)는 금, 은, 구리, 니켈 및 백금을 포함하는 금속에서 선택된 적어도 하나로 형성될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 1b는 상기 도 1a의 Ⅰ-Ⅰ'을 따라 취한 단면도이며, 도 1c는 상기 도 1a의 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이고, 도 2b는 상기 도 2a의 Ⅰ-Ⅰ'을 따라 취한 단면도이며, 도 2c는 상기 도 2a의 Ⅱ-Ⅱ'을 따라 취한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이고, 도 3b는 상기 도 3a의 Ⅰ-Ⅰ'을 따라 취한 단면도이며, 도 3c는 상기 도 3a의 Ⅱ-Ⅱ'을 따라 취한 단면도이다.

Claims (9)

  1. 반도체 칩의 일 면 상의 절연막;
    상기 절연막 상에 배치되고 교차 영역 및 비교차 영역을 지나는 제1 배선;
    상기 절연막 상에 배치되고 상기 교차 영역 및 상기 비교차 영역을 지나되, 상기 교차 영역에서 상기 제1 배선의 상부를 가로지르는 제2 배선; 및
    상기 교차 영역의 상기 제1 배선과 상기 제2 배선 사이에 개재되는 부분 절연 패턴을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체 칩의 일 면 상에 배치된 제1 패드 및 제2 패드를 더 포함하되,
    상기 절연막은 상기 제1 패드 및 제2 패드 상에 배치되고,
    상기 제1 및 제2 배선들은 상기 제1 및 제2 패드들에 각각 전기적으로 접속되는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 비교차 영역에 배치된 상기 제1 배선 및 제2 배선은 동일한 높이에 위치하는 반도체 칩 패키지.
  4. 청구항 1에 있어서,
    상기 부분 절연 패턴은 상기 교차 영역에서 제1 배선의 측면 및 상부면을 둘러싸는 반도체 칩 패키지.
  5. 반도체 칩의 일면 상에 형성된 절연막 상에 교차 영역 및 비교차 영역을 지나는 제1 배선을 형성하는 단계;
    상기 교차 영역 내에 상기 제1 배선의 일부를 덮는 부분 절연 패턴을 선택적 증착법으로 형성하는 단계; 및
    상기 절연막 상에 상기 교차 영역 및 비교차 영역을 지나되, 상기 교차 영역 내 상기 제1 배선의 상부를 가로지르는 제2 배선을 형성하는 단계를 포함하되,
    상기 부분 절연 패턴은 상기 교차 영역 내에 상기 제1 및 제2 배선들 사이에 개재된 반도체 장치의 형성방법.
  6. 청구항 5에 있어서,
    상기 제2 배선을 형성하는 단계는:
    상기 비교차 영역 내 상기 절연막 상에 예비 배선부를 형성하는 단계; 및
    상기 부분 절연 패턴 상에 상기 예비 배선부와 연결되는 연결부를 형성하는 단계를 포함하는 반도체 장치의 형성방법.
  7. 청구항 6에 있어서,
    상기 연결부는 선택적 증착법으로 형성되는 반도체 장치의 형성방법.
  8. 청구항 6에 있어서,
    상기 예비 배선부는 상기 제1 배선과 동시에 형성되는 반도체 장치의 형성방법.
  9. 청구항 5에 있어서,
    상기 부분 절연 패턴은 잉크젯 방식에 의해 형성되는 반도체 패키지 형성방법.
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