KR20160144316A - 반도체 장치, 적층형 반도체 장치, 밀봉 후 적층형 반도체 장치 및 이들의 제조 방법 - Google Patents

반도체 장치, 적층형 반도체 장치, 밀봉 후 적층형 반도체 장치 및 이들의 제조 방법 Download PDF

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KR20160144316A
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신에쓰 가가꾸 고교 가부시끼가이샤
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    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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Abstract

본 발명은 반도체 소자 상에 미세한 전극 형성이 실시되고, 반도체 소자 외부에 관통 전극이 실시됨으로써, 배선 기판에의 적재나 반도체 장치의 적층이 용이한 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 소자와, 해당 반도체 소자에 전기적으로 접속되는 반도체 소자 상 금속 패드 및 금속 배선을 갖고, 해당 금속 배선이 관통 전극 및 솔더 범프에 전기적으로 접속되는 반도체 장치이며, 상기 반도체 소자 상에 제1 감광성 절연층이 형성되고, 상기 제1 감광성 절연층 상에 제2 감광성 절연층이 형성된 것이고, 상기 제1 감광성 절연층 및 상기 제2 감광성 절연층이, 하기 화학식 (1) 및 (2)로 표시되는 반복 단위를 갖는 실리콘 고분자 화합물, 광산발생제, 용제 및 가교제를 함유하는 광 경화성 수지 조성물로 형성된 것인 반도체 장치에 관한 것이다.
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Description

반도체 장치, 적층형 반도체 장치, 밀봉 후 적층형 반도체 장치 및 이들의 제조 방법 {SEMICONDUCTOR APPARATUS, STACKER SEMICONDUCTOR APPARATUS, ENCAPSULATED STACKED-SEMICONDUCTOR APPARATUS, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 적층형 반도체 장치, 밀봉 후 적층형 반도체 장치, 및 이들의 제조 방법에 관한 것이다.
퍼스널 컴퓨터, 디지털 카메라, 휴대 전화 등 여러 가지 전자 기기의 소형화나 고성능화에 수반하여, 반도체 소자에 있어서도 추가적인 소형화, 박형화 및 고밀도화에 대한 요구가 급속하게 높아지고 있다. 이로 인해, 생산성 향상에 있어서의 기판 면적의 증대에 대응할 수 있고, 또한 칩 사이즈 패키지 또는 칩 스케일 패키지(CSP) 또는 3차원 적층과 같은 고밀도 실장 기술에 있어서, 대응할 수 있는 감광성 절연 재료나 적층되는 반도체 장치, 그의 제조 방법의 개발이 요망되고 있다.
상술한 바와 같은 감광성 절연 재료로서, 반도체 소자 제조 공정에 있어서 상용되는 스핀 코팅법에 의해 폭넓은 막 두께에 걸쳐 도포 가능하고, 또한 폭넓은 파장 영역에서 미세한 패턴 형성이 가능하고, 저온의 후 경화에 의해 가요성, 내열성, 전기 특성, 밀착성, 신뢰성 및 약품 내성이 우수한 전기·전자 부품 보호용 피막을 제공하는 광 경화성 수지 조성물이 제안되어 있다(특허문헌 1). 그러나, 상기 광 경화성 수지 조성물을 스핀 코팅법에 의해 표면에 요철이 있는 기판에 도포할 때, 기판을 거의 균일하게 피복하는 것은 곤란하기 때문에, 기판 상의 단차 부분에 광 경화성 수지층의 간극을 발생하기 쉽고, 평탄성이나 단차 피복성의 추가적인 개선이 기대되고 있었다.
또한, 상기 스핀 코팅법 대신에 다른 도포 방법으로서, 스프레이법이 제안되어 있다(특허문헌 2). 그러나, 그의 원리 상 기판의 요철에서 유래되는 고저 차, 또는 패턴 엣지에서의 막의 잘림 및 오목부 저면의 핀 홀과 같은 결함이 발생하기 쉽다. 또한, 기판의 고저차가 큰 경우, 필요한 막 두께를 얻기 위한 조성물의 점성이 높아지고, 평탄성이나 단차 피복성에 관한 문제가 아직 충분히 해결되어 있지 않다.
또한, 다관능 에폭시 수지와 페놀계 경화제를 포함하고, 고애스펙트비에서의 패턴 형성이 가능한 광 경화성 수지 조성물이 제안되어 있고(특허문헌 3), 이 조성물을 사용한 두께 1 내지 100㎛의 드라이 필름 피막과 그들의 재료의 적용에 대해서도 제안되어 있으나, 수지의 내부 응력이 크고, 가요성의 개선이 필요한 것 외에, 수지의 투명성이 떨어지기 때문에, 피막에서의 흡수가 발생하고, 후막 패턴 형성시의 감도 저하, 피막 자체의 흡수에 의해 레지스트 표층과 저면부에 노광 에너지 차가 발생하고, 이를 원인으로 하는 형상(직사각형성)의 악화, 요철이 큰 기판면 내에 있어서의 감도의 불균일화 등의 문제가 있었다.
한편, 종래, 반도체 소자에 형성된 전극을 기판에 형성한 배선 패턴과 접속하고 있을 수 있는 반도체 장치의 제조 방법으로서는, 와이어 본딩에 의한 반도체 소자와 기판의 접합을 예로서 들 수 있다. 그러나, 와이어 본딩에 의한 반도체 소자와 기판의 접합에서는, 반도체 소자 상에 금속 와이어를 인출하는 스페이스를 배치할 필요가 있기 때문에, 장치가 커져, 소형화를 도모하는 것은 곤란하다.
특허문헌 4에는, 수광 소자나 발광 소자와 같은 반도체 소자를 갖는 반도체 장치의 제조 방법의 예가 나타나 있고, 도 19에 나타내는 바와 같이, 반도체 장치(50)는, 관통 전극(56)을 개재하여 Al 전극 패드(55)와 재배선 패턴(52)을 접속하고, 반도체 장치의 재배선 패턴(52)과 배선 기판(53) 상의 재배선 패턴(57)을 땜납 범프(58)를 개재하여 접속하는 예이다. 반도체 장치의 상면에는, 디바이스 형성층(59)과 복수의 Al 전극 패드(55)가 형성되어 있다. Al 전극 패드(55)와 재배선 패턴(52)의 사이에는, 반도체 장치를 관통하는 관통 구멍(54)이 건식 에칭에 의해 설치되고, 관통 구멍(54)의 내부에는, Cu 도금에 의해 관통 전극(56)이 형성된다. 디바이스 형성층(59)은, 반도체 장치의 상면에 배치되어, 수광 또는 발광을 행한다.
이 방법에 의하면, 와이어 본딩에 의한 반도체 소자와 배선 기판의 접합을 행하지 않지만, 반도체 장치 상에 재배선을 실시하고, 솔더 범프를 배치해야 하고, 반도체 장치의 소형화에 수반하는 재배선의 미세화, 솔더 범프의 고밀도화가 필요하게 되어, 실제로 곤란에 직면한다.
한편, 특허문헌 5에는, 복수개의 반도체 소자의 3차원 적층에 유용한 반도체 장치의 제조 방법이 나타나 있고, 도 20에 나타내는 바와 같이, 반도체 소자(180)와 반도체 소자(280)를 적층하는 구조가 예시되어 있다.
적층되는 각 반도체 소자는, 코어 기재(150, 250)와 관통 전극(140, 240)과 배선층(157, 257)을 갖는 기판(110, 210) 상에 땜납 범프(170, 270)와 반도체 소자의 패드(182, 282)를 개재하여 반도체 소자(180, 280)가 접합된 것이다. 또한, 배선층(157, 257)은 실장 패드(165, 265), 접속 패드(164, 264), 배선(266)을 갖는다. 또한, 기판(110, 210)의 최표면과 반도체 소자(180, 280) 사이에는 언더필(184, 284)이 충전되어 있다. 이러한 반도체 소자를 접합한 기판을 땜납 범프(174, 176)를 개재하여 접합하여 적층하는 방법이 특허문헌 5에는 나타나 있다.
그러나, 특허문헌 5에서도, 반도체 소자를 솔더 범프에 의해 배선 기판에 접합하고 있다는 점에서, 특허문헌 4와 동일하게, 반도체 소자의 소형화에 수반하는 솔더 범프의 고밀도화가 매우 중요해지고, 실제는 곤란에 직면해 버린다. 또한, 제2 기판(210)에 설치된 관통 전극의 형성은, 그 공정이 번잡하며 용이하지 않다는 문제점이 있다.
또한, 배선 기판에 적재하는 반도체 장치나 그의 제조 방법 또는 반도체 소자를 적층 구조로 짜 올린 반도체 장치 및 그의 제조 방법의 예가, 특허문헌 6에 나타나 있다. 특허문헌 6에서는, 도 21에 나타내는 바와 같이, 유기 기판(301)과, 유기 기판(301)을 두께 방향으로 관통하는 관통 비아(304)와, 유기 기판(301)의 양면에 설치되고, 관통 비아(304)에 전기 접속된 외부 전극(305b) 및 내부 전극(305a)과, 유기 기판(301)의 한쪽 주면 상에 접착층(303)을 개재하여 소자 회로면을 위로하여 탑재된 반도체 소자(302)와, 반도체 소자(302) 및 그 주변을 밀봉하는 절연 재료층(306)과, 절연 재료층(306) 내에 설치되고, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층(307)과, 금속 박막 배선층(307)에 전기 접속하고 있는 금속 비아(310)와, 금속 박막 배선층(307) 상에 형성된 외부 전극(309)을 포함하고, 금속 박막 배선층(307)이 반도체 소자(302)의 소자 회로면에 배치된 전극과, 내부 전극(305a)과, 금속 비아(310)와, 금속 박막 배선층(307) 상에 형성된 외부 전극(309)을 전기적으로 접속한 구조를 갖는 반도체 장치나, 이 반도체 장치를 배선 기판에 적재한 반도체 장치, 복수의 반도체 소자를 적층한 반도체 장치의 제조 방법이 나타나 있다. 특허문헌 6에 의하면, 반도체 소자 상에 다수의 솔더 범프를 형성할 필요가 없고, 반도체 소자 상에 다수의 전극을 형성할 수 있어 고밀도화에 상응하여, 반도체 장치의 소형화가 가능하다고 한다.
그러나, 상기 특허문헌 6에 기재된 반도체 장치의 구조체에 있어서, 배선 기판에의 관통 비아(304)의 형성은 가공이 곤란한 것을 부정할 수 없다. 미세 드릴을 사용한 가공이나 레이저 가공이 예시되어 있지만, 추가적인 반도체 장치의 미세화가 요망되었을 때, 바람직한 가공 기술이라고는 할 수 없다.
또한, 특허문헌 6에서는, 도 22에 나타내는 바와 같이, 반도체 소자 표층에 도포되어 있는 감광성 수지층(316)을 패터닝하고, 개구(317)를 형성함으로써, 반도체 소자(302) 상에 형성되는 비아부(308)로 한다. 또한 반도체 소자의 주변에 형성되는 절연 재료층(306)은, 스핀 코팅 등을 사용하여 형성된다. 그러나, 실제는, 감광성 수지층(316)을 반도체 소자(302) 표층에 도포하는 공정과, 반도체 소자(302) 주변에 절연 재료층(306)을 형성하는 공정의 2도에 걸쳐 수지를 공급해야 한다는 점에서 공정이 번잡하고, 또한 절연 재료층(306)의 공급을 스핀 코팅으로 행한 경우, 반도체 소자(302)의 높이가 중요하며, 수십 ㎛를 초과하는 높이의 경우, 반도체 소자를 넘어 공극을 발생시키지 않고 절연 재료층(306)을 공급하는 것은, 실제로는 곤란하다. 또한 추가로, 감광성 수지층(316)의 비아부(308)의 형성과 절연 재료층(306)의 금속 비아(310)의 형성을 별도의 공정에서 행하는 예나, 금속 비아(310)의 가공을 레이저 등으로 행하는 예가 나타나 있지만, 이들 공정은 번잡하고, 합리적이지 않다. 또한, 감광성 수지층(316)과 절연 재료층(306)을 반도체 소자(302) 주변부 및 회로 형성면에 동시에 공급할 수 있다고 하지만, 실제, 구체적인 방법의 예시는 없고, 반도체 소자 주변에 공극을 발생시키지 않고 이들 수지층을 공급하는 것은 곤란하다. 또한, 감광성 수지층(316)의 비아부(308)와 절연 재료층(306)의 금속 비아(310)의 형성을 동시에 행할 수 있다고도 하지만, 구체적인 방법에 대해서는 기재가 없다.
일본 특허 공개 제2008-184571호 공보 일본 특허 공개 제2009-200315호 공보 일본 특허 공표 제2007-522531호 공보 일본 특허 공개 제2007-67016 공보 일본 특허 공개 제2010-245509호 공보 일본 특허 공개 제2013-30593호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, 반도체 소자 상에 미세한 전극 형성이 실시되고, 반도체 소자 외부에 관통 전극이 실시됨으로써, 배선 기판에의 적재나 반도체 장치의 적층이 용이한 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 이러한 반도체 장치의 제조시에, 관통 전극, 전극 패드부의 개구 등의 가공을 용이하게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 이러한 반도체 장치를 적층한 적층형 반도체 장치, 이것을 배선 기판 상에 적재하여 밀봉한 밀봉 후 적층형 반도체 장치 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서는 반도체 소자와, 해당 반도체 소자에 전기적으로 접속되는 반도체 소자 상 금속 패드 및 금속 배선을 갖고, 해당 금속 배선이 관통 전극 및 솔더 범프에 전기적으로 접속되는 반도체 장치이며, 상기 반도체 소자 상에 제1 감광성 절연층이 형성되고, 상기 제1 감광성 절연층 상에 제2 감광성 절연층이 형성된 것이고,
상기 제1 감광성 절연층 및 상기 제2 감광성 절연층이
(A) 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물,
Figure pat00001
Figure pat00002
[식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
Z는
Figure pat00003
중 어느 하나로부터 선택되는 2가의 유기기이고,
X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이고,
Figure pat00004
(식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
(B) 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제,
(C) 용제,
(D) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시 메틸올기를 갖는 페놀 화합물 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물,
(E) 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물
을 함유하는 광 경화성 수지 조성물로 형성된 반도체 장치를 제공한다.
이러한 반도체 장치이면, 반도체 소자 상에 미세한 전극 형성이 실시되어, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층이 용이한 반도체 장치가 된다. 또한, 제1 감광성 절연층 및 제2 감광성 절연층이 상기의 광 경화성 수지 조성물로 형성된 것이기 때문에, 휘어짐이 경감된 반도체 장치가 된다.
또한, 상기 광 경화성 수지 조성물이 (F) 염기성 화합물을 더 함유하는 것임이 바람직하다.
이러한 염기성 화합물을 광 경화성 수지 조성물 중에 배합함으로써, 제1 감광성 절연층 및 제2 감광성 절연층의 해상도가 향상되고, 노광 후의 감도 변화를 억제하고, 기판이나 환경 의존성을 적게 하고, 노광 여유도나 패턴 형상 등을 개선할 수 있다.
또한, 상기 광 경화성 수지 조성물의 경화 후의 탄성률이 0.1 내지 2GPa이고, 또한 인장 강도가 1 내지 80MPa인 것이 바람직하다.
이러한 광 경화성 수지 조성물로 형성된 제1 감광성 절연층 및 제2 감광성 절연층을 갖는 반도체 장치이면, 내구성이 보다 우수하다.
또한, 상기 제1 감광성 절연층이 광 경화성 드라이 필름에 의해 형성된 것이고, 상기 제2 감광성 절연층이 상기 광 경화성 드라이 필름 또는 광 경화성 레지스트 도포막에 의해 형성된 것임이 바람직하다.
이에 의해, 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립된 반도체 장치가 된다.
또한 본 발명에서는, 상기의 반도체 장치가 플립칩화되어 복수 적층된 적층형 반도체 장치를 제공한다.
본 발명의 반도체 장치이면, 반도체 장치의 적층이 용이하기 때문에, 이러한 적층형 반도체 장치에 적합하다.
또한, 본 발명에서는, 상기의 적층형 반도체 장치가 전기 회로를 갖는 기판 상에 적재되어, 절연 밀봉 수지층으로 밀봉된 밀봉 후 적층형 반도체 장치를 제공한다.
본 발명의 반도체 장치이면, 반도체 장치의 배선 기판에의 적재나 반도체 장치의 적층이 용이하기 때문에, 이러한 밀봉 후 적층형 반도체 장치에 적합하다.
또한 본 발명에서는, 반도체 장치의 제조 방법으로서,
(1) 막 두께 10 내지 300㎛인 광 경화성 수지층이 지지 필름과 보호 필름에 끼워진 구조를 갖고, 상기 광 경화성 수지층이 레지스트 조성물 재료를 포함하는 광 경화성 드라이 필름을 준비하는 공정과,
(2) 상부 표면에 전극 패드가 노출된 높이 20 내지 100㎛의 반도체 소자를 접착 또는 가접착한 기판 상에, 상기 반도체 소자를 덮도록 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅함으로써 제1 감광성 절연층을 형성하는 공정과,
(3) 상기 제1 감광성 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하고, 상기 전극 패드 상의 개구와 상기 반도체 소자의 외부에 설치하는 관통 전극을 형성하기 위한 개구를 동시에 형성하는 공정과,
(4) 패터닝 후, 베이킹함으로써 상기 제1 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
(5) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극 패드 상의 개구와 상기 관통 전극을 형성하기 위한 개구를 도금에 의해 매립하여, 각각 반도체 소자 상 금속 패드와 관통 전극으로 하고, 상기 도금에 의해 형성된 상기 반도체 소자 상 금속 패드와 상기 관통 전극을 도금에 의한 금속 배선에 의해 연결하는 공정과,
(6) 금속 배선의 형성 후, 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅하거나 또는 상기 레지스트 조성물 재료를 도포함으로써 제2 감광성 절연층을 형성하고, 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행하는 공정과,
(7) 패터닝 후, 베이킹함으로써 상기 제2 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
(8) 경화 후, 상기 관통 전극 상부의 개구에 솔더 범프를 형성하는 공정
을 갖고,
상기 공정 (1)에서 준비되는 광 경화성 드라이 필름이
(A) 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물,
Figure pat00005
Figure pat00006
[식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
Z는
Figure pat00007
중 어느 하나로부터 선택되는 2가의 유기기이고,
X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이다.
Figure pat00008
(식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
(B) 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제,
(C) 용제,
(D) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물,
(E) 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물
을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름인 반도체 장치의 제조 방법을 제공한다.
이러한 반도체 장치의 제조 방법이면, 반도체 소자 상에 미세한 전극 형성을 실시하고, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층을 용이하게 할 수 있고, 또한 관통 전극, 전극 패드부의 개구 등의 가공을 용이하게 할 수 있다. 또한, (A) 내지 (E) 성분을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름을 사용함으로써 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립된 반도체 장치로 할 수 있다. 또한, 상기의 광 경화성 드라이 필름을 사용함으로써, 개편화했을 때에 염려되는 반도체 장치의 휘어짐을 경감할 수 있기 때문에, 개편화 후의 반도체 장치의 적층이나 배선 기판에의 적재가 용이해진다.
또한, 상기 광 경화성 수지 조성물을, (F) 염기성 화합물을 더 함유하는 것으로 하는 것이 바람직하다.
이러한 염기성 화합물을 화학 증폭형 네가티브형 레지스트 조성물 재료 중에 배합함으로써, 제1 감광성 절연층 및 제2 감광성 절연층의 해상도가 향상되고, 노광 후의 감도 변화를 억제하고, 기판이나 환경 의존성을 적게 하여, 노광 여유도나 패턴 형상 등을 개선할 수 있다.
또한, 경화 후의 탄성률이 0.1 내지 2GPa이고, 또한 인장 강도가 1 내지 80MPa인 상기 화학 증폭형 네가티브형 레지스트 조성물 재료를 사용하는 것이 바람직하다.
이러한 광 경화성 수지 조성물을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름을 사용함으로써, 내구성이 보다 우수한 반도체 장치를 제조할 수 있다.
또한, 상기 공정 (2)에 있어서, 상기 제1 감광성 절연층을 기계적으로 프레싱하는 공정을 포함하는 것이 바람직하다.
이에 의해, 반도체 소자 상의 제1 감광성 절연층의 두께를 얇게 하는 것이나, 균일화하는 것이 가능하고, 또한 제1 감광성 절연층을 평탄화할 수 있다.
또한, 상기 공정 (8)에 있어서, 상기 관통 전극 상부의 개구에 도금에 의해 관통 전극 상 금속 패드를 형성하는 공정과,
상기 관통 전극 상 금속 패드 상에 솔더 볼을 형성하여, 솔더 범프로 하는 공정을 갖는 방법으로, 상기 관통 전극 상부의 개구에 솔더 범프를 형성할 수 있다.
또한, 상기 공정 (5)의 도금에 의한 상기 관통 전극의 형성에 있어서, SnAg에 의한 도금을 행하는 공정을 포함하고,
상기 공정 (6)에 있어서, 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행함으로써, 상기 도금된 SnAg를 노출시키는 공정과,
상기 공정 (8)에 있어서, 상기 도금된 SnAg를 용융함으로써 상기 관통 전극 상부의 개구에 있어서 전극을 융기시켜서 솔더 범프를 형성하는 공정,
을 갖는 방법이면, 더욱 용이하고 또한 합리적으로 상기 관통 전극 상부의 개구에 솔더 범프를 형성할 수 있다.
또한, 상기 공정 (8) 후에, 상기 공정 (2)에서 반도체 소자에 가접착한 기판을 제거하는 공정과,
상기 기판을 제거한 후, 다이싱함으로써 개편화하는 공정
을 행함으로써, 개편화된 반도체 장치를 제조할 수 있다.
또한, 상기의 제조 방법으로 다이싱에 의해 개편화된 반도체 장치의 복수를, 절연 수지층을 끼워 상기 솔더 범프에 의해 전기적으로 접합하여 적층함으로써 적층형 반도체 장치를 제조할 수 있다.
또한, 상기의 제조 방법으로 제조한 적층형 반도체 장치를, 전기 회로를 가진 기판에 적재하는 공정과,
상기 기판에 적재된 적층형 반도체 장치를 절연 밀봉 수지층으로 밀봉하는 공정
을 갖는 방법으로 밀봉 후 적층형 반도체 장치를 제조할 수 있다.
이상과 같이, 본 발명의 반도체 장치이면, 반도체 소자 상에 미세한 전극 형성이 실시되어, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층이 용이하고, 또한 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립되어, 휘어짐이 경감된 반도체 장치가 된다.
또한, 본 발명의 반도체 장치의 제조 방법이면, 반도체 소자 상에 미세한 전극 형성을 실시하고, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층을 용이하게 할 수 있고, 또한 관통 전극, 전극 패드부의 개구 등의 가공을 용이하게 할 수 있다.
또한, 이와 같이 하여 얻어진 본 발명의 반도체 장치는, 배선 기판에의 적재나 반도체 장치의 적층이 용이하기 때문에, 반도체 장치를 적층시킨 적층형 반도체 장치나 이것을 배선 기판에 적재하여 밀봉한 밀봉 후 적층형 반도체 장치로 할 수 있다.
도 1은, 본 발명의 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 2는, 본 발명의 적층형 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 3은, 본 발명의 밀봉 후 적층형 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 4는, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (2)를 설명하기 위한 단면 개략도이다.
도 5는, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (3), (4)를 설명하기 위한 단면 개략도이다.
도 6은, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (5)를 설명하기 위한 단면 개략도이다.
도 7은, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (5)를 설명하기 위한 단면 개략도이다.
도 8은, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (6), (7)을 설명하기 위한 단면 개략도이다.
도 9는, 본 발명의 반도체 장치의 제조 방법의 일례에 있어서의 공정 (8)을 설명하기 위한 단면 개략도이다.
도 10은, 본 발명의 반도체 장치의 제조 방법 다른 일례에 있어서의 공정 (8)을 설명하기 위한 단면 개략도이다.
도 11은, 본 발명의 반도체 장치의 제조 방법에 있어서 개편화한 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 12는, 본 발명의 반도체 장치의 제조 방법에 있어서 개편화한 반도체 장치의 다른 일례를 나타내는 단면 개략도이다.
도 13은, 본 발명의 적층형 반도체 장치의 제조 방법의 일례를 설명하기 위한 단면 개략도이다.
도 14는, 본 발명의 적층형 반도체 장치의 제조 방법의 다른 일례를 설명하기 위한 단면 개략도이다.
도 15는, 배선 기판 상에 적재한 본 발명의 적층형 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 16은, 배선 기판 상에 적재한 본 발명의 적층형 반도체 장치의 다른 일례를 나타내는 단면 개략도이다.
도 17은, 본 발명의 밀봉 후 적층형 반도체 장치의 제조 방법의 일례를 설명하기 위한 단면 개략도이다.
도 18은, 본 발명의 밀봉 후 적층형 반도체 장치의 제조 방법의 다른 일례를 설명하기 위한 단면 개략도이다.
도 19는, 종래의 반도체 장치의 제조 방법을 나타내는 설명도이다.
도 20은, 종래의 반도체 장치의 제조 방법을 나타내는 설명도이다.
도 21은, 종래의 반도체 장치의 제조 방법을 나타내는 설명도이다.
도 22는, 종래의 반도체 장치의 제조 방법을 나타내는 설명도이다.
상술한 바와 같이 반도체 장치에 있어서 추가적인 소형화, 박형화 및 고밀도화에 대한 요구가 급속하게 높아지고 있어, 반도체 소자 상에 미세한 전극 형성이 실시되어, 반도체 소자 외부에 관통 전극이 실시됨으로써, 배선 기판에의 적재나 반도체 장치의 적층이 용이한 반도체 장치 및 그의 제조 방법의 개발이 요구되고 있었다.
본 발명자들은 상기 목적을 달성하기 위하여 검토를 거듭한 결과, 기판 상에 가접착재로 접착, 적재된 반도체 소자 주변을, 에폭시기 함유 성분 및 페놀성 수산기 함유 성분을 반복 단위로서 갖는 실리콘 고분자 화합물 등을 함유하는 레지스트 조성물 재료를 광 경화성 수지층에 사용한 드라이 필름이며, 또한 해당 광 경화성 수지층이 막 두께 10 내지 300㎛인 광 경화성 드라이 필름의 광 경화성 수지층으로 라미네이팅함으로써, 반도체 소자 주변에 공극 없이 광 경화성 수지층(제1 감광성 절연층)을 매립하는 것이 가능하게 되고, 라미네이팅된 광 경화성 수지층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행함으로써, 반도체 소자 상에 있는 전극 패드의 개구와 반도체 소자의 외부에 설치하는 관통 전극이 되는 개구를 동시에 형성할 수 있는 것을 지견하여, 본 발명을 이루는 것에 이르렀다.
또한, 반도체 소자 상에 있는 전극 패드 상의 개구와 반도체 소자 외부에 배치시킨 관통 전극의 동시 패터닝 후, 그들의 개구 패턴에 도금에 의한 전기 배선을 실시한 후에, 상기와 동일한 광 경화성 수지 조성물을 도포 또는 광 경화성 수지층을 라미네이팅하여 제2 감광성 절연층을 형성해서 패터닝을 행하고, 관통 전극 상부에 솔더 범프를 형성하고, 추가로 반도체 소자와 광 경화성 수지층과 관통 전극 등으로 형성된 반도체 장치와 가접착재로 접착되어 있었던 기판을 제거하는 공정을 행하여, 다이싱함으로써 개편화하는 것은, 매우 합리적으로 반도체 장치를 형성할 수 있는 방법이고, 본 발명의 목적을 구현화하고 있다.
한편, 상기 제조 방법에서 얻은 반도체 장치는, 상부는 솔더 범프가 돌출되고, 하부는 기판을 제거함으로써 관통 전극을 용이하게 노출시킬 수 있으므로, 반도체 장치의 복수를 돌출된 솔더 범프와 노출된 전극을 사용하여, 용이하게 전기적으로 접합할 수 있고, 적층할 수 있음을 지견하고, 또한 적층한 반도체 장치를 배선 기판에 용이하게 적재할 수 있음을 지견하여, 본 발명을 완성시켰다.
즉, 본 발명은 반도체 소자와, 해당 반도체 소자에 전기적으로 접속되는 반도체 소자 상 금속 패드 및 금속 배선을 갖고, 해당 금속 배선이 관통 전극 및 솔더 범프에 전기적으로 접속되는 반도체 장치이며, 상기 반도체 소자 상에 제1 감광성 절연층이 형성되고, 상기 제1 감광성 절연층 상에 제2 감광성 절연층이 형성된 반도체 장치이고,
상기 제1 감광성 절연층 및 상기 제2 감광성 절연층이, 이하에서 설명하는 (A) 내지 (E) 성분을 함유하는 광 경화성 수지 조성물로 형성된 것이다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 구체적으로 설명하지만, 본 발명은 이들로 한정되는 것은 아니다.
본 발명의 반도체 장치는, 도 1에 나타내는 바와 같이, 반도체 소자(1)와, 반도체 소자(1)에 전기적으로 접속되는 반도체 소자 상 금속 패드(4) 및 금속 배선(6)을 갖고, 금속 배선(6)이 관통 전극(5) 및 솔더 범프(9)에 전기적으로 접속되는 반도체 장치이며, 반도체 소자(1) 상에 제1 감광성 절연층(3)이 형성되고, 제1 감광성 절연층(3) 상에 제2 감광성 절연층(8)이 형성된 반도체 장치이다.
이러한 반도체 장치이면, 반도체 소자 상에 미세한 전극 형성을 실시하고, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층을 용이하게 할 수 있고, 또한 관통 전극, 전극 패드부의 개구 등의 가공을 용이하게 할 수 있다.
여기서, 본 발명의 반도체 장치는, 제1 감광성 절연층(3) 및 제2 감광성 절연층(8)이, (A) 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물,
Figure pat00009
Figure pat00010
[식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
Z는
Figure pat00011
중 어느 하나로부터 선택되는 2가의 유기기이고,
X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이고,
Figure pat00012
(식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
(B) 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제,
(C) 용제,
(D) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물, 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물,
(E) 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물
을 함유하는 광 경화성 수지 조성물로 형성된 것이다.
이와 같이, 본 발명의 반도체 장치는, 제1 감광성 절연층 및 제2 감광성 절연층이 상기의 광 경화성 수지 조성물로 형성된 것이기 때문에, 휘어짐이 경감된 반도체 장치가 된다.
또한, 제1 감광성 절연층은, 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅함으로써 형성되고, 제2 감광성 절연층은, 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅하거나 또는 광 경화성 드라이 필름의 광 경화성 수지층의 재료인 레지스트 조성물 재료를 도포함으로써 형성할 수 있다. 이에 의해, 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립되기 때문에 바람직하다.
또한, 본 발명에서는, 상기의 반도체 장치가 플립칩화되어 복수 적층된 적층형 반도체 장치를 제공한다.
본 발명의 적층형 반도체 장치는, 도 2에 나타내는 바와 같이, 상술한 반도체 장치가 플립칩화되어 관통 전극(5)과 솔더 범프(9)에 의해 전기적으로 접합되어, 복수 적층된 것이며, 각 반도체 장치 사이에는 절연 수지층(13)이 봉입되어 있을 수도 있다.
또한, 본 발명에서는, 상기의 적층형 반도체 장치가 전기 회로를 갖는 기판 상에 적재되고, 절연 밀봉 수지층으로 밀봉된 밀봉 후 적층형 반도체 장치를 제공한다.
본 발명의 밀봉 후 적층형 반도체 장치는, 도 3에 나타내는 바와 같이, 상술한 적층형 반도체 장치가 전기 회로를 가진 기판(배선 기판(14)) 상에 솔더 범프(9)를 개재하여 적재되고, 절연 밀봉 수지층(15)으로 밀봉된 것이다.
이하, 본 발명의 반도체 장치에 사용하는 광 경화성 수지 조성물의 각 성분에 대하여 설명한다.
[(A) 성분]
(A) 성분은, 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물이다.
Figure pat00013
Figure pat00014
[식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
Z는
Figure pat00015
중 어느 하나로부터 선택되는 2가의 유기기이고,
X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이고,
Figure pat00016
(식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
상기 화학식 (1)의 R1 내지 R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이다. 이들은 서로 상이하거나 동일할 수도 있다. 탄소수 1 내지 4의 알킬기 또는 알콕시기의 구체예로서는 메틸기, 에틸기, 이소프로필기, tert-부틸기, 메톡시기, 에톡시기, 이소프로필옥시기 등을 들 수 있다.
상기 화학식 (1)의 R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이다. 탄소수 1 내지 10의 1가 탄화수소기의 구체예로서는 메틸기, 에틸기, 프로필기, 이소프로필기, 부틸기, 이소부틸기, 옥틸기, 시클로헥실기 등의 직쇄, 분지 또는 환상 알킬기, 페닐기, 톨릴기, 나프틸기 등의 아릴기를 들 수 있다. 이들 중에서도 원료 입수의 점에서 메틸기가 바람직하다.
상기 화학식 (1)의 R9는 탄소수 1 내지 10의 2가 탄화수소기이다. R9의 구체예로서는 메틸렌기, 에틸렌기, 프로필렌기, 부틸렌기, 펜틸렌기, 헥실렌기, 시클로헥실렌기, 헵틸렌기, 옥틸렌기, 노나닐렌기, 데카닐렌기 등의 직쇄, 분지 또는 환상 알킬렌기, 페닐렌기, 톨릴렌기, 나프틸렌기 등의 아릴렌기를 들 수 있다. 이 중에서도 원료 입수의 점에서 페닐렌기가 바람직하다.
상기 화학식 (2)의 R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이다. 이들은 서로 상이하거나 동일할 수도 있다. R10, R11의 구체예로서는 메틸기, 에틸기, 이소프로필기, tert-부틸기, 메톡시기, 에톡시기, 이소프로필옥시기 등을 들 수 있다.
상기 화학식 (4)의 R12 내지 R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이다. R12 내지 R15는, 바람직하게는 탄소수 1 내지 8의 1가 탄화수소기, 보다 바람직하게는 탄소수 1 내지 6의 1가 탄화수소기이다. R12 내지 R15의 구체예로서는 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, tert-부틸기, 이소부틸기, 옥틸기, 시클로헥실기 등의 직쇄상, 분지상 또는 환상의 알킬기, 비닐기, 알릴기, 프로페닐기, 부테닐기, 헥세닐기, 시클로헥세닐기 등의 직쇄상, 분지상 또는 환상의 알케닐기, 페닐기, 톨릴기, 나프틸기 등의 아릴기, 벤질기, 페닐에틸기 등의 아르알킬기 등을 들 수 있다. 이들 중에서도 원료 입수의 점에서 메틸기가 바람직하다.
또한, 후술하는 (B) 성분, (D) 성분 및 (E) 성분과의 상용성 및 광 경화성의 관점에서, 상기 화학식 (4)의 m은 1 내지 100이고, 바람직하게는 1 내지 80의 양수이다.
상기 화학식 (1)의 a, 상기 화학식 (2)의 b는 양수이지만, 바람직하게는 0<a<1, 0<b<1이고 a+b=1이며, 더욱 바람직하게는 0.05≤a≤0.8, 0.2≤b≤0.95이고, 특히 바람직하게는 0.2≤a≤0.8, 0.2≤b≤0.8이다.
상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율(몰비)은 0.05≤(J)/((J)+(K))≤0.95이다. 이 비율은, 바람직하게는 0.10≤(J)/((J)+(K))≤0.90, 보다 바람직하게는 0.10≤(J)/((J)+(K))≤0.85이다. 에폭시기 (J)가 너무 적으면 기판과의 밀착성이 저하되고, 에폭시기 (J)가 너무 많으면 패턴 해상성이 저하된다.
상기의 실리콘 고분자 화합물의 중량 평균 분자량은 3000 내지 500000이고, 바람직하게는 10000 내지 250000이다. 이 실리콘 고분자 화합물을 함유하는 광 경화성 수지 조성물 및 당해 광 경화성 수지 조성물을 광 경화성 수지층에 사용한 드라이 필름의 광 경화성이나, 당해 광 경화성 수지층을 경화하여 얻어지는 경화 피막의 기계적 특성의 관점에서 이러한 분자량이 바람직하다. 또한, 중량 평균 분자량은, 겔 투과 크로마토그래피(GPC)에 의한 폴리스티렌 환산값이다(이하, 동일).
상기 화학식 (1)로 표시되는 에폭시기 함유 성분의 구체예로서는, 하기에 나타내는 것을 들 수 있다.
Figure pat00017
Figure pat00018
Figure pat00019
Figure pat00020
[(B) 성분]
(B) 성분은, 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제이다. (B) 광산발생제로서는, 파장 190 내지 500nm의 광 조사에 의해 산을 발생하고, 이것이 경화 촉매가 되는 것을 사용할 수 있다. 상기 (A) 성분은 광산발생제와의 상용성이 우수하기 때문에, 여러 종류의 광산발생제를 사용할 수 있다. 상기 광산발생제로서는, 예를 들어 오늄염, 디아조메탄 유도체, 글리옥심 유도체, β-케토술폰 유도체, 디술폰 유도체, 니트로벤질술포네이트 유도체, 술폰산에스테르 유도체, 이미도-일-술포네이트 유도체, 옥심술포네이트 유도체, 이미노술포네이트 유도체, 트리아진 유도체 등을 들 수 있다.
상기 오늄염으로서는, 예를 들어 하기 화학식 (5)로 표시되는 화합물을 들 수 있다.
(R16)jM+K- (5)
(식 중, R16은 치환기를 가질 수도 있는 탄소수 1 내지 12의 직쇄상, 분지상 또는 환상의 알킬기, 탄소수 6 내지 12의 아릴기 또는 탄소수 7 내지 12의 아르알킬기를 나타내고, M+는 요오도늄 이온 또는 술포늄 이온을 나타내고, K-는 비구핵성 대향 이온을 나타내고, j는 2 또는 3을 나타냄)
상기 R16에 있어서, 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, 부틸기, 시클로헥실기, 2-옥소시클로헥실기, 노르보르닐기, 아다만틸기 등을 들 수 있다. 아릴기로서는, 예를 들어 페닐기; o-, m- 또는 p-메톡시페닐기, 에톡시페닐기, m- 또는 p-tert-부톡시페닐기 등의 알콕시페닐기; 2-, 3- 또는 4-메틸페닐기, 에틸페닐기, 4-tert-부틸페닐기, 4-부틸페닐기, 디메틸페닐기 등의 알킬페닐기 등을 들 수 있다. 아르알킬기로서는, 예를 들어 벤질기, 페닐에틸기 등의 각 기를 들 수 있다.
K-의 비구핵성 대향 이온으로서는, 염화물 이온, 브롬화물 이온 등의 할라이드 이온; 트리플레이트, 1,1,1-트리플루오로에탄술포네이트, 노나플루오로부탄술포네이트 등의 플루오로알킬술포네이트; 토실레이트, 벤젠술포네이트, 4-플루오로벤젠술포네이트, 1,2,3,4,5-펜타플루오로벤젠술포네이트 등의 아릴술포네이트; 메실레이트, 부탄술포네이트 등의 알킬술포네이트 등을 들 수 있다.
디아조메탄 유도체로서는, 하기 화학식 (6)으로 표시되는 화합물을 들 수 있다.
Figure pat00021
(식 중, R17은 동일하거나 상이할 수도 있고, 탄소수 1 내지 12의 직쇄상, 분지상 또는 환상의 알킬기 또는 할로겐화알킬기, 탄소수 6 내지 12의 아릴기 또는 할로겐화아릴기, 또는 탄소수 7 내지 12의 아르알킬기를 나타냄)
상기 R17에 있어서, 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, 부틸기, 아밀기, 시클로펜틸기, 시클로헥실기, 노르보르닐기, 아다만틸기 등을 들 수 있다. 할로겐화알킬기로서는, 예를 들어 트리플루오로메틸기, 1,1,1-트리플루오로에틸기, 1,1,1-트리클로로에틸기, 노나플루오로부틸기 등을 들 수 있다. 아릴기로서는, 예를 들어 페닐기; o-, m- 또는 p-메톡시페닐기, 에톡시페닐기, m- 또는 p-tert-부톡시페닐기 등의 알콕시페닐기; 2-, 3- 또는 4-메틸페닐기, 에틸페닐기, 4-tert-부틸페닐기, 4-부틸페닐기, 디메틸페닐기 등의 알킬페닐기 등을 들 수 있다. 할로겐화아릴기로서는, 예를 들어 플루오로페닐기, 클로로페닐기, 1,2,3,4,5-펜타플루오로페닐기 등을 들 수 있다. 아르알킬기로서는, 예를 들어 벤질기, 페닐에틸기 등을 들 수 있다.
상기 (B) 성분의 광산발생제는 1종을 단독으로 또는 2종 이상을 혼합하여 사용할 수 있다.
상기 (B) 성분의 광산발생제의 배합량은, 광산발생제 자체의 광 흡수 및 후막에서의 광 경화성의 관점에서, (A) 성분의 실리콘 고분자 화합물 100질량부에 대하여 0.05 내지 20질량부, 특히 0.2 내지 5질량부가 바람직하다.
[(C) 성분]
(C) 성분은 용제이다. (C) 용제로서는, 상술한 (A) 성분, (B) 성분 및 후술하는 (D) 성분, (E) 성분이 용해 가능한 것을 사용할 수 있다.
(C) 용제로서는, 예를 들어 시클로헥사논, 시클로펜타논, 메틸-2-n-아밀케톤 등의 케톤류; 3-메톡시부탄올, 3-메틸-3-메톡시부탄올, 1-메톡시-2-프로판올, 1-에톡시-2-프로판올 등의 알코올류; 프로필렌글리콜모노메틸에테르, 에틸렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르 등의 에테르류; 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노에틸에테르아세테이트, 락트산에틸, 피루브산에틸, 아세트산부틸, 3-메톡시프로피온산메틸, 3-에톡시프로피온산에틸, 아세트산tert-부틸, 프로피온산tert-부틸, 프로필렌글리콜-모노-tert-부틸에테르아세테이트, γ-부티로락톤 등의 에스테르류 등을 들 수 있고, 이들 중 1종을 단독으로 또는 2종 이상을 혼합하여 사용할 수 있다. 특히, 광산발생제의 용해성이 가장 우수한 락트산에틸, 시클로헥사논, 시클로펜타논, 프로필렌글리콜모노메틸에테르아세테이트, γ-부티로락톤 또는 그들의 혼합 용제가 바람직하다.
상기 (C) 성분의 용제의 배합량은, 광 경화성 수지 조성물의 상용성, 점도 및 도포성의 관점에서, 상술한 (A) 성분, (B) 성분 및 후술하는 (D) 성분, (E) 성분의 배합량의 합계 100질량부에 대하여 50 내지 2000질량부, 특히 50 내지 1000질량부가 바람직하다.
[(D) 성분]
(D) 성분은, 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물이다.
상기 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물로서는, 예를 들어 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 멜라민 축합물, 또는 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물을 들 수 있다. 상기 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 멜라민 축합물의 합성은, 예를 들어 먼저 공지된 방법에 따라서 멜라민 단량체를 포르말린으로 메틸올화하여 변성, 또는 이것을 추가로 알코올로 알콕시화하여 변성하고, 하기 화학식 (7)로 나타내는 변성 멜라민으로 한다. 또한, 상기 알코올로서는 저급 알코올, 예를 들어 탄소수 1 내지 4의 알코올이 바람직하다.
Figure pat00022
(식 중, R18은 동일하거나 상이할 수도 있고, 메틸올기, 탄소수 1 내지 4의 알콕시기를 포함하는 알콕시 메틸기 또는 수소 원자이지만, 적어도 1개는 메틸올기 또는 상기 알콕시 메틸기임)
상기 R18로서는, 예를 들어 메틸올기, 메톡시메틸기, 에톡시메틸기 등의 알콕시메틸기 및 수소 원자 등을 들 수 있다.
상기 화학식 (7)의 변성 멜라민으로서, 구체적으로는 트리메톡시메틸모노메틸올멜라민, 디메톡시메틸모노메틸올멜라민, 트리메틸올멜라민, 헥사메틸올멜라민, 헥사메톡시메틸올멜라민 등을 들 수 있다.
계속해서, 화학식 (7)의 변성 멜라민 또는 이의 다량체(예를 들어 2량체, 3량체 등의 올리고머체)를 통상법에 따라, 포름알데히드와 원하는 분자량이 될 때까지 부가 축합 중합시켜서, 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 멜라민 축합물이 얻어진다.
또한, 상기 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물의 합성은, 예를 들어 공지된 방법에 따라, 원하는 분자량의 요소 축합물을 포름알데히드로 메틸올화하여 변성하거나, 또는 이를 추가로 알코올로 알콕시화하여 변성함으로써 행할 수 있다.
상기 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물로서는, 예를 들어 메톡시메틸화 요소 축합물, 에톡시메틸화 요소 축합물, 프로폭시메틸화 요소 축합물 등을 들 수 있다. 또한, 이들 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물은, 1종을 단독으로 또는 2종 이상을 혼합하여 사용할 수도 있다.
계속해서, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로서는, 예를 들어 (2-히드록시-5-메틸)-1,3-벤젠디메탄올, 2,2',6,6'-테트라메톡시메틸 비스페놀 A 등을 들 수 있다. 이들 페놀 화합물은, 1종을 단독으로 또는 2종 이상을 혼합하여 사용할 수도 있다.
한편, 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로서는, 비스페놀 A, 트리스(4-히드록시페닐)메탄, 1,1,1-트리스(4-히드록시페닐)에탄의 수산기를 염기 존재하 에피클로로히드린과 반응시킴으로써 얻어지는 1,1'-디글리시독시 비스페놀 A, 트리스(4-글리시독시페닐)메탄, 1,1,1-트리스(4-글리시독시페닐)에탄 등을 들 수 있다. 이들 다가 페놀의 수산기를 글리시독시기로 치환한 화합물은, 1종을 단독으로 또는 2종 이상을 혼합하여 사용할 수도 있다.
상기 (D) 성분은, 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
[(E) 성분]
(E) 성분은, 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물이다. 상기 (E) 성분으로서는, 페놀이나 비스페놀 A, p-tert-부틸페놀, 옥틸페놀, p-쿠밀페놀 등의 알킬페놀, p-페닐페놀, 크레졸 등을 원료로서 합성한 레졸형 페놀 수지, 노볼락형 페놀 수지 등을 들 수 있다. 또한, 트리스(4-히드록시페닐)메탄, 1,1,1-트리스(4-히드록시페닐)에탄 등을 들 수 있다.
상기 (E) 성분은, 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 (D) 성분, (E) 성분은 가교제로서 작용할 수 있다.
상기 (D) 성분 및 (E) 성분의 배합량은, 광 경화성 및 후 경화를 거친 전기·전자 부품 보호용 피막으로서의 신뢰성의 관점에서, 상기 (A) 성분의 실리콘 고분자 화합물 100질량부에 대하여, (D) 성분 및 (E) 성분 합하여 0.5 내지 50질량부, 특히 1 내지 30질량부가 바람직하다. 이러한 배합량이면, 패턴 사이가 연결되어 해상도가 저하되는 문제가 발생하기 어렵다.
[(F) 성분]
추가로, 본 발명의 반도체 장치에 사용하는 광 경화성 수지 조성물에는, 필요에 따라, 염기성 화합물을 (F) 성분으로서 첨가할 수 있다. 상기 염기성 화합물로서는, 광산발생제에 의해 발생하는 산이 레지스트 피막을 확산할 때의 확산 속도를 억제할 수 있는 화합물이 적합하다. 그리고, 상기 염기성 화합물의 배합에 의해, 해상도가 향상되고, 노광 후의 감도 변화를 억제하고, 기판이나 환경 의존성을 적게 하고, 노광 여유도나 패턴 형상 등을 개선할 수 있다.
상기 염기성 화합물로서는 제1급, 제2급, 제3급의 지방족 아민류, 혼성 아민류, 방향족 아민류, 복소환 아민류, 카르복실기를 갖는 질소 함유 화합물, 술포닐기를 갖는 질소 함유 화합물, 히드록실기를 갖는 질소 함유 화합물, 히드록시페닐기를 갖는 질소 함유 화합물, 알코올성 질소 함유 화합물, 아미드 유도체, 이미드 유도체, 추가로 하기 화학식 (8)로 표시되는 화합물 등을 들 수 있다.
N(α)q(β)3 - q (8)
(식 중, q=1, 2 또는 3이고, 측쇄 α는 동일하거나 상이할 수도 있고, 하기 화학식 (9) 내지 (11)로 표시되는 어느 하나의 치환기이고, 측쇄 β는 동일하거나 상이할 수도 있고, 수소 원자, 또는 직쇄상, 분지상 또는 환상의 탄소수 1 내지 20의 알킬기를 나타내고, 에테르 결합 또는 히드록실기를 포함할 수도 있고, 또한 측쇄 α끼리가 결합하여 환을 형성할 수도 있음)
Figure pat00023
여기서, 상기 식 중 R300, R302, R305는 탄소수 1 내지 4의 직쇄상 또는 분지상의 알킬렌기이고, R301, R304는 수소 원자, 또는 탄소수 1 내지 20의 직쇄상, 분지상 또는 환상의 알킬기이고, 히드록실기, 에테르 결합, 에스테르 결합, 락톤환 중 어느 하나 또는 복수 포함하고 있을 수도 있다. R303은 단결합, 또는 탄소수 1 내지 4의 직쇄상 또는 분지상의 알킬렌기이고, R306은 탄소수 1 내지 20의 직쇄상, 분지상 또는 환상의 알킬기이고, 히드록실기, 에테르 결합, 에스테르 결합, 락톤환을 하나 또는 복수 포함하고 있을 수도 있다.
상기 화학식 (8)로 표시되는 화합물로서, 구체적으로는 하기의 것을 예시할 수 있다. 즉, 트리스[2-(메톡시메톡시)에틸]아민, 트리스[2-(2-메톡시에톡시)에틸]아민, 트리스[2-(2-메톡시에톡시메톡시)에틸]아민, 트리스[2-(1-메톡시에톡시)에틸]아민, 트리스[2-(1-에톡시에톡시)에틸]아민, 트리스[2-(1-에톡시프로폭시)에틸]아민, 트리스[2-{2-(2-히드록시에톡시)에톡시}에틸]아민, 4,7,13,16,21,24-헥사옥사-1,10-디아자비시클로[8.8.8]헥타코산, 4,7,13,18-테트라옥사-1,10-디아자비시클로[8.5.5]에이코산, 1,4,10,13-테트라옥사-7,16-디아자비시클로옥타데칸, 1-아자-12-크라운-4,1-아자-15-크라운-5,1-아자-18-크라운-6, 트리스(2-포르밀옥시에틸)아민, 트리스(2-아세톡시에틸)아민, 트리스(2-프로피오닐옥시에틸)아민, 트리스(2-부티릴옥시에틸)아민, 트리스(2-이소부티릴옥시에틸)아민, 트리스(2-발레린옥시에틸)아민, 트리스(2-피발로일옥시에틸)아민, N,N-비스(2-아세톡시에틸)2-(아세톡시아세톡시)에틸아민, 트리스(2-메톡시카르보닐옥시에틸)아민, 트리스(2-tert-부톡시카르보닐옥시에틸)아민, 트리스 [2-(2-옥소프로폭시)에틸]아민, 트리스[2-(메톡시카르보닐메틸)옥시에틸]아민, 트리스[2-(tert-부톡시카르보닐메틸옥시)에틸]아민, 트리스[2-(시클로헥실옥시카르보닐메틸옥시)에틸]아민, 트리스(2-메톡시카르보닐에틸)아민, 트리스(2-에톡시카르보닐에틸)아민, N,N-비스(2-히드록시에틸)2-(메톡시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(메톡시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-(에톡시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(에톡시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-(2-메톡시에톡시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(2-메톡시에톡시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-(2-히드록시에톡시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(2-아세톡시에톡시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-[(메톡시카르보닐)메톡시카르보닐]에틸아민, N,N-비스(2-아세톡시에틸)2-[(메톡시카르보닐)메톡시카르보닐]에틸아민, N,N-비스(2-히드록시에틸)2-(2-옥소프로폭시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(2-옥소프로폭시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-(테트라히드로푸르푸릴옥시카르보닐)에틸아민, N,N-비스(2-아세톡시에틸)2-(테트라히드로푸르푸릴옥시카르보닐)에틸아민, N,N-비스(2-히드록시에틸)2-[(2-옥소테트라히드로푸란-3-일)옥시카르보닐]에틸아민, N,N-비스(2-아세톡시에틸)2-[(2-옥소테트라히드로푸란-3-일)옥시카르보닐]에틸아민, N,N-비스(2-히드록시에틸)2-(4-히드록시부톡시카르보닐)에틸아민, N,N-비스(2-포르밀옥시에틸)2-(4-포르밀옥시부톡시카르보닐)에틸아민, N,N-비스(2-포르밀옥시에틸)2-(2-포르밀옥시에톡시카르보닐)에틸아민, N,N-비스(2-메톡시에틸)2-(메톡시카르보닐)에틸아민, N-(2-히드록시에틸)비스[2-(메톡시카르보닐)에틸]아민, N-(2-아세톡시에틸)비스[2-(메톡시카르보닐)에틸]아민, N-(2-히드록시에틸)비스[2-(에톡시카르보닐)에틸]아민, N-(2-아세톡시에틸)비스[2-(에톡시카르보닐)에틸]아민, N-(3-히드록시-1-프로필)비스[2-(메톡시카르보닐)에틸]아민, N-(3-아세톡시-1-프로필)비스[2-(메톡시카르보닐)에틸]아민, N-(2-메톡시에틸)비스[2-(메톡시카르보닐)에틸]아민, N-부틸비스[2-(메톡시카르보닐)에틸]아민, N-부틸비스[2-(2-메톡시에톡시카르보닐)에틸]아민, N-메틸비스(2-아세톡시에틸)아민, N-에틸비스(2-아세톡시에틸)아민, N-메틸비스(2-피발로일옥시에틸)아민, N-에틸비스[2-(메톡시카르보닐옥시)에틸]아민, N-에틸비스[2-(tert-부톡시카르보닐옥시)에틸]아민, 트리스(메톡시카르보닐메틸)아민, 트리스(에톡시카르보닐메틸)아민, N-부틸비스(메톡시카르보닐메틸)아민, N-헥실비스(메톡시카르보닐메틸)아민, β-(디에틸아미노)-δ-발레로락톤을 예시할 수 있지만, 이들로 제한되지 않는다.
상기 (F) 성분의 염기성 화합물은, 1종을 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 (F) 성분의 염기성 화합물의 배합량은 감도의 관점에서, 상기 (A) 성분의 실리콘 고분자 화합물 100질량부에 대하여 0 내지 3질량부가 바람직하고, 0.01 내지 1질량부가 특히 바람직하다. 이러한 배합량이면, 해상성이 나빠져, 패턴의 열화가 일어나는 경우가 발생하기 어렵다.
[(G) 성분]
본 발명의 반도체 장치에 사용하는 광 경화성 수지 조성물은, 경화 촉진제 (G)를 포함하고 있을 수도 있다. 상기 경화 촉진제 (G)는 에폭시기를 갖는 화합물이 경화할 때에 경화 속도를 촉진하는 기능을 갖는 화합물이다. 3급 아민류 또는 그의 염, 이미다졸류 등을 들 수 있다.
시판되고 있는 것으로서는, 예를 들어 시꼬꾸 가세(주)제의 2MZ-A, 2MZ-OK, 2PHZ, 2P4BHZ, 2P4MHZ-PW(모두 이미다졸계 화합물의 상품명), 산아프로(주)제의 U-CAT3503N, U-CAT3502T(모두 디메틸아민의 블록 이소시아네이트 화합물의 상품명), DBU, DBN, U-CATSA102, U-CAT5002(모두 2환식 아미딘 화합물 및 그의 염의 상품명) 등을 들 수 있다.
상기 (G) 성분의 경화 촉진제 배합량은, 감도의 관점에서, 상기 (A) 성분의 실리콘 고분자 화합물 100질량부에 대하여 0 내지 3질량부가 바람직하고, 0 내지 1질량부가 특히 바람직하다. 이러한 배합량이면, 해상성이 나빠져, 패턴의 열화가 일어나는 경우가 발생하기 어렵다. 또한, 배합하는 경우에는, 상기 (A) 성분의 실리콘 고분자 화합물 100질량부에 대하여 0.05질량부 이상으로 하는 것이 바람직하다.
본 발명에 있어서의 광 경화성 수지 조성물의 경화 후의 탄성률은 0.1 내지 2GPa이고, 또한 인장 강도는 1 내지 80MPa인 것이 바람직하다. 또한, 본 발명에 있어서의 광 경화성 수지 조성물의 경화 후의 선팽창 계수는, 바람직하게는 180ppm/℃ 이하, 보다 바람직하게는 10 내지 150ppm/℃이다. 이러한 광 경화성 수지 조성물로 형성된 제1 감광성 절연층 및 제2 감광성 절연층을 갖는 반도체 장치이면, 내구성 보다 우수하다.
상기의 광 경화성 수지 조성물을 제조하는 방법은 특별히 한정되지 않는다. 예를 들어, 상기의 각 성분을 교반 혼합하고, 그 후 필터 등에 의해 여과함으로써, 광 경화성 수지 조성물을 제조할 수 있다.
이러한 광 경화성 수지 조성물이면, 후막에서 미세한 패턴 형성을 용이하게 행할 수 있고, 또한 요철을 갖는 기판 상에 있어서도 고감도에서의 패턴 형성이 용이하고, 각종 필름 특성, 특히 회로 기판에 사용되는 기재에 대한 밀착성이 우수하고, 이에 더하여, 전기·전자 부품으로서의 신뢰성이 우수하고, 기판 접합 재료로서도 높은 신뢰성을 갖는 피막을 형성할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다.
상술한 바와 같이 반도체 장치는 이하에 나타내는 본 발명의 반도체 장치의 제조 방법에 의해 제조할 수 있다. 본 발명의 반도체 장치의 제조 방법은,
(1) 막 두께 10 내지 300㎛인 광 경화성 수지층이 지지 필름과 보호 필름에 끼워진 구조를 갖고, 상기 광 경화성 수지층이 레지스트 조성물 재료를 포함하는 광 경화성 드라이 필름을 준비하는 공정과,
(2) 상부 표면에 전극 패드가 노출된 높이 20 내지 100㎛의 반도체 소자를 접착 또는 가접착한 기판 상에, 상기 반도체 소자를 덮도록 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅함으로써 제1 감광성 절연층을 형성하는 공정과,
(3) 상기 제1 감광성 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하고, 상기 전극 패드 상의 개구와 상기 반도체 소자의 외부에 설치하는 관통 전극을 형성하기 위한 개구를 동시에 형성하는 공정과,
(4) 패터닝 후, 베이킹함으로써 상기 제1 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
(5) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극 패드 상의 개구와 상기 관통 전극을 형성하기 위한 개구를 도금에 의해 매립하여, 각각 반도체 소자 상 금속 패드와 관통 전극으로 하고, 상기 도금에 의해 형성된 상기 반도체 소자 상 금속 패드와 상기 관통 전극을 도금에 의한 금속 배선에 의해 연결하는 공정과,
(6) 금속 배선의 형성 후, 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅하거나 또는 상기 레지스트 조성물 재료를 도포함으로써 제2 감광성 절연층을 형성하고, 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행하는 공정과,
(7) 패터닝 후, 베이킹함으로써 상기 제2 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
(8) 경화 후, 상기 관통 전극 상부의 개구에 솔더 범프를 형성하는 공정
을 갖는다. 또한, 상기 공정 (1)에서 준비되는 광 경화성 드라이 필름이, 상술한 (A) 내지 (E) 성분, 필요에 따라 (F), (G) 성분 등을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름이다.
이하, 각 공정에 대하여 상세하게 설명한다.
먼저 공정 (1)에서는, 광 경화성 드라이 필름을 준비한다.
본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름은, 막 두께 10 내지 300㎛인 광 경화성 수지층이 지지 필름과 보호 필름에 끼워진 구조를 갖고, 광 경화성 수지층이 상술한 (A) 내지 (E) 성분, 필요에 따라 (F), (G) 성분 등을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 드라이 필름이다.
본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름에서는, 상술한 (A) 내지 (E) 성분, 필요에 따라 (F), (G) 성분 등을 교반 혼합하고, 그 후 필터 등에 의해 여과함으로써, 광 경화성 수지층을 형성하는 레지스트 조성물 재료를 제조할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름에 있어서 사용되는 지지 필름은, 단일일 수도 복수의 중합체 필름을 적층한 다층 필름일 수도 있다. 재질로서는 폴리에틸렌, 폴리프로필렌, 폴리카르보네이트, 폴리에틸렌테레프탈레이트 등의 합성 수지 필름 등을 들 수 있고, 적합한 가요성, 기계적 강도 및 내열성을 갖는 폴리에틸렌테레프탈레이트가 바람직하다. 또한, 이들 필름에 대해서는, 코로나 처리나 박리제가 도포된 것과 같은 각종 처리가 행해진 것일 수도 있다. 이들은 시판품을 사용할 수 있고, 예를 들어 세라필 WZ(RX), 세라필 BX8(R)(이상, 도레이 필름 가공(주)제), E7302, E7304(이상, 도요 보세끼(주)제), 퓨렉스 G31, 퓨렉스 G71T1(이상, 데이진 듀퐁 필름(주)제), PET38×1-A3, PET38×1-V8, PET38×1-X08(이상, 니퍼(주)제) 등을 들 수 있다.
본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름에 있어서 사용되는 보호 필름은, 상술한 지지 필름과 동일한 것을 사용할 수 있지만, 적합한 가요성을 갖는 폴리에틸렌테레프탈레이트 및 폴리에틸렌이 바람직하다. 이들은 시판품을 사용할 수 있고, 폴리에틸렌테레프탈레이트로서는 이미 예시한 것, 폴리에틸렌으로서는, 예를 들어 GF-8(다마폴리(주)제), PE 필름 0 타입(니퍼(주)제)을 들 수 있다.
상기 지지 필름 및 보호 필름의 두께는, 광 경화성 드라이 필름 제조의 안정성 및 권취 코어에 대한 권취 불량, 소위 컬 방지의 관점에서, 모두 바람직하게는 10 내지 200㎛이다.
이어서, 본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름의 제조 방법에 대하여 설명한다. 상기 광 경화성 드라이 필름의 제조 장치는, 일반적으로 점착제 제품을 제조하기 위한 필름 코터를 사용할 수 있다. 상기 필름 코터로서는, 예를 들어 콤마 코터, 콤마 리버스 코터, 멀티 코터, 다이 코터, 립 코터, 립 리버스 코터, 다이렉트 그라비아 코터, 오프셋 그라비아 코터, 3본 보텀 리버스 코터, 4본 보텀 리버스 코터 등을 들 수 있다.
지지 필름을 필름 코터의 권출 축으로부터 권출하고, 필름 코터의 코터 헤드를 통과시킬 때, 지지 필름 상에 레지스트 조성물 재료를 소정의 두께로 도포하여 광 경화성 수지층을 형성시킨 후, 소정의 온도와 소정의 시간으로 열풍 순환 오븐을 통과시켜, 상기 지지 필름 상에서 건조시킨 광 경화성 수지층을 필름 코터가 다른 권출 축으로부터 권출된 보호 필름과 함께, 소정의 압력으로 라미네이트 롤을 통과시켜 지지 필름 상의 광 경화성 수지층과 접합한 후, 필름 코터의 권취축에 권취함으로써 제조된다. 이 경우, 열풍 순환 오븐이 온도로서는 25 내지 150℃가 바람직하고, 통과 시간으로서는 1 내지 100분간이 바람직하고, 라미네이트 롤의 압력으로서는 0.01 내지 5MPa이 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법에 사용되는 광 경화성 드라이 필름의 광 경화성 수지층의 막 두께는 10 내지 300㎛이고, 바람직하게는 10 내지 250㎛이다. 또한, 광 경화성 드라이 필름을 사용하여 제1 감광성 절연층을 형성하는 경우에는, 광 경화성 수지층의 막 두께는 바람직하게는 100 내지 300㎛, 보다 바람직하게는 100 내지 250㎛이다. 또한, 광 경화성 드라이 필름을 사용하여 제2 감광성 절연층을 형성하는 경우에는, 광 경화성 수지층의 막 두께는 바람직하게는 10 내지 200㎛, 보다 바람직하게는 10 내지 100㎛이다. 또한, 레지스트 조성물 재료를 도포함으로써 제2 감광성 절연층을 형성하는 경우에는, 제2 감광성 절연층의 막 두께가 10 내지 200㎛, 특히 10 내지 100㎛가 되도록 레지스트 조성물 재료를 도포하는 것이 바람직하다.
상술한 바와 같은 방법으로, 광 경화성 드라이 필름을 제작할 수 있고, 이러한 광 경화성 드라이 필름을 사용함으로써 휘어짐을 경감시킬 수 있고, 또한 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립된 반도체 장치를 제조할 수 있다.
이어서, 공정 (2)에서는, 상부 표면에 전극 패드가 노출된 높이 20 내지 100㎛의 반도체 소자를 접착 또는 가접착한 기판 상에, 반도체 소자를 덮도록 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅함으로써 제1 감광성 절연층을 형성한다.
먼저, 상술한 광 경화성 드라이 필름으로부터 보호 필름을 박리하고, 도 4의 (a)에 나타내는 바와 같이 반도체 소자(1)를 접착 또는 가접착한 기판(2) 상에 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅하여, 제1 감광성 절연층(3)을 형성한다. 이 때, 후속 공정에서 기판(2)을 반도체 소자(1)로부터 제거하지 않고 개편화할 경우, 기판(2)은 배선이 실시되어 있을 수도 있고, 반도체 소자(1)는 기판(2) 상에 접착제로 고정된다. 한편, 기판(2)을 다층 재배선 공정 후 제거하는 경우에는, 반도체 소자(1)는 기판(2) 상에 가접착재에 의해 고정된다.
반도체 소자를 접착 또는 가접착한 기판 상에 광 경화성 드라이 필름을 부착하는 장치로서는, 진공 라미네이터가 바람직하다. 광 경화성 드라이 필름을 필름 첩부 장치에 설치하고, 광 경화성 드라이 필름의 보호 필름을 박리하여 노출된 광 경화성 수지층을, 소정 진공도의 진공 챔버 내에서, 소정의 압력의 첩부 롤을 사용하여, 소정 온도의 테이블 상에서 기판에 밀착시킨다. 또한, 테이블의 온도로서는 60 내지 120℃가 바람직하고, 첩부 롤의 압력으로서는 0 내지 5.0MPa이 바람직하고, 진공 챔버의 진공도로서는 50 내지 500Pa이 바람직하다. 이렇게 진공 라미네이팅을 행함으로써, 반도체 소자 주변에 공극을 발생시키는 일이 없기 때문에, 바람직하다.
이때, 필요한 두께의 광 경화성 수지층을 얻기 위해서, 필요에 따라 필름을 복수회 첩부할 수도 있다. 첩부 횟수는 예를 들어 1 내지 10회 정도로, 10 내지 1000㎛, 특히 100 내지 500㎛ 두께 정도의 수지층을 얻을 수 있다.
또한 이때, 도 4의 (b)에 나타내는 바와 같이 반도체 소자(1) 상에 제1 감광성 절연층(3)을 형성했을 때, 반도체 소자(1) 상의 제1 감광성 절연층(3)의 막 두께가 두꺼워지는 것이나, 반도체 소자(1)로부터 주변에 이격됨에 따라서 막 두께가 서서히 얇아지는 경우가 있다. 이 막 두께의 변화를 기계적으로 프레싱함으로써 평탄화하고, 도 4의 (a)과 같이 반도체 소자 상의 막 두께를 얇게 하는 방법을 바람직하게 사용할 수 있다.
이어서, 공정 (3)에서는, 제1 감광성 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하고, 도 5에 나타내는 바와 같이 전극 패드 상의 개구(a)와 반도체 소자(1)의 외부에 설치하는 관통 전극을 형성하기 위한 개구(b)를 동시에 형성한다.
이 패터닝에서는, 제1 감광성 절연층을 형성한 후에, 노광하고, 노광 후 가열 처리(포스트 익스포져 베이킹; PEB)를 행하여, 현상하고, 또한 필요에 따라 후 경화하여 패턴을 형성한다. 즉, 공지된 리소그래피 기술을 사용하여 패턴의 형성을 행할 수 있다.
여기서, 제1 감광성 절연층의 광 경화 반응을 효율적으로 행하기 위하여 또는 제1 감광성 절연층(3)과 기판(2)과의 밀착성을 향상시키거나, 또는 밀착한 제1 감광성 절연층의 평탄성을 향상시킬 목적으로, 필요에 따라 예비 가열(프리베이킹)을 행할 수도 있다. 프리베이킹은, 예를 들어 40 내지 140℃에서 1분간 내지 1시간 정도 행할 수 있다.
계속해서, 지지 필름을 개재하거나, 또는 지지 필름을 박리한 상태에서, 포토마스크를 개재하여 파장 190 내지 500nm의 광에서 노광하고, 경화시킨다. 포토마스크는, 예를 들어 원하는 패턴을 도려낸 것일 수도 있다. 또한, 포토마스크의 재질은 파장 190 내지 500nm의 광을 차폐하는 것이 바람직하고, 예를 들어 크롬 등이 적절하게 사용되지만 이것으로 한정되는 것은 아니다.
파장 190 내지 500nm의 광으로서는, 예를 들어 방사선 발생 장치에 의해 발생시킨 여러 가지 파장의 광, 예를 들어 g선, i선 등의 자외선광, 원자외선광(248nm, 193nm) 등을 들 수 있다. 그리고, 파장은 바람직하게는 248 내지 436nm이다. 노광량은, 예를 들어 10 내지 3000mJ/㎠가 바람직하다. 이렇게 노광함으로써, 노광 부분이 가교하여 후술하는 현상액에 불용인 패턴이 형성된다.
추가로, 현상 감도를 높이기 위해서, PEB를 행한다. PEB는, 예를 들어 40 내지 140℃에서 0.5 내지 10분간으로 할 수 있다.
그 후, 현상액에서 현상한다. 바람직한 현상액으로서 IPA나 PGMEA와 같은 유기 용제를 들 수 있다. 또한 바람직한 알칼리 수용액인 현상액은, 2.38％의 테트라메틸히드록시암모늄(TMAH) 수용액이다. 본 발명의 반도체 장치의 제조 방법에서는, 현상액으로서는 유기 용제가 바람직하게 사용된다.
현상은 통상의 방법, 예를 들어 패턴이 형성된 기판을 현상액에 침지하는 것 등에 의해 행할 수 있다. 그 후, 필요에 따라, 세정, 린스, 건조 등을 행하여, 원하는 패턴을 갖는 제1 감광성 절연층의 피막이 얻어진다.
이어서, 공정 (4)에서는, 베이킹함으로써 제1 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시킨다.
상술한 제1 감광성 절연층의 패터닝에 의해 얻어진 패턴을 오븐이나 핫 플레이트를 사용하여, 바람직하게는 온도 100 내지 250℃, 보다 바람직하게는 150 내지 220℃, 더욱 바람직하게는 170 내지 190℃에서 베이킹하고, 경화시킨다(후 경화). 후 경화 온도가 100 내지 250℃이면, 제1 감광성 절연층의 피막의 가교 밀도를 올려, 잔존하는 휘발 성분을 제거할 수 있고, 기판에 대한 밀착력, 내열성이나 강도, 또한 전기 특성의 관점에서 바람직하다. 그리고, 후 경화 시간은 10분간 내지 10시간으로 할 수 있다.
또한, 제1 감광성 절연층의 패터닝에 있어서, 반도체 소자(1) 상에 노출된 전극 패드 상의 개구(a)와 반도체 소자(1)의 외부에 설치하는 관통 전극(TMV)을 형성하기 위한 개구(b)를 일괄 노광에 의해 동시에 형성하는 것이 합리적이고 바람직하다.
이어서, 공정 (5)에서는, 패터닝에 의해 형성한 전극 패드 상의 개구와 관통 전극을 형성하기 위한 개구를 도금에 의해 매립하여, 각각 반도체 소자상 금속 패드와 관통 전극으로 하여, 도금에 의해 형성된 반도체 소자상 금속 패드와 관통 전극을 추가로 도금에 의한 금속 배선에 의해 연결한다.
도금을 행할 때는, 예를 들어 스퍼터링에 의해 시드층을 형성한 후, 도금 레지스트의 패터닝을 행하고, 그 후 전해 도금 등을 행하여, 도 6에 나타내는 바와 같이 전극 패드 상의 개구(a)와 관통 전극을 형성하기 위한 개구(b)를 도금에 의해 매립하여, 각각 반도체 소자 상 금속 패드(4)와 관통 전극(5)으로 하고, 추가로 도금에 의해 형성된 반도체 소자 상 금속 패드(4)와 관통 전극(5)을 연결하는 금속 배선(6)으로 한다.
또한, 여기서, 도 7에 나타내는 바와 같이 관통 전극(5)의 도금을 충족시키기 위해서, 별도, 관통 전극(5)에 다시 전해 도금을 실시하고, 관통 전극(5)을 금속 도금(7)으로 매립할 수도 있다.
이어서, 공정 (6)에서는, 상술한 광 경화성 드라이 필름의 광 경화성 수지층을 다시 라미네이팅하거나 또는 상기 레지스트 조성물 재료 용액을 직접 공지된 스핀 코터 등에 의해 도포함으로써, 도 8에 나타내는 바와 같이 제2 감광성 절연층(8)을 형성하고, 관통 전극 상부에 관통 전극 상부의 개구(c)를 형성하도록 패터닝을 행한다. 이 패터닝은, 상술한 공정 (3)과 동일한 방법으로 행할 수 있다.
또한, 제2 감광성 절연층에 있어서, 레지스트 조성물 재료를 도포하는 경우에도, 광 경화성 드라이 필름을 사용하는 경우와 동일한 두께로 도포할 수 있다. 도포 방법으로서는 공지된 리소그래피 기술에 채용되고 있는 방법을 채용하여 행할 수 있다. 예를 들어, 침지법, 스핀 코팅법, 롤 코팅법 등의 방법에 의해 도포할 수 있다. 그 중에서도 스핀 코팅법이 바람직하다.
이어서, 공정 (7)에서는, 베이킹함으로써 제2 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시킨다. 이 베이킹은, 상술한 공정 (4)와 동일한 조건에서 행할 수 있다.
이어서, 공정 (8)에서는, 관통 전극 상부의 개구(c)에 솔더 범프를 형성한다.
솔더 범프의 형성 방법으로서는, 예를 들어, 도 9에 나타내는 바와 같이 관통 전극 상부의 개구(c)에 도금에 의해 관통 전극상 금속 패드(10)를 형성한다. 이어서, 관통 전극 상 금속 패드(10) 상에 솔더 범프(11)를 형성하고, 이것을 솔더 범프로 할 수 있다.
또한, 상술한 공정 (5)에 있어서, 도 7과 같이 관통 전극(5)의 도금을 충족시키기 위하여 별도 실시하는 도금을 SnAg로 행하고, 그 후의 공정 (6)에서는, 상기와 동일하게 제2 감광성 절연층을 형성하여 관통 전극 상부에 개구를 형성하도록 패터닝을 행함으로써 도금된 SnAg을 노출시키고, 공정 (7)의 베이킹에 의한 경화 후, 공정 (8)로서, 도금된 SnAg을 용융함으로써 도 10에 나타내는 바와 같이 관통 전극 상부의 개구(c)에 전극을 융기시켜, SnAg를 융기시킨 전극(12)의 솔더 범프를 형성할 수 있다.
또한, 상술한 공정 (8) 후에, 도 11에 나타내는 바와 같이, 상술한 공정 (2)에 있어서 반도체 소자(1)가 기판(2)에 가접착되어 있었던 경우, 기판(2)을 제거함으로써 반도체 소자(1) 밖에 배치한 관통 전극(5)의 솔더 볼(11)의 반대측을 노출시킬 수 있고, 노출된 시드층을 에칭에 의해 제거하고, 금속 도금부가 노출함으로써, 관통 전극(5)의 상부와 하부를 전기적으로 도통시킬 수 있다. 또한 그 후, 다이싱하여 개편화 함으로써, 개편화한 반도체 장치(20)를 얻을 수 있다.
SnAg를 융기시킨 전극(12)의 솔더 범프를 형성한 경우도 동일하게, 도 12에 나타내는 바와 같이, 기판(2)을 제거함으로써 반도체 소자(1) 밖에 배치한 관통 전극(5)의 SnAg를 융기시킨 전극(12)의 반대측을 노출시킬 수 있고, 노출된 시드층을 에칭에 의해 제거하여, 금속 도금부가 노출됨으로써, 관통 전극(5)의 상부와 하부를 전기적으로 도통시킬 수 있다. 또한 그 후, 다이싱하여 개편화함으로써, 개편화한 반도체 장치(21)를 얻을 수 있다.
상술한 개편화된 반도체 장치(20) 또는 개편화된 반도체 장치(21)는, 도 13, 도 14에 나타내는 바와 같이, 각각 복수를, 절연 수지층(13)을 끼워 솔더 범프에 의해 전기적으로 접합하여 적층시켜서 적층형 반도체 장치로 할 수 있다. 또한, 도 15, 도 16에 나타내는 바와 같이, 적층한 반도체 장치를 전기 회로를 가진 기판(배선 기판(14))에 적재할 수도 있다. 또한, 도 13, 도 14, 도 15, 도 16은 각각 개편화한 반도체 장치(20 또는 21)를 플립칩 본딩한 예이다.
또한, 도 17, 도 18에 나타내는 바와 같이, 상술한 바와 같이 하여 제조한 적층형 반도체 장치를 배선 기판(14)에 적재한 후, 절연 밀봉 수지층(15)으로 밀봉함으로써, 밀봉 후 적층형 반도체 장치를 제조할 수 있다.
여기서, 절연 수지층(13)이나 절연 밀봉 수지층(15)에 사용되는 수지로서는, 일반적으로 이 용도로 사용되는 것을 사용할 수 있고, 예를 들어 에폭시 수지나 실리콘 수지나 이 하이브리드 수지를 사용할 수 있다.
상술한 바와 같이 하여 제조되는 본 발명의 반도체 장치, 적층형 반도체 장치 및 밀봉 후 적층형 반도체 장치는, 반도체 칩에 실시되는 팬-아웃(fan-out) 배선이나 WCSP(웨이퍼 레벨 칩 사이즈 패키지)용에 적절하게 사용할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조 방법이면, 반도체 소자 상에 미세한 전극 형성을 실시하고, 반도체 소자 외부에 관통 전극을 실시함으로써, 배선 기판에의 적재나 반도체 장치의 적층을 용이하게 할 수 있고, 또한 관통 전극, 전극 패드부의 개구 등의 가공을 용이하게 할 수 있다. 또한, 상술한 (A) 내지 (E) 성분, 필요에 따라 (F), (G) 성분 등을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름을 사용함으로써, 휘어짐을 경감시킬 수 있고, 또한 반도체 소자의 높이가 수십 ㎛이어도 반도체 소자 주변에 공극 등이 없이 매립된 반도체 장치를 제조할 수 있다.
또한, 이와 같이 하여 얻어진 본 발명의 반도체 장치는, 배선 기판에의 적재나 반도체 장치의 적층이 용이하기 때문에, 반도체 장치를 적층시킨 적층형 반도체 장치나 이것을 배선 기판에 적재하여 밀봉한 밀봉 후 적층형 반도체 장치로 할 수 있다.
[실시예]
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기의 실시예에 한정되는 것은 아니다. 본 발명의 합성예에 있어서 사용하는 화합물 (M-1) 내지 (M-5)의 화학 구조식을 이하에 나타내었다.
Figure pat00024
[합성예 1]
질소 가스 도입관, 온도계, 딤로스형 콘덴서 및 적하 깔때기를 구비한 1L의 세퍼러블 플라스크에, 식 (M-2)로 표시되는 불포화기 함유 화합물 215g(0.5mol), 톨루엔 500g, 카본 담지 백금 촉매(5질량％)를 0.10g 투입하고, 75℃에서 식 (M-4)로 표시되는 1,4-비스(디메틸실릴)벤젠 48.5g(0.25mol)을 천천히 적하하였다. 이 적하에는 10분이 필요하였다. 적하 종료 후, 75℃에서 10시간 숙성을 계속하였다. 숙성 종료 후, 가스 크로마토그래프 분석을 행하여, 1,4-비스(디메틸실릴)벤젠 잔존량이 2％ 이하로 된 것을 확인하였다. 이것을 회전 증발기를 사용하여, 80℃/0.6kPa에서 감압 농축한 바, 갈색 고체 250g이 얻어졌다. 얻어진 갈색 고체에 대하여 적외선 흡수 스펙트럼 분석, 및 1H 핵자기 공명 스펙트럼 분석을 행하여, 알릴기 함유 페놀성 수산기를 갖는 플루오렌 구조를 양쪽 말단에 갖는 실페닐렌 화합물
Figure pat00025
이 얻어진 것을 확인하였다.
다음으로 질소 가스 도입관, 온도계, 딤로스형 콘덴서 및 적하 깔때기를 구비한 1L의 세퍼러블 플라스크에, 상기에서 얻어진 알릴기 함유 페놀성 수산기를 갖는 플루오렌 구조를 양쪽 말단에 갖는 실페닐렌 화합물 210.8g(0.2mol)을 넣고, 이것을 에피클로로히드린 278g(3.0mol)에 용해시켜, 추가로 테트라메틸암모늄 클로라이드 0.44g을 추가하고, 100℃에서 5시간 교반하였다. 이어서, 감압하(20kPa), 70℃에서 40％ 수산화나트륨 수용액 44g을 3시간에 걸쳐 적하하였다. 그 사이, 생성되는 물을 에피클로로히드린과의 공비에 의해 계외로 제거하고, 유출한 에피클로로히드린은 계내로 되돌렸다. 적하 종료 후, 추가로 30분간 반응을 계속하였다. 그 후, 여과에 의해 생성된 염을 제거하고, 추가로 수세한 후, 에피클로로히드린을 증류 제거한 바, 갈색 고체 180g이 얻어졌다. 얻어진 갈색 고체에 대하여, 적외선 흡수 스펙트럼 분석, 및 1H 핵자기 공명 스펙트럼 분석을 행하여, 말단에 알릴기와 에폭시기를 가진 플루오렌 구조를 갖는 실페닐렌 골격 함유 화합물 (M-1)인 것을 확인하였다.
[합성예 2]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-1) 256.0g, 화합물 (M-2) 53.8g을 넣고, 이것을 톨루엔 1300g에 용해 후, 60℃로 가온하였다. 그 후, 카본 담지 백금 촉매(5질량％) 1.6g을 투입하고, 화합물 (M-4) 53.5g과 화합물 (M-3) 151.0g의 혼합물을 1시간에 걸쳐 플라스크 내에 적하하였다. 이때 플라스크 내 온도는, 78℃까지 상승하였다. 적하 종료 후 추가로 90℃에서 5시간 숙성한 후, 실온까지 냉각하여, 메틸이소부틸케톤 1000g을 추가하고, 본 반응 용액을 필터에서 가압 여과함으로써 백금 촉매를 제거하였다. 또한, 얻어진 고분자 화합물 용액에 순수 500g을 추가하여 교반, 정치 분액을 행하고, 하층의 수층을 제거하였다. 이 분액 수세 조작을 6회 반복하여, 고분자 화합물 용액 중의 미량 산 성분을 제거하였다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 330g 첨가하여, 고형분 농도 60질량％의 시클로펜타논을 주 용제로 하는 실리콘 고분자 화합물 용액 (A-1)을 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 45000이고, 원료의 몰비로부터 산출한, (A) 성분의 실리콘 고분자 화합물 중의 화학식 (1)의 a는 0.616, 화학식 (2)의 b는 0.384였다. 또한, 화학식 (1) 중의 에폭시기 (J)와 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 (J)/((J)+(K))=0.762였다.
[합성예 3]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-1) 170.6g, 화합물 (M-2) 35.9g을 넣고, 이것을 톨루엔 1300g에 용해 후, 60℃로 가온하였다. 그 후, 카본 담지 백금 촉매(5질량％) 1.6g을 투입하고, 화합물 (M-4) 6.5g과 화합물 (M-5) 296.0g의 혼합물을 1시간에 걸쳐 플라스크 내에 적하하였다. 이때 플라스크 내 온도는, 75℃까지 상승하였다. 적하 종료 후, 추가로 90℃에서 3시간 숙성한 후, 실온까지 냉각하고, 메틸이소부틸케톤 1000g을 추가하여, 본 반응 용액을 필터에서 가압 여과함으로써 백금 촉매를 제거하였다. 또한, 얻어진 고분자 화합물 용액에 순수 500g을 추가하여 교반, 정치 분액을 행하고, 하층의 수층을 제거하였다. 이 분액 수세 조작을 6회 반복하여, 고분자 화합물 용액 중의 미량 산 성분을 제거하였다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 320g 첨가하여, 고형분 농도 60질량％의 시클로펜타논을 주 용제로 하는 실리콘 고분자 화합물 용액 (A-2)를 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 32000이고, 원료의 몰비로부터 산출한 (A) 성분의 실리콘 고분자 화합물 중의 화학식 (1)의 a는 0.615, 화학식 (2)의 b는 0.385였다. 또한, 화학식 (1) 중의 에폭시기 (J)와 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 (J)/((J)+(K))=0.762였다.
[합성예 4]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-1) 93.3g, 화합물 (M-2) 26.9g을 톨루엔 1300g에 용해 후, 60℃로 가온하였다. 그 후, 카본 담지 백금 촉매(5질량％) 1.6g을 투입하고, 화합물 (M-3) 409.0g을 1시간에 걸쳐 플라스크 내에 적하하였다. 이때 플라스크 내 온도는, 76℃까지 상승하였다. 적하 종료 후, 추가로 90℃에서 3시간 숙성한 후, 실온까지 냉각하고, 메틸이소부틸케톤 1000g을 추가하여, 본 반응 용액을 필터에서 가압 여과함으로써 백금 촉매를 제거하였다. 또한, 얻어진 고분자 화합물 용액에 순수 500g을 추가하여 교반, 정치 분액을 행하고, 하층의 수층을 제거하였다. 이 분액 수세 조작을 6회 반복하고, 고분자 화합물 용액 중의 미량 산 성분을 제거하였다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 320g 첨가하여, 고형분 농도 60질량％의 시클로펜타논을 주 용제로 하는 실리콘 고분자 화합물 용액 (A-3)을 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 250000이고, 원료의 몰비로부터 산출한, (A) 성분의 실리콘 고분자 화합물 중의 식 (1)의 a는 0.538, 식 (2)의 b는 0.462였다. 또한, 화학식 (1) 중의 에폭시기 (J)와 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 (J)/((J)+(K))=0.700이었다.
[합성예 5]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-2) 441.0g을 넣고, 이것을 톨루엔 1875g에 용해 후, 화합물 (M-3) 949.6g을 추가하고, 60℃로 가온하였다. 그 후, 카본 담지 백금 촉매(5질량％) 2.2g을 투입하고, 내부 반응 온도가 65 내지 67℃로 승온하는 것을 확인 후, 추가로 90℃까지 가온하고, 3시간 유지한 후, 다시 60℃까지 냉각하여, 카본 담지 백금 촉매(5질량％) 2.2g을 투입하고, 화합물 (M-4) 107.3g을 1시간에 걸쳐 플라스크 내에 적하하였다. 이때 플라스크 내 온도는, 78℃까지 상승하였다. 적하 종료 후, 추가로 90℃에서 5시간 숙성한 후, 실온까지 냉각하고, 메틸이소부틸케톤 1700g을 추가하고, 본 반응 용액을 필터에서 가압 여과함으로써 백금 촉매를 제거하였다. 또한, 얻어진 고분자 화합물 용액에 순수 760g을 추가하여 교반, 정치 분액을 행하고, 하층의 수층을 제거하였다. 이 분액 수세 조작을 6회 반복하고, 고분자 화합물 용액 중의 미량 산 성분을 제거하였다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 950g 첨가하고, 고형분 농도 60질량％의 시클로펜타논을 주 용제로 하는 실리콘 고분자 화합물 용액 (B-1)을 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 51000이었다. 또한, 합성예 5에서 얻어지는 실리콘 고분자 화합물 용액 (B-1) 중의 고분자 화합물은, (A) 성분의 실리콘 고분자 화합물 중의 화학식 (1)로 표시되는 에폭시기 함유 성분을 포함하지 않는 것이다.
[실시예 및 비교예]
표 1에 기재된 배합량에 따라, 실리콘 고분자 화합물 용액((A) 성분), 광산발생제((B) 성분), 가교제((D) 성분, (E) 성분), 염기성 화합물((F) 성분) 및 용제((C) 성분) 등을 배합하고, 그 후 상온에서 교반, 혼합, 용해한 후, 테플론(등록 상표)제 1.0㎛ 필터로 정밀 여과를 행하여, 실시예 1 내지 4 및 비교예 1 내지 2의 광 경화성 수지 조성물을 얻었다.
Figure pat00026
표 1에 기재된 광산발생제는 이하와 같다.
Figure pat00027
Figure pat00028
Figure pat00029
또한, 표 1에 기재된 가교제((D) 성분)는 이하와 같다.
Figure pat00030
또한, 본 발명의 실시예에서 사용되고, 표 1에 기재된 다가 페놀 화합물((E) 성분)은 이하와 같다.
Figure pat00031
또한, 본 발명의 비교예에서 사용되고, 표 1에 기재된 에폭시 화합물은 이하와 같다.
Figure pat00032
표 1에 기재된 염기성 화합물은
N(C2H5OH)3 (AM-1)
이다.
표 1에 기재된 U-CAT5002는, 산아프로(주)제의 경화 촉진제이다.
또한, 필름 코터로서 다이 코터, 지지 필름으로서 폴리에틸렌테레프탈레이트 필름(두께 50㎛)을 사용하여, 실시예 1 내지 4 및 비교예 1 내지 2의 광 경화성 수지 조성물을 각각 상기 지지 필름 상에 도포하였다. 계속해서, 100℃로 설정된 열풍 순환 오븐(길이 4m)을 8분간으로 통과시킴으로써, 지지 필름 상에 광 경화성 수지층을 형성하였다. 상기 광 경화성 수지층 상에서, 보호 필름으로서 폴리에틸렌 필름(두께 50㎛)을 사용하여, 상기 보호 필름과 라미네이트 롤을 압력 1MPa에서 접합하여, 광 경화성 드라이 필름을 제작하였다. 각 광 경화성 수지층의 막 두께는 표 2에 기재하였다. 또한, 막 두께는 접촉식 후막 측정기에 의해 측정하였다.
실시예 1 내지 4 및 비교예 1 내지 2의 광 경화성 드라이 필름은, 보호 필름을 박리하고, 진공 라미네이터 TEAM-100RF(타카트리사제)를 사용하여, 진공 챔버 내의 진공도 80Pa로 설정하고, 지지 필름 상의 광 경화성 수지층을, 가접착재를 도포한 실리콘 기판 상에, 높이 100㎛, 각 변 100mm의 더미 반도체 소자를 미리 적재한 기판에 밀착시켰다. 온도 조건은 110℃로 하였다. 상압으로 되돌린 후, 상기 기판을 진공 라미네이터로부터 취출하고, 지지 필름을 박리하였다. 기판에 부착한 광 경화성 수지층의 막 두께는 150㎛로 하고, 제작한 드라이 필름에 있어서의 광 경화성 수지층의 막 두께가 150㎛에 차지 않는 경우에는, 복수회의 부착에 의해, 막 두께 150㎛의 광 경화성 수지층을 기판 상에 형성하였다. 이에 의해, 기판 상에, 제1 감광성 절연층을 형성하였다.
이어서, 기판과의 밀착성을 높이기 위해서, 핫 플레이트에 의해 130℃에서 5분간 프리베이킹을 행하였다. 얻어진 제1 감광성 절연층에 대하여 마스크를 개재하여, 브로드밴드 광원을 탑재한 콘택트 얼라이너형 노광 장치를 사용하여 노광하고, 반도체 소자 상의 전극 패드 상의 개구와 반도체 소자의 외부에 설치하는 관통 전극을 형성하기 위한 개구 패턴을 형성하였다. 광 조사 후, 핫 플레이트에 의해 130℃에서 5분간 PEB를 행한 후 냉각하고, 상기 기판을 PGMEA(프로필렌글리콜모노메틸에테르아세테이트)에서 스프레이 현상으로 600초 현상을 행하였다. 상기 방법에 의해 반도체 소자 상의 전극 패드 상의 개구와 반도체 소자의 외부에 설치하는 관통 전극을 형성하기 위한 개구를 형성한 기판 상의 제1 감광성 절연층을 오븐을 사용하여 180℃에서 2시간, 질소 퍼징하면서 후 경화하였다. 경화한 제1 감광성 절연층의 25℃에서의 탄성률을 동적 점탄성 측정 장치(DMA)에서 측정하였다. 또한, 선팽창 계수 측정 장치(TMA)에 의해 선팽창 계수를 측정하였다. 또한, 인장 강도는, JIS K 7127에 준거하여 측정하였다. 결과를 상기의 표 1에 나타냈다.
경화 후, 스퍼터링에 의해 티타늄, 계속하여 구리의 시드층 형성을 행하고, 그 후 상기 전극 패드 상의 개구와 상기 관통 전극을 형성하기 위한 개구를 구리 도금에 의해 매립하여, 각각 반도체 소자 상 금속 패드와 관통 전극으로 하고, 도금에 의해 형성된 상기 반도체 소자 상 금속 패드와 상기 관통 전극을 도금에 의한 금속 배선에 의해 연결하였다.
금속 배선의 형성 후, 습식 에칭에 의해 금속 배선부 이외의 시드층을 제거하였다. 추가로 실시예 1 내지 4 및 비교예 1 내지 2의 광 경화성 수지 조성물을 도포함으로써 제2 감광성 절연층을 형성하였다.
광 경화 반응을 효율적으로 행하기 위해서, 핫 플레이트에 의해 100℃에서 2분간 프리베이킹을 행하고, 용제 등을 미리 휘발시켰다. 프리베이킹 후의 제2 감광성 절연층의 막 두께는 15㎛로 하였다. 프리베이킹 후의 기판에 대하여 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행하였다. 패터닝은 상술한 광 경화성 드라이 필름의 노광법에 준하고, 노광 후에 130℃에서 2분간의 PEB를 행한 후 냉각하고, 기판을 PGMEA에서 스프레이 현상으로 120초 현상을 행하였다.
관통 전극 상부에 개구를 형성하는 패터닝 후, 상기 제2 감광성 절연층의 패터닝에 의해 얻어진 패턴을 오븐을 사용하여 180℃에서 2시간, 질소 퍼징하면서 후 경화하였다.
경화 후, 상기 관통 전극 상부의 개구에 도금에 의해 관통 전극 상 금속 패드를 형성하고, 상기 관통 전극상 금속 패드 상에 솔더 범프를 형성하여, 솔더 범프를 형성하였다.
솔더 범프 형성 후, 반도체 소자에 가접착한 기판을 제거하였다. 기판을 제거한 반도체 소자를 다이싱 필름에 적재하고, 다이싱함으로써 개편화하여, 반도체 장치를 제조하였다.
제조한 반도체 장치에 대하여 장치 중앙부를 기준으로 했을 때의 장치 단부의 휘어짐을 측정하였다. 결과를 표 2에 나타내었다.
제조한 반도체 장치의 신뢰성 시험으로서, -55 내지 125℃ 각 10분을 1 사이클로 하는 열 사이클 시험을 실시하고, 1000 사이클 종료시의 반도체 장치 외관을 관찰하였다.
Figure pat00033
표 2에 나타낸 바와 같이, (A) 내지 (E) 성분 등을 함유하는 광 경화성 수지 조성물로 형성된 제1 감광성 절연층 및 제2 감광성 절연층을 갖는 반도체 장치(실시예 1 내지 4)는 휘어짐이 경감된 반도체 장치가 되었다. 또한, 열 사이클 시험의 결과도 양호하였다. 이러한 본 발명의 반도체 장치이면, 휘어짐이 경감된 것이기 때문에, 반도체 장치의 배선 기판에의 적재나 반도체 장치의 적층이 용이하다. 한편, (A) 성분 등이 본 발명의 요건을 충족시키지 않는 비교예 1 내지 2에서는, 얻어진 반도체 장치의 휘어짐이 실시예 1 내지 4와 비교하여 컸다. 또한, 열 사이클 시험 후에 크랙의 발생이 확인되었다.
또한, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 상기 실시 형태는 예시이고, 본 발명의 특허 청구 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 발휘하는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
a…전극 패드 상의 개구, b…관통 전극을 형성하기 위한 개구,
c…관통 전극 상부의 개구,
1…반도체 소자, 2…기판, 3…제1 감광성 절연층,
4…반도체 소자 상 금속 패드, 5…관통 전극, 6…금속 배선,
7…금속 도금, 8…제2 감광성 절연층, 9…솔더 범프,
10…관통 전극 상 금속 패드, 11…솔더 범프,
12…SnAg를 융기시킨 전극, 13…절연 수지층, 14…배선 기판,
15…절연 밀봉 수지층, 20, 21…개편화한 반도체 장치,
50…반도체 장치, 52…재배선 패턴, 53…배선 기판, 54…관통 구멍,
55…Al 전극 패드, 56…관통 전극, 57…배선 기판 상의 재배선 패턴,
58…땜납 범프, 59…디바이스 형성층,
110, 210…기판, 140, 240…관통 전극, 150, 250…코어 기재,
157, 257…배선층, 164, 264…접속 패드,
165, 265…실장 패드, 170, 174, 176, 270…땜납 범프,
180, 280…반도체 소자, 182, 282…반도체 소자의 패드,
184, 284…언더필, 266…배선,
301…유기 기판, 302…반도체 소자, 303…접착층, 304…관통 비아,
305a…내부 전극, 305b…외부 전극, 306…절연 재료층,
307…금속 박막 배선층, 308…비아부, 309…외부 전극,
310…금속 비아, 316…감광성 수지층, 317…개구.

Claims (15)

  1. 반도체 소자와, 해당 반도체 소자에 전기적으로 접속되는 반도체 소자 상 금속 패드 및 금속 배선을 갖고, 해당 금속 배선이 관통 전극 및 솔더 범프에 전기적으로 접속되는 반도체 장치이며, 상기 반도체 소자 상에 제1 감광성 절연층이 형성되고, 상기 제1 감광성 절연층 상에 제2 감광성 절연층이 형성된 것이고,
    상기 제1 감광성 절연층 및 상기 제2 감광성 절연층이
    (A) 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물,
    Figure pat00034

    Figure pat00035

    [식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
    Z는
    Figure pat00036

    중 어느 하나로부터 선택되는 2가의 유기기이고,
    X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이고,
    Figure pat00037

    (식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
    상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
    (B) 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제,
    (C) 용제,
    (D) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시 메틸올기를 갖는 페놀 화합물 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물,
    (E) 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물
    을 함유하는 광 경화성 수지 조성물로 형성된 것임을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 광 경화성 수지 조성물이 (F) 염기성 화합물을 더 함유하는 것임을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 광 경화성 수지 조성물의 경화 후의 탄성률이 0.1 내지 2GPa이고, 또한 인장 강도가 1 내지 80MPa인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1 감광성 절연층이 광 경화성 드라이 필름에 의해 형성된 것이고, 상기 제2 감광성 절연층이 상기 광 경화성 드라이 필름 또는 광 경화성 레지스트 도포막에 의해 형성된 것임을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 기재된 반도체 장치가 플립칩화되어 복수 적층된 것임을 특징으로 하는 적층형 반도체 장치.
  6. 제5항에 기재된 적층형 반도체 장치가 전기 회로를 갖는 기판 상에 적재되고, 절연 밀봉 수지층으로 밀봉된 것임을 특징으로 하는 밀봉 후 적층형 반도체 장치.
  7. 반도체 장치의 제조 방법으로서,
    (1) 막 두께 10 내지 300㎛인 광 경화성 수지층이 지지 필름과 보호 필름에 끼워진 구조를 갖고, 상기 광 경화성 수지층이 레지스트 조성물 재료를 포함하는 광 경화성 드라이 필름을 준비하는 공정과,
    (2) 상부 표면에 전극 패드가 노출된 높이 20 내지 100㎛의 반도체 소자를 접착 또는 가접착한 기판 상에, 상기 반도체 소자를 덮도록 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅함으로써 제1 감광성 절연층을 형성하는 공정과,
    (3) 상기 제1 감광성 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하고, 상기 전극 패드상의 개구와 상기 반도체 소자의 외부에 설치하는 관통 전극을 형성하기 위한 개구를 동시에 형성하는 공정과,
    (4) 패터닝 후, 베이킹함으로써 상기 제1 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
    (5) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극 패드 상의 개구와 상기 관통 전극을 형성하기 위한 개구를 도금에 의해 매립하여, 각각 반도체 소자 상 금속 패드와 관통 전극으로 하고, 상기 도금에 의해 형성된 상기 반도체 소자 상 금속 패드와 상기 관통 전극을 도금에 의한 금속 배선에 의해 연결하는 공정과,
    (6) 금속 배선의 형성 후, 상기 광 경화성 드라이 필름의 광 경화성 수지층을 라미네이팅하거나 또는 상기 레지스트 조성물 재료를 도포함으로써 제2 감광성 절연층을 형성하고, 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행하는 공정과,
    (7) 패터닝 후, 베이킹함으로써 상기 제2 감광성 절연층의 패터닝에 의해 얻어진 패턴을 경화시키는 공정과,
    (8) 경화 후, 상기 관통 전극 상부의 개구에 솔더 범프를 형성하는 공정
    을 갖고,
    상기 공정 (1)에서 준비되는 광 경화성 드라이 필름이
    (A) 하기 화학식 (1)로 표시되는 에폭시기 함유 성분 및 하기 화학식 (2)로 표시되는 페놀성 수산기 함유 성분을 반복 단위로서 갖는, 중량 평균 분자량이 3000 내지 500000인 실리콘 고분자 화합물,
    Figure pat00038

    Figure pat00039

    [식 중, a, b는 양수이고, R1, R2, R3, R4는 각각 수소 원자 또는 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고, r은 독립적으로 0, 1 또는 2이고, R5 내지 R8은 독립적으로 수소 원자 또는 탄소수 1 내지 10의 1가 탄화수소기이고, R9는 탄소수 1 내지 10의 2가 탄화수소기이고, n은 0 또는 1이고, k는 0, 1, 2 중 어느 하나이고, R10, R11은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일할 수도 있고,
    Z는
    Figure pat00040

    중 어느 하나로부터 선택되는 2가의 유기기이고,
    X는 하기 식 (3) 및 하기 화학식 (4) 중 어느 하나로부터 선택되는 2가의 유기기이고,
    Figure pat00041

    (식 중, R12, R13, R14, R15는 동일하거나 상이할 수도 있는 탄소수 1 내지 10의 1가 탄화수소기이고, m은 1 내지 100의 양수임)
    상기 화학식 (1) 중의 에폭시기 (J)와 상기 화학식 (2) 중의 페놀성 수산기 (K)의 비율은 0.05≤(J)/((J)+(K))≤0.95임.]
    (B) 파장 190 내지 500nm의 광에 의해 분해되어, 산을 발생하는 광산발생제,
    (C) 용제,
    (D) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균하여 2개 이상의 메틸올기 또는 알콕시 메틸올기를 갖는 페놀 화합물 및 다가 페놀의 수산기를 글리시독시기로 치환한 화합물로부터 선택되는 1종 또는 2종 이상의 화합물,
    (E) 수산기를 3개 이상 갖는 다가 페놀로부터 선택되는 1종 또는 2종 이상의 화합물
    을 함유하여 이루어지는 화학 증폭형 네가티브형 레지스트 조성물 재료를 포함하는 광 경화성 수지층을 갖는 광 경화성 드라이 필름인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 화학 증폭형 네가티브형 레지스트 조성물 재료를, (F) 염기성 화합물을 더 함유하는 것으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 경화 후의 탄성률이 0.1 내지 2GPa이고, 또한 인장 강도가 1 내지 80MPa인 상기 화학 증폭형 네가티브형 레지스트 조성물 재료를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 상기 공정 (2)에 있어서, 상기 제1 감광성 절연층을 기계적으로 프레싱하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제7항 또는 제8항에 있어서, 상기 공정 (8)에 있어서, 상기 관통 전극 상부의 개구에 도금에 의해 관통 전극 상 금속 패드를 형성하는 공정과,
    상기 관통 전극 상 금속 패드 상에 솔더 볼을 형성하여, 솔더 범프로 하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항 또는 제8항에 있어서, 상기 공정 (5)의 도금에 의한 상기 관통 전극의 형성에 있어서, SnAg에 의한 도금을 행하는 공정을 포함하고,
    상기 공정 (6)에 있어서, 상기 관통 전극 상부에 개구를 형성하도록 패터닝을 행함으로써, 상기 도금된 SnAg를 노출시키는 공정과,
    상기 공정 (8)에 있어서, 상기 도금된 SnAg를 용융함으로써 상기 관통 전극 상부의 개구에 있어서 전극을 융기시켜서 솔더 범프를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제7항 또는 제8항에 있어서, 상기 공정 (8) 후에, 상기 공정 (2)에서 반도체 소자에 가접착한 기판을 제거하는 공정과,
    상기 기판을 제거한 후, 다이싱함으로써 개편화하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 기재된 제조 방법으로 다이싱에 의해 개편화된 반도체 장치의 복수를, 절연 수지층을 끼워 상기 솔더 범프에 의해 전기적으로 접합하여 적층하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  15. 제14항에 기재된 제조 방법으로 제조한 적층형 반도체 장치를, 전기 회로를 가진 기판에 적재하는 공정과,
    상기 기판에 적재된 적층형 반도체 장치를 절연 밀봉 수지층으로 밀봉하는 공정
    을 갖는 것을 특징으로 하는 밀봉 후 적층형 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180109707A (ko) * 2017-03-27 2018-10-08 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치 및 그의 제조 방법, 및 적층체
KR20190089733A (ko) * 2018-01-23 2019-07-31 주식회사 네패스 반도체 칩 적층 패키지 및 그 제조 방법
KR20190132233A (ko) * 2018-05-17 2019-11-27 신에쓰 가가꾸 고교 가부시끼가이샤 감광성 수지 조성물, 감광성 드라이 필름 및 패턴 형성 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6502754B2 (ja) * 2015-06-08 2019-04-17 信越化学工業株式会社 光硬化性樹脂組成物及びこれを用いた光硬化性ドライフィルム
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
JP2018116037A (ja) * 2017-01-13 2018-07-26 株式会社エンプラス マーカ搭載用ユニットおよびその製造方法
KR102216172B1 (ko) * 2017-07-14 2021-02-15 주식회사 엘지화학 절연층 제조방법 및 반도체 패키지 제조방법
JP6866802B2 (ja) 2017-08-09 2021-04-28 信越化学工業株式会社 シリコーン骨格含有高分子化合物、感光性樹脂組成物、感光性樹脂皮膜、感光性ドライフィルム、積層体、及びパターン形成方法
JP6874584B2 (ja) 2017-08-09 2021-05-19 信越化学工業株式会社 感光性樹脂組成物、感光性樹脂皮膜、感光性ドライフィルム、積層体、及びパターン形成方法
JP6919626B2 (ja) * 2018-05-17 2021-08-18 信越化学工業株式会社 シルフェニレン骨格及びポリエーテル骨格を含むポリマー
JP6981390B2 (ja) * 2018-10-15 2021-12-15 信越化学工業株式会社 感光性樹脂組成物、感光性ドライフィルム、及びパターン形成方法
US11548985B2 (en) 2018-11-28 2023-01-10 Shin-Etsu Chemical Co., Ltd. Siloxane polymer containing isocyanuric acid and polyether skeletons, photosensitive resin composition, pattern forming process, and fabrication of opto-semiconductor device
JP7056541B2 (ja) * 2018-12-19 2022-04-19 信越化学工業株式会社 感光性樹脂組成物、感光性ドライフィルム及びパターン形成方法
CN110148619B (zh) * 2019-06-25 2023-04-07 京东方科技集团股份有限公司 一种显示基板的制备方法、显示基板和显示装置
JP7268735B2 (ja) * 2019-07-16 2023-05-08 信越化学工業株式会社 感光性樹脂組成物、感光性ドライフィルム、積層体及びパターン形成方法
JP7221578B2 (ja) * 2020-01-24 2023-02-14 信越化学工業株式会社 感光性樹脂組成物、感光性樹脂皮膜、感光性ドライフィルム及びパターン形成方法
CN112533365A (zh) * 2020-12-14 2021-03-19 深圳市艾诺信射频电路有限公司 基板加工方法及基板
US20240160105A1 (en) * 2021-01-21 2024-05-16 Shin-Etsu Chemical Co., Ltd. Photosensitive resin composition, photosensitive resin film, photosensitive dry film, and pattern formation method

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067016A (ja) 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007522531A (ja) 2004-02-13 2007-08-09 マイクロケム コーポレイション 永久レジスト組成物、その硬化生成物、及びその使用
JP2008184571A (ja) 2007-01-31 2008-08-14 Shin Etsu Chem Co Ltd シルフェニレン骨格含有高分子化合物及び光硬化性樹脂組成物並びにパターン形成方法及び基板回路保護用皮膜
JP2009200315A (ja) 2008-02-22 2009-09-03 Hitachi Ltd 半導体装置の製造方法
JP2010245509A (ja) 2009-03-31 2010-10-28 Ibiden Co Ltd 半導体装置
JP2013030593A (ja) 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP2013140338A (ja) * 2011-12-09 2013-07-18 Shin Etsu Chem Co Ltd 化学増幅ネガ型レジスト組成物、光硬化性ドライフィルム、その製造方法、パターン形成方法、及び電気・電子部品保護用皮膜
JP2015050365A (ja) * 2013-09-03 2015-03-16 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5137940A (en) * 1989-02-09 1992-08-11 Shin-Etsu Chemical Co., Ltd. Semiconductor encapsulating epoxy resin compositions
JP3288185B2 (ja) * 1994-10-07 2002-06-04 日立化成工業株式会社 電子部品封止用エポキシ樹脂成形材料及びそれを用いた半導体装置
US6664318B1 (en) * 1999-12-20 2003-12-16 3M Innovative Properties Company Encapsulant compositions with thermal shock resistance
CN101427608B (zh) * 2006-06-09 2013-03-27 株式会社半导体能源研究所 半导体器件的制造方法
US7998800B2 (en) * 2007-07-06 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101320225B1 (ko) * 2008-03-21 2013-10-21 히타치가세이가부시끼가이샤 감광성 수지 조성물, 감광성 엘리먼트, 레지스트 패턴의 형성방법 및 프린트 배선판의 제조방법
JP5413340B2 (ja) 2009-09-30 2014-02-12 信越化学工業株式会社 エポキシ基含有高分子化合物、これを用いた光硬化性樹脂組成物、パターン形成方法及び電気・電子部品保護用皮膜
JP5459196B2 (ja) * 2009-12-15 2014-04-02 信越化学工業株式会社 光硬化性ドライフィルム、その製造方法、パターン形成方法及び電気・電子部品保護用皮膜
US8236617B2 (en) 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
JP5373736B2 (ja) 2010-10-28 2013-12-18 信越化学工業株式会社 接着剤組成物及び接着剤シート、半導体装置保護用材料、及び半導体装置
KR101769190B1 (ko) * 2011-12-09 2017-08-17 아사히 가세이 이-매터리얼즈 가부시키가이샤 감광성 수지 조성물, 경화 릴리프 패턴의 제조 방법, 반도체 장치 및 표시체 장치
JP5754363B2 (ja) * 2011-12-09 2015-07-29 信越化学工業株式会社 化学増幅ネガ型レジスト組成物、光硬化性ドライフィルム、その製造方法、パターン形成方法、及び電気・電子部品保護用皮膜
JP5769742B2 (ja) * 2012-02-27 2015-08-26 ケメット エレクトロニクス コーポレーション 層間架橋を用いた固体電解コンデンサ
JP2014086598A (ja) * 2012-10-24 2014-05-12 Hitachi Chemical Co Ltd 半導体装置の製造方法、半導体装置、及び感光性樹脂組成物

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007522531A (ja) 2004-02-13 2007-08-09 マイクロケム コーポレイション 永久レジスト組成物、その硬化生成物、及びその使用
JP2007067016A (ja) 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008184571A (ja) 2007-01-31 2008-08-14 Shin Etsu Chem Co Ltd シルフェニレン骨格含有高分子化合物及び光硬化性樹脂組成物並びにパターン形成方法及び基板回路保護用皮膜
JP2009200315A (ja) 2008-02-22 2009-09-03 Hitachi Ltd 半導体装置の製造方法
JP2010245509A (ja) 2009-03-31 2010-10-28 Ibiden Co Ltd 半導体装置
JP2013030593A (ja) 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP2013140338A (ja) * 2011-12-09 2013-07-18 Shin Etsu Chem Co Ltd 化学増幅ネガ型レジスト組成物、光硬化性ドライフィルム、その製造方法、パターン形成方法、及び電気・電子部品保護用皮膜
JP2015050365A (ja) * 2013-09-03 2015-03-16 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180109707A (ko) * 2017-03-27 2018-10-08 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 장치 및 그의 제조 방법, 및 적층체
KR20190089733A (ko) * 2018-01-23 2019-07-31 주식회사 네패스 반도체 칩 적층 패키지 및 그 제조 방법
KR20190132233A (ko) * 2018-05-17 2019-11-27 신에쓰 가가꾸 고교 가부시끼가이샤 감광성 수지 조성물, 감광성 드라이 필름 및 패턴 형성 방법

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