KR20160138082A - 반도체장치, 적층형 반도체장치, 봉지후 적층형 반도체장치, 및 이들의 제조방법 - Google Patents

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쿄코 소가
사토시 아사이
카즈노리 콘도
미치히로 수고
히데토 카토
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신에쓰 가가꾸 고교 가부시끼가이샤
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G59/00—Polycondensates containing more than one epoxy group per molecule; Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups
    • C08G59/18—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing
    • C08G59/20—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the epoxy compounds used
    • C08G59/32—Epoxy compounds containing three or more epoxy groups
    • C08G59/3254—Epoxy compounds containing three or more epoxy groups containing atoms other than carbon, hydrogen, oxygen or nitrogen
    • C08G59/3281—Epoxy compounds containing three or more epoxy groups containing atoms other than carbon, hydrogen, oxygen or nitrogen containing silicon
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/48—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule in which at least two but not all the silicon atoms are connected by linkages other than oxygen atoms
    • C08G77/50—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule in which at least two but not all the silicon atoms are connected by linkages other than oxygen atoms by carbon linkages
    • C08G77/52—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule in which at least two but not all the silicon atoms are connected by linkages other than oxygen atoms by carbon linkages containing aromatic rings
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    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

본 발명은, 반도체소자와, 반도체소자에 전기적으로 접속되는 반도체소자 상 금속패드 및 금속배선을 가지며, 금속배선이 관통전극 및 솔더범프에 전기적으로 접속되는 반도체장치로서, 반도체소자가 재치된 제1 절연층과, 반도체소자 상에 형성된 제2 절연층과, 제2 절연층 상에 형성된 제3 절연층을 가지며, 금속배선은, 제2 절연층의 상면에서 반도체소자 상 금속패드를 개재하여 반도체소자에 전기적으로 접속되고, 제2 절연층의 상면으로부터 제2 절연층을 관통하여 제2 절연층의 하면에서 관통전극에 전기적으로 접속된 반도체장치이다. 이에 따라, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨이 억제된 반도체장치가 제공된다.

Description

반도체장치, 적층형 반도체장치, 봉지후 적층형 반도체장치, 및 이들의 제조방법{SEMICONDUCTOR DEVICE, LAYERED SEMICONDUCTOR DEVICE, SEALED-THEN-LAYERED SEMICONDUCTOR DEVICE, AND MANUFACTURING METHODS THEREFOR}
본 발명은, 반도체장치, 적층형 반도체장치, 봉지후 적층형 반도체장치, 및 이들의 제조방법에 관한 것이다.
퍼스널컴퓨터, 디지털카메라, 휴대전화 등 다양한 전자기기의 소형화나 고성능화에 수반하여, 반도체소자에 있어서도 추가적인 소형화, 박형화 및 고밀도화에 대한 요구가 급속히 높아지고 있다. 이에 따라, 생산성 향상에 있어서의 기판면적의 증대에 대응할 수 있고, 또한, 칩사이즈 패키지 혹은 칩스케일 패키지(CSP) 또는 3차원 적층과 같은 고밀도 실장기술에 있어서, 대응할 수 있는 감광성 절연재료나 적층되는 반도체장치, 그 제조방법의 개발이 요망되고 있다.
예로부터, 반도체소자에 형성된 전극을 기판에 형성한 배선패턴과 접속하여 얻는 반도체장치의 제조방법으로는, 와이어본딩에 의한 반도체소자와 기판의 접합을 예로 들 수 있다. 그러나, 와이어본딩에 의한 반도체소자와 기판의 접합에서는, 반도체소자 상에 금속와이어를 인출하는 스페이스를 배치할 필요가 있기 때문에, 장치가 커져, 소형화를 도모하는 것은 곤란하다.
한편, 와이어본딩을 이용하지 않는, 반도체소자를 배선기판에 재치(載置)하는 예나, 반도체소자를 3차원 적층하여 배선이 실시된 기판에 재치하는 방법이 특허문헌 1, 2에 나타나 있다.
특허문헌 1에는, 수광(受光)소자나 발광소자와 같은 반도체소자를 갖는 반도체장치의 제조방법의 예가 나타나 있으며, 도 25에 나타내는 바와 같이, 반도체장치(50)는, 관통전극(56)을 개재하여 Al전극패드(55)와 재배선패턴(52)을 접속하고, 반도체장치의 재배선패턴(52)과 배선기판(53) 상의 재배선패턴(57)을 땜납범프(半田バンプ)(58)를 개재하여 접속하는 예이다. 반도체장치의 상면에는, 디바이스 형성층(59)과 복수의 Al전극패드(55)가 형성되어 있다. Al전극패드(55)와 재배선패턴(52) 사이에는, 반도체장치를 관통하는 관통구멍(54)이 드라이에칭에 의해 마련되고, 관통구멍(54)의 내부에는, Cu도금에 의해 관통전극(56)이 형성된다. 디바이스 형성층(59)은, 반도체장치의 상면에 배치되어, 수광 또는 발광을 행한다.
이 방법에 따르면, 와이어본딩에 의한 반도체소자(51)와 배선기판(53)의 접합을 행하지 않으나, 반도체장치 상에 재배선을 실시하여, 솔더범프를 배치해야만 하고, 반도체장치의 소형화에 수반한 재배선의 미세화, 솔더범프의 고밀도화가 필요해져, 실제로 어려움에 직면한다.
한편, 특허문헌 2에는, 복수개의 반도체소자의 3차원 적층에 유용한 반도체장치의 제조방법이 나타나 있으며, 도 26에 나타내는 바와 같이, 반도체소자(180)와 반도체소자(280)를 적층하는 구조가 예시되어 있다.
적층되는 각 반도체소자는, 코어기재(150, 250)와 관통전극(140, 240)과 배선층(157, 257)을 갖는 기판(110, 210) 상에 땜납범프(170, 270)와 반도체소자의 패드(182, 282)를 개재하여 반도체소자(180, 280)가 접합된 것이다. 또한, 배선층(157, 257)은 실장패드(165, 265), 접속패드(164, 264), 배선(266)을 갖는다. 나아가, 기판(110, 210)의 최표면과 반도체소자(180, 280) 사이에는 언더필(184, 284)이 충전되어 있다. 이러한 반도체소자를 접합한 기판을 땜납범프(174, 176)를 개재하여 접합하고 적층하는 방법이 특허문헌 2에는 나타나 있다.
그러나, 특허문헌 2에서도, 반도체소자를 솔더범프에 의해 배선기판에 접합하고 있다는 점에서, 특허문헌 1과 마찬가지로, 반도체소자의 소형화에 수반한 솔더범프의 고밀도화가 매우 중요해져, 실제로는 어려움에 직면하게 된다. 또한, 제2 기판(210)에 마련된 관통전극의 형성은, 그 공정이 번잡하여 용이하지 않다는 문제점이 있다.
또한, 배선기판에 재치하는 반도체장치나 그 제조방법 또는 반도체소자를 적층구조로 쌓아올린 반도체장치 및 그 제조방법의 예가, 특허문헌 3에 나타나 있다. 특허문헌 3에서는, 도 27에 나타내는 바와 같이, 유기기판(301)과, 유기기판(301)을 두께방향으로 관통하는 관통비아(304)와, 유기기판(301)의 양면에 마련되어, 관통비아(304)에 전기접속된 외부전극(305b) 및 내부전극(305a)과, 유기기판(301)의 일방의 주면 상에 접착층(303)을 개재하여 소자회로면을 위로 하여 탑재된 반도체소자(302)와, 반도체소자(302) 및 그 주변을 봉지하는 절연재료층(306)과, 절연재료층(306) 내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속박막배선층(307)과, 금속박막배선층(307)에 전기접속되어 있는 금속비아(310)와, 배선보호막(311)과, 금속박막배선층(307) 상에 형성된 외부전극(309)을 포함하고, 금속박막배선층(307)이, 반도체소자(302)의 소자회로면에 배치된 전극과, 내부전극(305a)과, 금속비아(310)와, 금속박막배선층(307) 상에 형성된 외부전극(309)을 전기적으로 접속한 구조를 갖는 반도체장치나, 이 반도체장치를 배선기판에 재치한 반도체장치, 복수의 반도체소자를 적층한 반도체장치의 제조방법이 나타나 있다. 특허문헌 3에 따르면, 반도체소자 상에 다수의 솔더범프를 형성할 필요 없이, 반도체소자 상에 다수의 전극을 형성할 수 있어 고밀도화에 알맞으며, 반도체장치의 소형화가 가능하다고 하고 있다.
그러나, 상기 특허문헌 3에 기재된 반도체장치의 구조체에 있어서, 배선기판에의 관통비아(304)의 형성은 가공이 곤란하다는 것을 부정할 수 없다. 미세드릴을 이용한 가공이나 레이저가공이 예시되고 있지만, 추가적인 반도체장치의 미세화가 요구되었을 때, 바람직한 가공기술이라고는 할 수 없다.
또한, 특허문헌 3에서는, 도 28에 나타내는 바와 같이, 반도체소자 표층에 도포되어 있는 감광성 수지층(316)을 패터닝하고, 개구(317)를 형성함으로써, 반도체소자(302) 상에 형성되는 비아부(308)로 한다. 또한 반도체소자의 주변에 형성되는 절연재료층(306)은, 스핀코트 등을 이용하여 형성된다. 그러나, 실제로는, 감광성 수지층(316)을 반도체소자(302) 표층에 도포하는 공정과, 반도체소자(302) 주변에 절연재료층(306)을 형성하는 공정의 2번에 걸쳐 수지를 공급해야만 한다는 점에서 공정이 번잡하고, 또한 절연재료층(306)의 공급을 스핀코트로 행한 경우, 반도체소자(302)의 높이가 중요하여, 수십μm를 초과하는 높이인 경우, 반도체소자를 타고넘어(乘り越えて) 공극을 생기게 하지 않고 절연재료층(306)을 공급하는 것은, 실제로 곤란하다. 또 나아가, 감광성 수지층(316)의 비아부(308)의 형성과 절연재료층(306)의 금속비아(310)의 형성을 다른 공정에서 행하는 예나, 금속비아(310)의 가공을 레이저 등으로 행하는 예가 나타나 있으나, 이들 공정은 번잡하여, 합리적이지 않다. 나아가, 감광성 수지층(316)과 절연재료층(306)을 반도체소자(302) 주변부 및 회로형성면에 동시에 공급할 수 있다고 했으나, 실제, 구체적인 방법의 예시는 아니며, 반도체소자 주변에 공극을 발생시키지 않고 이들 수지층을 공급하는 것은 곤란하다. 또한, 감광성 수지층(316)의 비아부(308)와 절연재료층(306)의 금속비아(310)의 형성을 동시에 행할 수 있다고도 했으나, 구체적인 방법에 대해서는 기재되어 있지 않다.
일본특허공개 2007-67016호 공보 일본특허공개 2010-245509호 공보 일본특허공개 2013-30593호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨(反り)이 억제된 반도체장치를 제공하는 것을 목적으로 한다.
또한, 이러한 반도체장치의 제조시에, 관통전극, 전극패드부의 개구 등의 가공을 용이하게 할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
나아가, 이러한 반도체장치를 적층한 적층형 반도체장치, 이것을 배선기판 상에 재치하여 봉지한 봉지후 적층형 반도체장치, 및 이들의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명에서는, 반도체소자와, 이 반도체소자에 전기적으로 접속되는 반도체소자 상(上) 금속패드 및 금속배선을 가지며, 이 금속배선이 관통전극 및 솔더범프에 전기적으로 접속되는 반도체장치로서,
상기 반도체소자가 재치된 제1 절연층과, 상기 반도체소자 상에 형성된 제2 절연층과, 이 제2 절연층 상에 형성된 제3 절연층을 가지며,
상기 금속배선은, 상기 제2 절연층의 상면(上面)에서 상기 반도체소자 상 금속패드를 개재하여 상기 반도체소자에 전기적으로 접속되고, 상기 제2 절연층의 상면으로부터 상기 제2 절연층을 관통하여 상기 제2 절연층의 하면(下面)에서 상기 관통전극에 전기적으로 접속된 반도체장치를 제공한다.
이러한 반도체장치이면, 반도체소자 상에 미세한 전극 형성이 실시되고, 반도체소자 외부에 관통전극이 형성됨으로써, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 또한 제2 절연층의 양면에 금속배선이 형성됨으로써, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨이 억제된 반도체장치가 된다.
또한 이때, 상기 제1 절연층이 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것이고, 상기 제2 절연층이 상기 광경화성 드라이필름에 의해 형성된 것이고, 상기 제3 절연층이 상기 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것인 점이 바람직하다.
이에 따라, 반도체소자의 높이가 수십μm여도 반도체소자 주변에 공극 등이 없이 매립된 반도체장치가 된다.
또한 이때, 상기 반도체소자의 높이가 20~100μm이고, 상기 제1 절연층의 막두께가 1~20μm이고, 상기 제2 절연층의 막두께가 5~100μm이고, 상기 제3 절연층의 막두께가 5~100μm이고, 상기 반도체장치의 두께가 50~300μm인 것이 바람직하다.
이에 따라, 반도체소자 주변에 공극 등이 없이 매립되고, 또한 박형인 반도체장치가 된다.
또한 이때, 상기 광경화성 드라이필름이,
(A) 하기 일반식(1)로 표시되는 반복단위를 갖는 중량평균분자량이 3,000~500,000인 실리콘 골격 함유 고분자 화합물,
[화학식 1]
Figure pct00001
(식 중, R1~R4는 동일할 수도 상이할 수도 있는 탄소수 1~8의 1가 탄화수소기를 나타낸다. m은 1~100의 정수이다. a, b, c, d는 0 또는 양수, 또한 a, b, c, d는 동시에 0이 되는 경우가 없다. 단, a+b+c+d=1이다. 그리고, X는 하기 일반식(2)로 표시되는 유기기, Y는 하기 일반식(3)으로 표시되는 유기기이다.)
[화학식 2]
Figure pct00002
(식 중, Z는
[화학식 3]
Figure pct00003
중 어느 하나로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. k는 0, 1, 2 중 어느 하나이다.)
[화학식 4]
Figure pct00004
(식 중, V는
[화학식 5]
Figure pct00005
중 어느 하나로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. h는 0, 1, 2 중 어느 하나이다.)
(B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상의 가교제,
(C) 파장 190~500nm의 광에 의해 분해되어, 산을 발생시키는 광산발생제, 및
(D) 용제,
를 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름인 것이 바람직하다.
이에 따라, 휨이 더욱 억제된 반도체장치가 된다.
또한, 본 발명에서는, 상기 반도체장치가 플립칩화되어 복수개 적층된 적층형 반도체장치를 제공한다.
본 발명의 반도체장치이면, 반도체장치의 적층이 용이하므로, 이러한 적층형 반도체장치에 호적하다.
또한, 본 발명에서는, 상기 적층형 반도체장치가 전기회로를 갖는 기판 상에 재치되어, 절연봉지 수지층으로 봉지된 봉지후 적층형 반도체장치를 제공한다.
본 발명의 반도체장치이면, 반도체장치의 배선기판에의 재치나 반도체장치의 적층이 용이하므로, 이러한 봉지후 적층형 반도체장치에 호적하다.
나아가, 본 발명에서는, 반도체장치의 제조방법으로서,
(1) 서포트기판에 가접착제를 도포하고, 이 가접착제 상에 레지스트 조성물 재료를 광경화성 수지층으로서 이용한 막두께 1~20μm의 제1 절연층을 형성하는 공정과,
(2) 상기 제1 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하여 관통전극이 되는 홀패턴을 형성 후, 베이크함으로써 상기 제1 절연층을 경화시키는 공정과,
(3) 상기 제1 절연층에 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 관통전극이 되는 홀패턴을 도금에 의해 메워, 관통전극과 접속되는 금속배선을 형성하는 공정과,
(4) 상부 표면에 전극패드가 노출된 높이 20~100μm의 반도체소자를, 상기 경화 후의 제1 절연층 상에 다이본딩제를 이용하여 다이본딩하는 공정과,
(5) 막두께 5~100μm인 광경화성 수지층이 지지필름과 보호필름으로 끼워진 구조를 가지며, 이 광경화성 수지층이 레지스트 조성물 재료로 이루어진 광경화성 드라이필름을 준비하는 공정과,
(6) 상기 제1 절연층 상에 다이본딩된 반도체소자를 덮도록 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트함으로써 제2 절연층을 형성하는 공정과,
(7) 상기 제2 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 전극패드 상의 개구와, 상기 관통전극과 접속되는 금속배선 상에 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 동시에 형성한 후, 베이크함으로써 상기 제2 절연층을 경화시키는 공정과,
(8) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극패드 상의 개구와, 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 도금에 의해 메워, 반도체소자 상 금속패드와, 상기 제2 절연층을 관통하는 금속배선과, 관통전극을 형성함과 함께, 상기 도금에 의해 형성된 상기 반도체소자 상 금속패드와 상기 제2 절연층을 관통하는 금속배선을 도금에 의한 금속배선에 의해 연결하는 공정과,
(9) 금속배선의 형성 후, 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트하거나 상기 광경화성 드라이필름에 이용한 레지스트 조성물 재료를 스핀코트함으로써 제3 절연층을 형성하는 공정과,
(10) 상기 제3 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 관통전극 상부에 개구를 형성한 후, 베이크함으로써 상기 제3 절연층을 경화시키는 공정과,
(11) 경화 후, 상기 관통전극 상부의 개구에 솔더범프를 형성하는 공정,
을 갖는 반도체장치의 제조방법을 제공한다.
이러한 반도체장치의 제조방법이면, 반도체소자 상에 미세한 전극 형성을 실시하고, 반도체소자 외부에 관통전극을 형성함으로써, 배선기판에의 재치나 반도체장치의 적층을 용이하게 할 수 있고, 또한 관통전극, 전극패드부의 개구 등의 가공을 용이하게 할 수 있다. 또한, 광경화성 드라이필름을 이용함으로써, 반도체소자의 높이가 수십μm여도 반도체소자 주변에 공극 등이 없이 매립된 반도체장치로 할 수 있다. 나아가, 제2 절연층의 양면에 금속배선을 형성함으로써, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨을 억제할 수 있다.
또한 이때, 상기 공정(5)에서 준비되는 광경화성 드라이필름을
(A) 하기 일반식(1)로 표시되는 반복단위를 갖는 중량평균분자량이 3,000~500,000인 실리콘 골격 함유 고분자 화합물,
[화학식 6]
Figure pct00006
(식 중, R1~R4는 동일할 수도 상이할 수도 있는 탄소수 1~8의 1가 탄화수소기를 나타낸다. m은 1~100의 정수이다. a, b, c, d는 0 또는 양수, 또한 a, b, c, d는 동시에 0이 되는 경우가 없다. 단, a+b+c+d=1이다. 그리고, X는 하기 일반식(2)로 표시되는 유기기, Y는 하기 일반식(3)으로 표시되는 유기기이다.)
[화학식 7]
Figure pct00007
(식 중, Z는
[화학식 8]
Figure pct00008
중 어느 하나로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. k는 0, 1, 2 중 어느 하나이다.)
[화학식 9]
Figure pct00009
(식 중, V는
[화학식 10]
Figure pct00010
중 어느 하나로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. h는 0, 1, 2 중 어느 하나이다.)
(B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상의 가교제,
(C) 파장 190~500nm의 광에 의해 분해되어, 산을 발생시키는 광산발생제, 및
(D) 용제,
를 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름으로 하는 것이 바람직하다.
이에 따라, 개편화(個片化)했을 때에 우려되는 반도체장치의 휨을 경감할 수 있으므로, 개편화 후의 반도체장치의 적층이나 배선기판에의 재치가 더욱 용이해진다.
또한, 상기 공정(6)에 있어서, 상기 제2 절연층을 기계적으로 프레스하는 공정을 포함하는 것이 바람직하다.
이에 따라, 반도체소자 상의 제2 절연층의 두께를 얇게 하거나, 균일화할 수 있고, 또한 제2 절연층을 평탄할 수 있다.
또한 이때, 상기 공정(11)에 있어서, 상기 관통전극 상부의 개구에 도금에 의해 관통전극 상 금속패드를 형성하는 공정과,
상기 관통전극 상 금속패드 상에 솔더볼을 형성하여, 솔더범프로 하는 공정,
을 갖는 방법으로, 관통전극 상부의 개구에 솔더범프를 형성할 수 있다.
또한, 상기 공정(8)의 도금에 의한 상기 관통전극의 형성에 있어서, SnAg에 의한 도금을 행하는 공정을 포함하고,
상기 공정(10)에 있어서, 상기 관통전극 상부에 개구를 형성하도록 패터닝을 행함으로써, 상기 도금된 SnAg을 노출시키는 공정과,
상기 공정(11)에 있어서, 상기 도금된 SnAg을 용융함으로써 상기 관통전극 상부의 개구에 있어서 전극을 융기시켜 솔더범프를 형성하는 공정,
을 갖는 방법이면, 더욱 용이하면서 합리적으로 상기 관통전극 상부의 개구에 솔더범프를 형성할 수 있다.
또한, 상기 공정(11) 후에, 상기 공정(1)에서 제1 절연층과 가접착된 서포트기판을 제거하는 공정과,
상기 기판을 제거한 후, 다이싱함으로써 개편화하는 공정,
을 행함으로써, 개편화된 반도체장치를 제조할 수 있다.
또한, 상기 제조방법으로 다이싱에 의해 개편화된 반도체장치의 복수개를, 절연수지층을 끼워, 상기 솔더범프에 의해 전기적으로 접합하고, 적층하는 적층형 반도체장치를 제조할 수 있다.
나아가, 상기 제조방법으로 제조한 적층형 반도체장치를, 전기회로를 가진 기판에 재치하는 공정과,
상기 기판에 재치된 적층형 반도체장치를 절연봉지 수지층으로 봉지하는 공정,
을 갖는 방법으로 봉지후 적층형 반도체장치를 제조할 수 있다.
본 발명의 반도체장치 및 그 제조방법에 따르면, 이하에 나타내는 바와 같은 효과를 부여할 수 있다.
즉, 서포트기판 상에 형성된 제1 절연층 상에 재치된 반도체소자 주변을, 레지스트 조성물 재료를 광경화성 수지층에 이용한 광경화성 드라이필름에 의해 매립할 때, 광경화성 수지층이 막두께 5~100μm이므로, 반도체소자의 높이가 수십μm였던 경우여도 반도체소자 주변에 공극 등을 생기게 하는 일 없이, 광경화성 드라이필름을 매립하는 것이 가능해져, 더욱 용이하다.
서포트기판 상에 형성된 제1 절연층 상에 재치된 반도체소자 주변을, 레지스트 조성물 재료를 광경화성 수지층에 이용한 광경화성 드라이필름에 의해 라미네이트한 후에, 반도체소자 상의 광경화성 수지층(제2 절연층)을 기계적으로 프레스함으로써, 막두께의 조정, 박막화가 가능한 이점을 가지며, 기계적 프레스는 반도체소자 외주의 라미네이트된 광경화성 수지층의 막두께의 균일화, 평탄화가 가능한 이점을 가지고 있다.
라미네이트된 광경화성 드라이필름(제2 절연층)에 있어서, 반도체소자 상에 있는 전극패드 상의 개구와, 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 관통전극이 되는 개구의 형성을, 마스크를 개재한 리소그래피에 의한 패터닝으로 일괄, 동시에 행할 수 있다.
반도체소자를 가진 구조체를 3차원 적층하거나, 배선기판 상에 재치할 때에 전극이 되는, 관통전극비아(TMV=Through Metal Via)는, 주지의 범용 마스크를 개재한 리소그래피 기술을 이용함으로써 용이하게 형성할 수 있다.
반도체소자 상의 전극패드 상의 개구와, 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 관통전극 형성용의 개구를 도금에 의해 메워, 반도체소자 상 금속패드와, 제2 절연층을 관통하는 금속배선과, 관통전극을 형성하고, 반도체소자 상 금속패드와 제2 절연층을 관통하는 금속배선이 도금에 의해 금속배선된 배선 상에, 광경화성 드라이필름을 라미네이트함으로써 재차 적층을 행하고, 반도체소자의 외부에 배치한 관통전극(TMV) 상부에 개구를 형성하는 패터닝을 행하여, 관통전극 상부의 개구에 형성한 관통전극 상 금속패드 위에, 솔더볼을 형성함으로써, 서포트기판을 분리한 후에 개편화하는 방법은, 반도체장치를 용이하게 제조할 수 있는 방법이다.
더욱 용이하면서 합리적으로 반도체장치를 제조하는 방법으로서, 관통전극(TMV)의 도금 매립에 있어서, SnAg에 의한 도금을 행하는 공정을 포함하고, 광경화성 드라이필름을 라미네이트함으로써 재차 적층을 행하고, 관통전극 상부에 개구를 형성하는 패터닝을 행한 후에, SnAg의 도금을 노출시키는 공정과, 패터닝 후, 베이크에 의해 필름을 경화시키는 공정을 거친 후에, 도금에 의해 충전된 SnAg을 용융함으로써 관통전극 개구부에 융기시키는 방법을 제공한다.
서포트기판 상에 형성된 제1 절연층과 서포트기판의 접착이 가접착제로 행해지고, 이어서 서포트기판을 용이하게 제거하는 공정과, 서포트기판을 분리한 후에 다이싱함으로써 개편화하는 것은, 개편화된 반도체장치를 제조하는 것에 반하여, 용이하면서 합리적이다.
상기 제조방법으로 얻은 개편화된 반도체장치는, 상부는 솔더볼이나 융기한 SnAg인 솔더범프가 돌출되고, 하부는 기판을 분리함으로써 관통전극을 용이하게 노출시킬 수 있으므로, 개편화한 반도체장치의 복수개를 돌출된 솔더범프와 노출된 전극을 이용하여, 용이하게 전기적으로 접합할 수 있고, 적층할 수 있으므로 매우 합리적이다.
또한, 종래의 반도체소자 상 금속패드측에만 금속배선을 실시한 편면배선패턴에서는, 배선밀도가 커지면, 반도체장치 자체의 휨이 커지는 경향이 있으나, 본 발명의 반도체장치는, 제2 절연층의 양면에 금속배선이 형성됨으로써, 배선밀도가 커져도 반도체장치 자체의 휨을 억제할 수 있다. 또한, 향후 장래, 반도체장치의 신호수의 증가에 대응하기 위해서도 다층배선이 요구된다는 점에서 반도체장치 자체의 휨을 최대한 줄이는 것이 중요해지는데, 제2 절연층의 양면에 금속배선을 실시한 본 발명의 반도체장치는, 휨을 최대한 줄일 수 있으므로, 다층배선에도 호적하다.
또한, 본 발명에 있어서의 화학증폭형 네가티브형 레지스트 조성물 재료를 광경화성 수지층에 이용한 경우, 개편화했을 때에 우려되는 반도체장치의 휨을 경감하는 것이 가능하므로, 적층이나 배선기판에의 재치에 호적하다.
이상과 같이, 본 발명의 반도체장치이면, 반도체소자 상에 미세한 전극 형성이 실시되고, 반도체소자 외부에 관통전극을 실시됨으로써, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 나아가 반도체소자의 높이가 수십μm여도 반도체소자 주변에 공극 등이 없이 매립되고, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨이 억제된 반도체장치가 된다.
또한, 본 발명의 반도체장치의 제조방법이면, 반도체소자 상에 미세한 전극 형성을 실시하고, 반도체소자 외부에 관통전극을 실시함으로써, 배선기판에의 재치나 반도체장치의 적층을 용이하게 할 수 있고, 또한 관통전극, 전극패드부의 개구 등의 가공을 용이하게 할 수 있다.
나아가, 이렇게 하여 얻어진 본 발명의 반도체장치는, 배선기판에의 재치나 반도체장치의 적층이 용이하므로, 반도체장치를 적층시킨 적층형 반도체장치나 이것을 배선기판에 재치하여 봉지한 봉지후 적층형 반도체장치로 할 수 있다.
도 1은 본 발명의 반도체장치의 일 예를 나타내는 개략단면도이다.
도 2는 본 발명의 적층형 반도체장치의 일 예를 나타내는 개략단면도이다.
도 3은 본 발명의 봉지후 적층형 반도체장치의 일 예를 나타내는 개략단면도이다.
도 4는 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(1)을 설명하기 위한 개략단면도이다.
도 5는 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(2)을 설명하기 위한 개략단면도이다.
도 6은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(3)을 설명하기 위한 개략단면도이다.
도 7은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(4)을 설명하기 위한 개략단면도이다.
도 8은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(6)을 설명하기 위한 개략단면도이다.
도 9는 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(7)을 설명하기 위한 개략단면도이다.
도 10은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(8)을 설명하기 위한 개략단면도이다.
도 11은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(8)을 설명하기 위한 개략단면도이다.
도 12는 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(9)을 설명하기 위한 개략단면도이다.
도 13은 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(10)을 설명하기 위한 개략단면도이다.
도 14는 본 발명의 반도체장치의 제조방법의 일 예에 있어서의 공정(11)을 설명하기 위한 개략단면도이다.
도 15는 본 발명의 반도체장치의 제조방법의 다른 일 예에 있어서의 공정(8)을 설명하기 위한 개략단면도이다.
도 16은 본 발명의 반도체장치의 제조방법의 다른 일 예에 있어서의 공정(11)을 설명하기 위한 개략단면도이다.
도 17은 본 발명의 반도체장치의 제조방법에 있어서 개편화한 반도체장치의 일 예를 나타내는 개략단면도이다.
도 18은 본 발명의 반도체장치의 제조방법에 있어서 개편화한 반도체장치의 다른 일 예를 나타내는 개략단면도이다.
도 19는 본 발명의 적층형 반도체장치의 제조방법의 일 예를 설명하기 위한 개략단면도이다.
도 20은 본 발명의 적층형 반도체장치의 제조방법의 다른 일 예를 설명하기 위한 개략단면도이다.
도 21은 배선기판 상에 재채한 본 발명의 적층형 반도체장치의 일 예를 나타내는 개략단면도이다.
도 22는 배선기판 상에 재채한 본 발명의 적층형 반도체장치의 다른 일 예를 나타내는 개략단면도이다.
도 23은 본 발명의 봉지후 적층형 반도체장치의 제조방법의 일 예를 설명하기 위한 개략단면도이다.
도 24는 본 발명의 봉지후 적층형 반도체장치의 제조방법의 다른 일 예를 설명하기 위한 개략단면도이다.
도 25는 종래의 반도체장치의 제조방법을 나타내는 설명도이다.
도 26은 종래의 반도체장치의 제조방법을 나타내는 설명도이다.
도 27은 종래의 반도체장치의 제조방법을 나타내는 설명도이다.
도 28은 종래의 반도체장치의 제조방법을 나타내는 설명도이다.
상기 서술한 바와 같이 반도체장치에 있어서 추가적인 소형화, 박형화 및 고밀도화에 대한 요구가 급속히 높아지고 있으며, 배선기판에의 재치나 반도체장치의 적층이 용이한 반도체장치 및 그 제조방법의 개발이 요구되고 있었다. 또한, 향후 장래, 반도체장치의 신호수의 증가에 대응하기 위해서도 다층배선이 요구된다는 점에서, 다층배선 등 금속배선의 밀도를 크게 한 경우에도 반도체장치 자체의 휨을 억제할 수 있는 반도체장치 및 그 제조방법의 개발이 요구되고 있었다.
본 발명자들은, 상기 목적을 달성하기 위하여 예의 검토를 거듭한 결과, 하기에 나타내는 공정을 행함으로써, 과제를 극복하고, 용이하게 반도체장치 및 적층형 반도체장치를 제조할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
먼저, 가접착제를 도포한 서포트기판 상에, 레지스트 조성물 재료를 이용하여 제1 절연층을 형성하고, 이 제1 절연층에 대하여 패터닝을 행하여, 관통전극이 되는 홀패턴을 형성한다. 베이크에 의한 경화 후, 관통전극이 되는 홀패턴을 도금에 의해 메워, 관통전극과 접속되는 금속배선을 형성하고, 제1 절연층 상에 반도체소자를 다이본딩한다. 다음에, 다이본딩된 반도체소자 주변을, 레지스트 조성물 재료를 광경화성 수지층에 이용한 광경화성 드라이필름으로 라미네이트함으로써, 반도체소자 주변에 공극 등을 생기게 하는 일 없이 필름을 매립할 수 있다(제2 절연층의 형성). 이 제2 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행함으로써, 전극패드 상의 개구와, 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 관통전극을 형성하기 위한 개구를 동시에 형성할 수 있으므로, 용이하게 가공할 수 있는 것을 깨달아, 본 발명을 완성시켰다.
그리고, 베이크에 의해 제2 절연층을 경화시킨 후, 전극패드 상의 개구와, 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 관통전극을 형성하기 위한 개구를 도금에 의해 메워, 반도체소자 상 금속패드와, 제2 절연층을 관통하는 금속배선과, 관통전극을 형성함과 함께, 도금에 의해 형성된 반도체소자 상 금속패드와 제2 절연층을 관통하는 금속배선을 도금에 의한 금속배선에 의해 연결한다. 그 후, 이 위에서부터 제3 절연층을 형성하고, 제3 절연층에 대하여 패터닝을 행하여 관통전극 상부에 개구를 형성하고, 경화시킨 후 이 개구에 솔더범프를 형성한다. 다시, 가접착제로 접착되어 있던 서포트기판을 제거하고, 다이싱함으로써 개편화하는 것은, 매우 합리적으로 반도체장치를 형성할 수 있는 방법으로서, 본 발명의 목적을 구현화하고 있다.
또한, 상기 제조방법으로 제조된 반도체장치이면, 제2 절연층의 양면에 금속배선이 형성됨으로써, 배선밀도가 커져도 반도체장치 자체의 휨을 억제할 수 있는 것을 발견하였다.
나아가, 상기 제조방법으로 제조된 반도체장치는, 상부는 솔더범프가 돌출되고, 하부는 서포트기판을 제거함으로써 관통전극을 용이하게 노출시킬 수 있으므로, 반도체장치의 복수개를 돌출된 솔더범프와 노출된 전극을 이용하여, 용이하게 전기적으로 접합할 수 있고, 적층할 수 있는 것을 깨달아, 또한, 적층한 반도체장치를 배선기판에 용이하게 재치할 수 있는 것을 깨달아, 본 발명을 완성시켰다.
즉, 본 발명은, 반도체소자와, 이 반도체소자에 전기적으로 접속되는 반도체소자 상 금속패드 및 금속배선을 가지며, 이 금속배선이 관통전극 및 솔더범프에 전기적으로 접속되는 반도체장치로서,
상기 반도체소자가 재치된 제1 절연층과, 상기 반도체소자 상에 형성된 제2 절연층과, 이 제2 절연층 상에 형성된 제3 절연층을 가지며,
상기 금속배선은, 상기 제2 절연층의 상면에서 상기 반도체소자 상 금속패드를 개재하여 상기 반도체소자에 전기적으로 접속되고, 상기 제2 절연층의 상면으로부터 상기 제2 절연층을 관통하여 상기 제2 절연층의 하면에서 상기 관통전극에 전기적으로 접속된 것인 반도체장치이다.
이하, 도면을 참조하면서 본 발명에 대하여 상세하게 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
본 발명의 반도체장치(1)는, 도 1에 나타내는 바와 같이, 반도체소자(2)와, 반도체소자(2)에 전기적으로 접속되는 반도체소자 상 금속패드(3) 및 금속배선(4)을 가지며, 금속배선(4)이 관통전극(5) 및 솔더범프(6)에 전기적으로 접속되는 반도체장치로서, 반도체소자(2)가 재치된 제1 절연층(7)과, 반도체소자(2) 상에 형성된 제2 절연층(8)과, 제2 절연층(8) 상에 형성된 제3 절연층(9)을 가지며,
금속배선(4)은, 제2 절연층(8)의 상면에서 반도체소자 상 금속패드(3)를 개재하여 반도체소자(2)에 전기적으로 접속되고, 제2 절연층(8)의 상면으로부터 제2 절연층(8)을 관통하여 제2 절연층(8)의 하면에서 관통전극(5)에 전기적으로 접속된 반도체장치이다.
한편, 금속배선(4)은, 제2 절연층(8)의 상면에서 반도체소자 상 금속패드(3)와 접속되는 금속배선(상면 금속배선)(4a), 제2 절연층(8)의 하면에서 관통전극(5)과 접속되는 금속배선(하면 금속배선)(4b), 제2 절연층(8)을 관통하여, 상면 금속배선(4a)과 하면 금속배선(4b)을 접속하는 금속배선(관통 금속배선)(4c)으로 이루어진다.
또한, 도 1의 반도체장치(1)에서는, 반도체소자(2)는 다이본딩제(10)에 의해 제1 절연층(7)에 다이본딩되어 있다.
이러한 반도체장치이면, 반도체소자 상에 미세한 전극 형성이 실시되고, 반도체소자 외부에 관통전극이 실시됨으로써, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 또한 제2 절연층의 양면에 금속배선이 형성됨으로써, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨이 억제된 반도체장치가 된다.
또한 이때, 제1 절연층(7)이 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것이고, 제2 절연층(8)이 광경화성 드라이필름에 의해 형성된 것이고, 제3 절연층(9)이 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것이면, 반도체소자(2)의 높이가 수십μm여도 반도체소자 주변에 공극 등이 없이 매립된 반도체장치가 되므로, 바람직하다.
또한 이때, 반도체소자(2)의 높이가 20~100μm이고, 제1 절연층(7)의 막두께가 1~20μm이고, 제2 절연층(8)의 막두께가 5~100μm이고, 제3 절연층(9)의 막두께가 5~100μm이고, 반도체장치(1)의 두께가 50~300μm이면, 반도체소자 주변에 공극 등이 없이 매립되고, 또한 박형인 반도체장치가 되므로, 바람직하다.
또한 이때, 상기 제1 절연층(7), 제2 절연층(8), 및 제3 절연층(9)의 형성에 이용되는 광경화성 드라이필름이, 휨의 억지(抑止), 잔류응력의 저감, 신뢰성이나 가공특성의 향상 등의 점으로부터, 이하의 (A)~(D)성분을 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름인 것이 바람직하다.
한편, 물론, 다른 감광성 수지를 이용할 수도 있다.
(A)성분은, 하기 일반식(1)로 표시되는 반복단위를 갖는 중량평균분자량이 3,000~500,000인 실리콘 골격 함유 고분자 화합물이다.
[화학식 11]
Figure pct00011
(식 중, R1~R4는 동일할 수도 상이할 수도 있는 탄소수 1~8의 1가 탄화수소기를 나타낸다. m은 1~100의 정수이다. a, b, c, d는 0 또는 양수, 또한 a, b, c, d는 동시에 0이 되는 경우가 없다. 단, a+b+c+d=1이다. 그리고, X는 하기 일반식(2)로 표시되는 유기기, Y는 하기 일반식(3)으로 표시되는 유기기이다.)
[화학식 12]
Figure pct00012
(식 중, Z는
[화학식 13]
Figure pct00013
중 어느 하나로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. k는 0, 1, 2 중 어느 하나이다.)
[화학식 14]
Figure pct00014
(식 중, V는
[화학식 15]
Figure pct00015
중 어느 하나로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. h는 0, 1, 2 중 어느 하나이다.)
(B)성분은, 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상의 가교제이다.
(C)성분은, 파장 190~500nm의 광에 의해 분해되어, 산을 발생시키는 광산발생제이다.
(D)성분은, 용제이다.
(B)성분의 가교제로는, 공지의 것을 사용할 수 있는데, 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상을 이용할 수 있다.
이러한 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물로는, 예를 들어 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 멜라민 축합물, 또는 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물을 들 수 있다.
한편, 이들 변성 멜라민 축합물 및 변성 요소 축합물은 1종 또는 2종 이상을, 혼합하여 사용할 수 있다.
또한, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로는, 예를 들어 (2-하이드록시-5-메틸)-1,3-벤젠디메탄올, 2,2',6,6'-테트라메톡시메틸비스페놀A 등을 들 수 있다.
한편, 이들 페놀 화합물은 1종 또는 2종 이상을, 혼합하여 사용할 수 있다.
(C)성분의 산발생제로는, 파장 190~500nm의 광조사에 의해 산을 발생하고, 이것이 경화촉매가 되는 것을 이용할 수 있다.
이러한 광산발생제로는, 오늄염, 디아조메탄 유도체, 글리옥심 유도체, β-케토설폰 유도체, 디설폰 유도체, 니트로벤질설포네이트 유도체, 설폰산에스테르 유도체, 이미드-일-설포네이트 유도체, 옥심설포네이트 유도체, 이미노설포네이트 유도체, 트리아진 유도체 등을 들 수 있다.
(D)성분의 용제로는, (A)실리콘 골격 함유 고분자 화합물, (B)가교제, 및 (C)광산발생제가 용해가능한 것을 이용할 수 있다.
이러한 용제로는, 예를 들어 시클로헥사논, 시클로펜탄온, 메틸-2-n-아밀케톤 등의 케톤류; 3-메톡시부탄올, 3-메틸-3-메톡시부탄올, 1-메톡시-2-프로판올, 1-에톡시-2-프로판올 등의 알코올류; 프로필렌글리콜모노메틸에테르, 에틸렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르 등의 에테르류; 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노에틸에테르아세테이트, 유산에틸, 피루브산에틸, 아세트산부틸, 3-메톡시프로피온산메틸, 3-에톡시프로피온산에틸, 아세트산tert-부틸, 프로피온산tert-부틸, 프로필렌글리콜-모노-tert-부틸에테르아세테이트, γ-부티로락톤 등의 에스테르류 등을 들 수 있다.
또한, 제1 절연층(7)과 제3 절연층(9)은, 상기 (A)~(D)성분을 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료를 스핀코트 등에 의해 도포한 광경화성 레지스트 도포막일 수도 있고, 물론, 다른 감광성 수지를 스핀코트 등에 의해 도포한 광경화성 레지스트 도포막일 수도 있다.
나아가, 본 발명에서는, 상기 반도체장치가 플립칩화되어 복수개 적층된 적층형 반도체장치를 제공한다.
본 발명의 적층형 반도체장치(11)는, 도 2에 나타내는 바와 같이, 상기 서술한 반도체장치(1)가 플립칩화되어 관통전극(5)과 솔더범프(6)에 의해 전기적으로 접합되고, 복수개 적층된 것으로, 각 반도체장치 사이에는 절연수지층(12)이 봉입되어 있을 수도 있다.
또한, 본 발명에서는, 상기 적층형 반도체장치가 전기회로를 갖는 기판 상에 재치되어, 절연봉지 수지층으로 봉지된 봉지후 적층형 반도체장치를 제공한다.
본 발명의 봉지후 적층형 반도체장치(13)는, 도 3에 나타내는 바와 같이, 상기 서술한 적층형 반도체장치(11)가 전기회로를 가진 기판(배선기판(14)) 상에 솔더범프(6)를 개재하여 재치되고, 절연봉지 수지층(15)으로 봉지된 것이다.
상기 서술한 바와 같은 반도체장치는, 이하에 나타내는 본 발명의 반도체장치의 제조방법에 의해 제조할 수 있다. 본 발명의 반도체장치의 제조방법은,
(1) 서포트기판에 가접착제를 도포하고, 이 가접착제 상에 레지스트 조성물 재료를 광경화성 수지층으로서 이용한 막두께 1~20μm의 제1 절연층을 형성하는 공정과,
(2) 상기 제1 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하여 관통전극이 되는 홀패턴을 형성 후, 베이크함으로써 상기 제1 절연층을 경화시키는 공정과,
(3) 상기 제1 절연층에 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 관통전극이 되는 홀패턴을 도금에 의해 메워, 관통전극과 접속되는 금속배선을 형성하는 공정과,
(4) 상부 표면에 전극패드가 노출된 높이 20~100μm의 반도체소자를, 상기 경화 후의 제1 절연층 상에 다이본딩제를 이용하여 다이본딩하는 공정과,
(5) 막두께 5~100μm인 광경화성 수지층이 지지필름과 보호필름으로 끼워진 구조를 가지며, 이 광경화성 수지층이 레지스트 조성물 재료로 이루어진 광경화성 드라이필름을 준비하는 공정과,
(6) 상기 제1 절연층 상에 다이본딩된 반도체소자를 덮도록 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트함으로써 제2 절연층을 형성하는 공정과,
(7) 상기 제2 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 전극패드 상의 개구와, 상기 관통전극과 접속되는 금속배선 상에 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 동시에 형성한 후, 베이크함으로써 상기 제2 절연층을 경화시키는 공정과,
(8) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극패드 상의 개구와, 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 도금에 의해 메워, 반도체소자 상 금속패드와, 상기 제2 절연층을 관통하는 금속배선과, 관통전극을 형성함과 함께, 상기 도금에 의해 형성된 상기 반도체소자 상 금속패드와 상기 제2 절연층을 관통하는 금속배선을 도금에 의한 금속배선에 의해 연결하는 공정과,
(9) 금속배선의 형성 후, 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트하거나 상기 광경화성 드라이필름에 이용한 레지스트 조성물 재료를 스핀코트함으로써 제3 절연층을 형성하는 공정과,
(10) 상기 제3 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 관통전극 상부에 개구를 형성한 후, 베이크함으로써 상기 제3 절연층을 경화시키는 공정과,
(11) 경화 후, 상기 관통전극 상부의 개구에 솔더범프를 형성하는 공정,
을 갖는다.
이하, 각 공정에 대하여 상세히 설명한다.
먼저, 공정(1)에서는, 도 4에 나타내는 바와 같이, 서포트기판(16)에 가접착제(17)를 도포하고, 가접착제(17) 상에 레지스트 조성물 재료를 광경화성 수지층으로서 이용한 막두께 1~20μm의 제1 절연층(7)을 형성한다.
서포트기판(16)으로는, 특별히 한정되지 않으나, 예를 들어 실리콘웨이퍼나 유리기판 등을 이용할 수 있다.
또한, 가접착제(17)로는, 특별히 한정되지 않으나, 예를 들어 열가소성 수지가 바람직하다. 올레핀계 열가소성 엘라스토머, 폴리부타디엔계 열가소성 엘라스토머, 스티렌계 열가소성 엘라스토머, 스티렌·부타디엔계 열가소성 엘라스토머, 스티렌·폴리올레핀계 열가소성 엘라스토머 등을 들 수 있고, 특히 내열성이 우수한 수소첨가 폴리스티렌계 엘라스토머가 호적하다. 구체적으로는 Tuftec(Asahi Kasei Chemicals Corporation제), ESPOLEX SB Series(Sumitomo Chemical Co., Ltd.제), RABALON(Mitsubishi Chemical Corporation제), SEPTON(Kuraray Co., Ltd.제), DYNARON(JSR Corporation제) 등을 들 수 있다. 또한 ZEONEX(Zeon Corporation제)로 대표되는 시클로올레핀폴리머 및 TOPAS(Polyplastics Co., Ltd.제)로 대표되는 환상올레핀코폴리머를 들 수 있다. 또한 실리콘계 열가소성 수지도 이용할 수 있다. 예를 들어 디메틸실리콘, 페닐실리콘, 알킬 변성 실리콘, 실리콘레진이 호적하게 이용된다. 구체적으로는, KF96, KF54, X-40-9800(모두 Shin-Etsu Chemical Co., Ltd.제)을 들 수 있다.
또한, 제1 절연층(7)은, 상기 서술한 바와 같이, 예를 들어 (A)~(D)성분을 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름을 이용하여 라미네이트를 행하거나, 이 레지스트 조성물 재료를 스핀코트 등에 의해 도포함으로써 형성할 수 있다. 물론, 다른 감광성 수지를 이용할 수도 있다.
제1 절연층의 막두께는, 1~20μm, 바람직하게는 5~10μm이고, 이러한 막두께이면, 제조하는 반도체장치를 박형화할 수 있으므로 바람직하다.
다음에, 공정(2)에서는, 제1 절연층(7)에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 도 5에 나타내는 바와 같이 관통전극이 되는 홀패턴(A)을 형성 후, 베이크함으로써 제1 절연층(7)을 경화시킨다.
이 패터닝에서는, 제1 절연층(7)을 형성한 후에, 노광하고, 노광후 가열처리(post exposure bake; PEB)를 행하고, 현상하고, 추가로, 필요에 따라 후경화하여 패턴을 형성한다. 즉, 공지의 리소그래피 기술을 이용하여 패턴의 형성을 행할 수 있다.
여기서, 제1 절연층의 광경화반응을 효율적으로 행하기 위하여 또는 제1 절연층(7)과 서포트기판(16)의 밀착성을 향상시키거나, 또는 밀착한 제1 절연층(7)의 평탄성을 향상시키는 것을 목적으로, 필요에 따라 예비가열(프리베이크)을 행할 수도 있다. 프리베이크는, 예를 들어 40~140℃에서 1분간~1시간 정도 행할 수 있다.
다음에, 포토마스크를 개재하여 파장 190~500nm의 광으로 노광하여, 경화시킨다. 포토마스크는, 예를 들어 원하는 패턴을 도려낸 것일 수도 있다. 한편, 포토마스크의 재질은 파장 190~500nm의 광을 차폐하는 것이 바람직하고, 예를 들어 크롬 등이 호적하게 이용되는데 이것으로 한정되는 것은 아니다.
파장 190~500nm의 광으로는, 예를 들어 방사선 발생장치에 의해 발생시킨 여러가지 파장의 광, 예를 들어, g선, i선 등의 자외선광, 원자외선광(248nm, 193nm) 등을 들 수 있다. 그리고, 파장은 바람직하게는 248~436nm이다. 노광량은, 예를 들어 10~3,000mJ/cm2가 바람직하다. 이렇게 노광함으로써, 노광부분이 가교되어 현상액에 불용인 패턴이 형성된다.
또한, 현상감도를 높이기 위하여, PEB를 행한다. PEB는, 예를 들어 40~140℃에서 0.5~10분간으로 할 수 있다.
그 후, 현상액으로 현상한다. 바람직한 현상액으로서 IPA나 PGMEA와 같은 유기용제를 들 수 있다. 또한 바람직한 알칼리수용액인 현상액은, 예를 들어 2.38%의 테트라메틸하이드록시암모늄(TMAH)수용액이다. 본 발명의 반도체장치의 제조방법에서는, 현상액으로는 유기용제가 바람직하게 이용된다.
현상은, 통상의 방법, 예를 들어 패턴이 형성된 기판을 현상액에 침지하거나 하여 행할 수 있다. 그 후, 필요에 따라, 세정, 린스, 건조 등을 행하여, 원하는 패턴을 갖는 광경화성 수지층의 피막(제1 절연층)이 얻어진다.
다음에, 이렇게 하여 패턴이 형성된 제1 절연층을 오븐이나 핫플레이트를 이용하여, 바람직하게는 온도 100~250℃, 보다 바람직하게는 150~220℃, 더욱 바람직하게는 170~190℃에서 베이크하고, 경화시킨다(후경화). 후경화온도가 100~250℃이면, 제1 절연층의 가교밀도를 올려, 잔존하는 휘발성분을 제거할 수 있고, 서포트기판에 대한 밀착력, 내열성이나 강도, 나아가 전기특성의 관점으로부터 바람직하다. 그리고, 후경화시간은 10분간~10시간으로 할 수 있다.
다음에, 공정(3)에서는, 제1 절연층(7)에 스퍼터링에 의한 시드층 형성을 행하고, 그 후 관통전극이 되는 홀패턴(A)을 도금에 의해 메워, 도 6에 나타내는 바와 같이, 관통전극과 접속되는 금속배선(하면 금속배선)(4b)을 형성한다.
도금을 행할 때에는, 예를 들어, 제1 절연층(7) 상에 스퍼터링에 의해 시드층을 형성한 후, 도금 레지스트의 패터닝을 행하고, 그 후 전해도금 등을 행하여 관통전극이 되는 홀패턴(A)에 금속도금의 매립과, 하면 금속배선(4b)의 형성을 행한다. 금속배선을 형성한 후에 시드층을 에칭에 의해 제거하여, 제1 절연층(7)을 노출시킨다.
한편, 하면 금속배선(4b)은, 원하는 배선폭이 되도록 적당히 조정하면 되는데, 특히 0.1~10μm의 두께가 되도록, 제1 절연층 상에 형성하는 것이 바람직하다.
다음에, 공정(4)에서는, 도 7에 나타내는 바와 같이, 상부 표면에 전극패드가 노출된 높이 20~100μm의 반도체소자(2)를, 경화 후의 제1 절연층(7) 상에 다이본딩제(10)를 이용하여 다이본딩한다.
한편, 다이본딩제(10)는 공지의 접착제이면 된다.
또한, 반도체소자(2)의 높이가 20~100μm이면, 제조하는 반도체장치를 박형화할 수 있으므로 바람직하다.
다음에, 공정(5)에서는, 막두께 5~100μm인 광경화성 수지층이 지지필름과 보호필름으로 끼워진 구조를 가지며, 이 광경화성 수지층이 레지스트 조성물 재료로 이루어진 광경화성 드라이필름을 준비한다.
이하, 본 발명에 이용되는 광경화성 드라이필름과 그 제조방법에 대하여 상세히 설명한다.
본 발명의 반도체장치의 제조방법에 있어서, 제2 절연층의 형성에 이용되는 광경화성 드라이필름은, 막두께 5~100μm인 광경화성 수지층이 지지필름과 보호필름으로 끼워진 구조를 가지며, 광경화성 수지층이 레지스트 조성물 재료로 이루어진 것이다.
본 발명의 반도체장치의 제조방법에 있어서, 제2 절연층의 형성에 이용되는 광경화성 드라이필름의 광경화성 수지층의 막두께는 5~100μm이고, 이러한 막두께이면, 제조하는 반도체장치를 박형화할 수 있으므로 바람직하다.
한편, 제1 절연층 및 제3 절연층의 형성에 광경화성 드라이필름을 이용하는 경우에는, 광경화성 수지층의 막두께를 임의의 두께로 한 것을 준비하여 사용하면 된다.
본 발명에 이용되는 광경화성 드라이필름에서는, 감광성 재료의 조성물의 각 성분을 교반혼합하고, 그 후 필터 등에 의해 여과함으로써, 광경화성 수지층을 형성하는 레지스트 조성물 재료를 조제할 수 있다.
여기서, 레지스트 조성물 재료로는, 상기 서술한 (A)~(D)성분을 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료가 호적하다.
한편, 물론, 다른 감광성 수지를 이용할 수도 있다.
본 발명에 이용되는 광경화성 드라이필름에 있어서 사용되는 지지필름은, 단일이어도 복수의 중합체 필름을 적층한 다층필름이어도 된다. 한편, 드라이필름은, 지지필름 및 보호필름으로 끼워져 있는 필름이다.
지지필름의 재질로는, 폴리에틸렌, 폴리프로필렌, 폴리카보네이트, 폴리에틸렌테레프탈레이트 등의 합성수지 필름 등을 들 수 있고, 적당한 가요성, 기계적 강도 및 내열성을 갖는 폴리에틸렌테레프탈레이트가 바람직하다. 또한, 이들 필름에 대해서는, 코로나처리나 박리제가 도포된 각종 처리가 이루어진 것이어도 된다. 이들은 시판품을 사용할 수 있는데, 예를 들어 Cerapeel WZ(RX), Cerapeel BX8(R)(이상, Toray Advanced Film Co., Ltd.제), E7302, E7304(이상, Toyobo Co., Ltd.제), PUREX G31, PUREX G71T1(이상, Teijin DuPont Films Inc.제), PET38×1-A3, PET38×1-V8, PET38×1-X08(이상, Nippa Co., Ltd.제) 등을 들 수 있다.
본 발명에 이용되는 광경화성 드라이필름에 있어서 사용되는 보호필름은, 상기 서술한 지지필름과 동일한 것을 이용할 수 있는데, 적당한 가요성을 갖는 폴리에틸렌테레프탈레이트 및 폴리에틸렌이 바람직하다. 이들은 시판품을 사용할 수 있으며, 폴리에틸렌테레프탈레이트로는 이미 예시한 것, 폴리에틸렌으로는, 예를 들어 GF-8(Tamapoly Co., Ltd.제), PE필름 0 Type(Nippa Co., Ltd.제)을 들 수 있다.
상기 지지필름 및 보호필름의 두께는, 광경화성 드라이필름 제조의 안정성 및 권심(卷き芯)에 대한 권벽(卷き癖), 이른바 컬(カ-ル) 방지의 관점으로부터, 모두 바람직하게는 5~100μm이다.
다음에, 본 발명에 이용되는 광경화성 드라이필름의 제조방법에 대하여 설명한다. 상기 광경화성 드라이필름의 제조장치는, 일반적으로 점착제 제품을 제조하기 위한 필름코터를 사용할 수 있다. 상기 필름코터로는, 예를 들어, 콤마코터, 콤마리버스코터, 멀티코터, 다이코터, 립코터, 립리버스코터, 다이렉트그라비어코터, 옵셋그라비어코터, 3개 보텀리버스코터, 4개 보텀리버스코터 등을 들 수 있다.
지지필름을 필름코터의 권출축으로부터 권출하고, 필름코터의 코터헤드를 통과시킬 때, 지지필름 상에 레지스트 조성물 재료를 소정의 두께로 도포하여 광경화성 수지층을 형성시킨 후, 소정의 온도와 소정의 시간으로 열풍순환오븐을 통과시키고, 지지필름 상에서 건조시킨 광경화성 수지층을 필름코터의 다른 권출축으로부터 권출된 보호필름과 함께, 소정의 압력으로 라미네이트롤을 통과시켜 지지필름 상의 광경화성 수지층과 접합시킨 후, 필름코터의 권취축에 권취함으로써 제조된다. 이 경우, 열풍순환오븐의 온도로는 25~150℃가 바람직하고, 통과시간으로는 1~100분간이 바람직하고, 라미네이트롤의 압력으로는 0.01~5MPa가 바람직하다.
상기 서술한 바와 같은 방법으로, 광경화성 드라이필름을 제작할 수 있고, 이러한 광경화성 드라이필름을 이용함으로써, 서포트기판 상의 제1 절연층 상에 재치된 반도체소자를 매립하는 특성이 우수하고, 또한 반도체장치를 형성한 후에 서포트기판을 제거할 때나, 개편화할 때에 생기는 응력을 완화시킬 수 있으므로, 목적으로 하는 반도체장치가 휘는 일 없이, 반도체장치를 적층하거나, 배선을 실시한 기판에 재치하는데 호적하다.
다음에, 공정(6)에서는, 상기 서술한 바와 같이 하여 준비한 광경화성 드라이필름으로부터 보호필름을 박리하고, 도 8(a)에 나타내는 바와 같이, 제1 절연층(7) 상에 다이본딩된 반도체소자(2)를 덮도록 광경화성 드라이필름의 광경화성 수지층을 라미네이트함으로써 제2 절연층(8)을 형성한다.
광경화성 드라이필름을 첩부하는 장치로는, 진공라미네이터가 바람직하다. 광경화성 드라이필름을 장치에 부착하고, 광경화성 드라이필름의 보호필름을 박리하여 노출된 광경화성 수지층을, 소정 진공도의 진공챔버 내에 있어서, 소정의 압력의 첩부롤을 이용하여, 소정의 온도의 테이블 상에서 기판에 밀착시킨다. 한편, 상기 온도로는 60~120℃가 바람직하고, 상기 압력으로는 0~5.0MPa가 바람직하고, 상기 진공도로는 50~500Pa가 바람직하다. 진공라미네이트를 행함으로써, 반도체소자 주변에 공극을 발생시키는 일이 없어 바람직하다.
또한 이때, 도 8(b)에 나타내는 바와 같이 반도체소자(2) 상에 광경화성 드라이필름을 라미네이트하여 제2 절연층(8)을 형성했을 때, 반도체소자(2) 상의 제2 절연층(8)의 막두께가 두꺼워지거나, 반도체소자(2)로부터 주변으로 이격됨에 따라 막두께가 서서히 얇아지는 경우가 있다. 이 막두께의 변화를 기계적으로 프레스함으로써 평탄화하고, 도 8(a)와 같이 반도체소자 상의 막두께를 얇게 하는 방법을 바람직하게 이용할 수 있다.
다음에, 공정(7)에서는, 도 9에 나타내는 바와 같이, 제2 절연층(8)에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 전극패드 상의 개구(B)와, 관통전극과 접속되는 금속배선(하면 금속배선)(4b) 상에 제2 절연층을 관통하는 금속배선(관통 금속배선)을 형성하기 위한 개구(C)와, 관통전극을 형성하기 위한 개구(D)를 동시에 형성한 후, 베이크함으로써 제2 절연층(8)을 경화시킨다.
이 패터닝에서는, 제2 절연층(8)을 형성한 후에, 노광하고, 노광후 가열처리(post exposure bake; PEB)를 행하고, 현상하고, 추가로, 필요에 따라 후경화하여 패턴을 형성한다. 즉, 공지의 리소그래피 기술을 이용하여 패턴의 형성을 행할 수 있으며, 상기 서술한 제1 절연층의 패터닝과 동일한 방법으로 행하면 된다.
본 발명의 반도체장치의 제조방법에서는, 전극패드 상의 개구(B)와, 관통 금속배선을 형성하기 위한 개구(C)와, 관통전극을 형성하기 위한 개구(D)를, 일괄노광에 의해 동시에 형성하므로, 합리적이다.
다음에, 공정(8)에서는, 도 10에 나타내는 바와 같이, 제2 절연층(8)의 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 전극패드 상의 개구(B)와, 제2 절연층을 관통하는 금속배선(관통 금속배선)을 형성하기 위한 개구(C)와, 관통전극을 형성하기 위한 개구(D)를 도금에 의해 메워, 반도체소자 상 금속패드(3)와, 제2 절연층을 관통하는 금속배선(관통 금속배선)(4c)과, 관통전극(5)을 형성함과 함께, 도금에 의해 형성된 반도체소자 상 금속패드(3)와 제2 절연층을 관통하는 금속배선(관통 금속배선)(4c)을 도금에 의한 금속배선(상면 금속배선)(4a)에 의해 연결한다.
도금을 행할 때에는, 상기 서술한 공정(3)과 마찬가지로, 예를 들어, 스퍼터링에 의해 시드층을 형성한 후, 도금 레지스트의 패터닝을 행하고, 그 후 전해도금 등을 행하여, 반도체소자 상 금속패드(3)와, 관통 금속배선(4c)과, 관통전극(5)을 형성함과 함께, 상면 금속배선(4a)을 형성하여 반도체소자 상 금속패드(3)와 관통 금속배선(4c)을 연결한다.
한편, 상면 금속배선(4a)은, 원하는 배선폭이 되도록 적당히 조정하면 되는데, 특히 0.1~10μm의 두께가 되도록, 제2 절연층 상에 형성하는 것이 바람직하다.
또한, 관통전극(5)의 도금을 충족시키기 위하여, 도 11에 나타내는 바와 같이, 별도, 관통전극(5)에 재차 전해도금을 실시하여, 관통전극(5)을 금속도금(18)으로 매립할 수도 있다.
또한, 관통 금속배선(4c)의 도금을 충족시키기 위하여, 별도, 관통 금속배선(4c)에 재차 전해도금을 실시할 수도 있다.
다음에, 공정(9)에서는, 금속배선의 형성 후, 광경화성 드라이필름의 광경화성 수지층을 라미네이트하거나 광경화성 드라이필름에 이용한 레지스트 조성물 재료를 스핀코트함으로써, 도 12에 나타내는 바와 같이 제3 절연층(9)을 형성한다.
제3 절연층(9)의 형성은, 상기 서술한 제1 절연층의 형성과 마찬가지로, 예를 들어 (A)~(D)성분을 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름을 이용하여 라미네이트를 행하거나, 이 레지스트 조성물 재료를 스핀코트 등에 의해 도포함으로써 형성할 수 있다. 물론, 다른 감광성 수지를 이용할 수도 있다.
또한, 제3 절연층의 막두께가 5~100μm이면, 제조하는 반도체장치를 박형화할 수 있으므로 바람직하다.
다음에, 공정(10)에서는, 도 13에 나타내는 바와 같이, 제3 절연층(9)에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 관통전극(5) 상부에 개구(E)를 형성한 후, 베이크함으로써 제3 절연층(9)을 경화시킨다.
이 패터닝에서는, 제3 절연층(9)을 형성한 후에, 노광하고, 노광후 가열처리(post exposure bake; PEB)를 행하고, 현상하고, 추가로, 필요에 따라 후경화하여 패턴을 형성한다. 즉, 공지의 리소그래피 기술을 이용하여 패턴의 형성을 행할 수 있으며, 상기 서술한 제1 절연층의 패터닝과 동일한 방법으로 행하면 된다.
다음에, 공정(11)에서는, 제3 절연층의 경화 후, 관통전극 상부의 개구(E)에 솔더범프를 형성한다.
솔더범프의 형성방법으로는, 예를 들어, 도 14에 나타내는 바와 같이 관통전극 상부의 개구(E)에 도금에 의해 관통전극 상 금속패드(19)를 형성한다. 다음에, 관통전극 상 금속패드(19) 상에 솔더볼(20)을 형성하여, 이것을 솔더범프로 할 수 있다.
또한, 상기 서술한 공정(8)에 있어서, 도 15와 같이 관통전극(5)의 도금을 충족시키기 위하여 별도로 실시하는 도금을 SnAg로 행하여 SnAg도금(21)을 실시하고, 그 후의 공정(9)에서는, 상기와 동일하게 제3 절연층(9)을 형성하고, 공정(10)에서 관통전극 상부에 개구(E)를 형성하도록 패터닝을 행함으로써 SnAg도금(21)을 노출시킨 후, 베이크에 의해 경화시키고, 공정(11)으로서, SnAg도금(21)을 용융함으로써 도 16에 나타내는 바와 같이 관통전극 상부의 개구(E)에 전극을 융기시켜, SnAg을 융기시킨 전극(22)의 솔더범프를 형성할 수 있다.
또한, 상기 서술한 공정(11) 후에, 도 17에 나타내는 바와 같이, 상기 서술한 공정(1)에 있어서 제1 절연층(7)과 가접착된 서포트기판(16)을 제거함으로써, 관통전극(5)의 솔더볼(20)의 반대측(하면 금속배선(4b))을 노출시킬 수 있고, 노출된 시드층을 에칭에 의해 제거하여, 금속도금부가 노출됨으로써, 관통전극(5)의 상부와 하부를 전기적으로 도통시킬 수 있다. 그리고 그 후, 다이싱하여 개편화함으로써, 개편화한 반도체장치(23)를 얻을 수 있다.
SnAg을 융기시킨 전극(22)의 솔더범프를 형성한 경우에도 마찬가지로, 도 18에 나타내는 바와 같이, 서포트기판(16)을 제거함으로써, 관통전극(5)의 SnAg을 융기시킨 전극(22)의 반대측(하면 금속배선(4b))을 노출시킬 수 있고, 노출된 시드층을 에칭에 의해 제거하여, 금속도금부가 노출됨으로써, 관통전극(5)의 상부와 하부를 전기적으로 도통시킬 수 있다. 그리고 그 후, 다이싱하여 개편화함으로써, 개편화한 반도체장치(24)를 얻을 수 있다.
한편, 상기 서술한 바와 같은 본 발명의 제조방법은, 소형화·박형화에 특히 적합한 것으로, 반도체장치로서의 두께가, 50~300μm, 더욱 바람직하게는 70~150μm의 얇은 콤팩트한 반도체장치를 얻을 수 있다.
상기 서술한 개편화된 반도체장치(23) 또는 개편화된 반도체장치(24)는, 도 19, 도 20에 나타내는 바와 같이, 각각 복수개를 절연수지층(12)을 끼워, 솔더범프에 의해 전기적으로 접합하고, 적층시켜 적층형 반도체장치로 할 수 있다. 또한, 도 21, 도 22에 나타내는 바와 같이, 적층한 반도체장치를 전기회로를 가진 기판(배선기판(14))에 재치할 수도 있다. 한편, 도 19, 도 20, 도 21, 도 22는 각각 개편화한 반도체장치(23 또는 24)를 플립칩 본딩한 예이다.
또한, 도 23, 도 24에 나타내는 바와 같이, 상기 서술한 바와 같이 하여 제조한 적층형 반도체장치를 배선기판(14)에 재치한 후, 절연봉지 수지층(15)으로 봉지함으로써, 봉지후 적층형 반도체장치를 제조할 수 있다.
여기서, 절연수지층(12)이나 절연봉지 수지층(15)에 이용되는 수지로는, 일반적으로 이 용도로 이용되는 것을 이용할 수 있으며, 예를 들어 에폭시 수지나 실리콘 수지나 이들의 하이브리드 수지를 이용할 수 있다.
상기 서술한 바와 같이 하여 제조되는 본 발명의 반도체장치, 적층형 반도체장치, 및 봉지후 적층형 반도체장치는, 반도체칩에 실시되는 팬아웃배선이나 WCSP(웨이퍼레벨 칩사이즈 패키지)용으로 호적하게 이용할 수 있다.
이상과 같이, 본 발명의 반도체장치이면, 반도체소자 상에 미세한 전극 형성이 실시되고, 반도체소자 외부에 관통전극이 실시됨으로써, 배선기판에의 재치나 반도체장치의 적층이 용이하고, 나아가 반도체소자의 높이가 수십μm여도 반도체소자 주변에 공극 등이 없이 매립되고, 금속배선의 밀도가 큰 경우에도 반도체장치의 휨이 억제된 반도체장치가 된다.
또한, 본 발명의 반도체장치의 제조방법이면, 반도체소자 상에 미세한 전극 형성을 실시하고, 반도체소자 외부에 관통전극을 실시함으로써, 배선기판에의 재치나 반도체장치의 적층을 용이하게 할 수 있고, 또한 관통전극, 전극패드부의 개구 등의 가공을 용이하게 할 수 있다.
나아가, 이렇게 하여 얻어진 본 발명의 반도체장치는, 배선기판에의 재치나 반도체장치의 적층이 용이하므로, 반도체장치를 적층시킨 적층형 반도체장치나 이것을 배선기판에 재치하여 봉지한 봉지후 적층형 반도체장치로 할 수 있다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (14)

  1. 반도체소자와, 이 반도체소자에 전기적으로 접속되는 반도체소자 상(上) 금속패드 및 금속배선을 가지며, 이 금속배선이 관통전극 및 솔더범프에 전기적으로 접속되는 반도체장치로서,
    상기 반도체소자가 재치된 제1 절연층과, 상기 반도체소자 상에 형성된 제2 절연층과, 이 제2 절연층 상에 형성된 제3 절연층을 가지며,
    상기 금속배선은, 상기 제2 절연층의 상면에서 상기 반도체소자 상 금속패드를 개재하여 상기 반도체소자에 전기적으로 접속되고, 상기 제2 절연층의 상면으로부터 상기 제2 절연층을 관통하여 상기 제2 절연층의 하면에서 상기 관통전극에 전기적으로 접속된 것인 점을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1 절연층이 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것이고, 상기 제2 절연층이 상기 광경화성 드라이필름에 의해 형성된 것이고, 상기 제3 절연층이 상기 광경화성 드라이필름 또는 광경화성 레지스트 도포막에 의해 형성된 것인 점을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체소자의 높이가 20~100μm이고, 상기 제1 절연층의 막두께가 1~20μm이고, 상기 제2 절연층의 막두께가 5~100μm이고, 상기 제3 절연층의 막두께가 5~100μm이고, 상기 반도체장치의 두께가 50~300μm인 것을 특징으로 하는 반도체장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 광경화성 드라이필름이,
    (A) 하기 일반식(1)로 표시되는 반복단위를 갖는 중량평균분자량이 3,000~500,000인 실리콘 골격 함유 고분자 화합물,
    [화학식 1]
    Figure pct00016

    (식 중, R1~R4는 동일할 수도 상이할 수도 있는 탄소수 1~8의 1가 탄화수소기를 나타낸다. m은 1~100의 정수이다. a, b, c, d는 0 또는 양수, 또한 a, b, c, d는 동시에 0이 되는 경우가 없다. 단, a+b+c+d=1이다. 그리고, X는 하기 일반식(2)로 표시되는 유기기, Y는 하기 일반식(3)으로 표시되는 유기기이다.)
    [화학식 2]
    Figure pct00017

    (식 중, Z는
    [화학식 3]
    Figure pct00018

    중 어느 하나로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. k는 0, 1, 2 중 어느 하나이다.)
    [화학식 4]
    Figure pct00019

    (식 중, V는
    [화학식 5]
    Figure pct00020

    중 어느 하나로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. h는 0, 1, 2 중 어느 하나이다.)
    (B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상의 가교제,
    (C) 파장 190~500nm의 광에 의해 분해되어, 산을 발생시키는 광산발생제, 및
    (D) 용제,
    를 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름인 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 반도체장치가 플립칩화되어 복수개 적층된 것인 점을 특징으로 하는 적층형 반도체장치.
  6. 제5항에 기재된 적층형 반도체장치가 전기회로를 갖는 기판 상에 재치되어, 절연봉지 수지층으로 봉지된 것인 점을 특징으로 하는 봉지후 적층형 반도체장치.
  7. 반도체장치의 제조방법으로서,
    (1) 서포트기판에 가접착제를 도포하고, 이 가접착제 상에 레지스트 조성물 재료를 광경화성 수지층으로서 이용한 막두께 1~20μm의 제1 절연층을 형성하는 공정과,
    (2) 상기 제1 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행하여 관통전극이 되는 홀패턴을 형성 후, 베이크함으로써 상기 제1 절연층을 경화시키는 공정과,
    (3) 상기 제1 절연층에 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 관통전극이 되는 홀패턴을 도금에 의해 메워, 관통전극과 접속되는 금속배선을 형성하는 공정과,
    (4) 상부 표면에 전극패드가 노출된 높이 20~100μm의 반도체소자를, 상기 경화 후의 제1 절연층 상에 다이본딩제를 이용하여 다이본딩하는 공정과,
    (5) 막두께 5~100μm인 광경화성 수지층이 지지필름과 보호필름으로 끼워진 구조를 가지며, 이 광경화성 수지층이 레지스트 조성물 재료로 이루어진 광경화성 드라이필름을 준비하는 공정과,
    (6) 상기 제1 절연층 상에 다이본딩된 반도체소자를 덮도록 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트함으로써 제2 절연층을 형성하는 공정과,
    (7) 상기 제2 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 전극패드 상의 개구와, 상기 관통전극과 접속되는 금속배선 상에 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 동시에 형성한 후, 베이크함으로써 상기 제2 절연층을 경화시키는 공정과,
    (8) 경화 후, 스퍼터링에 의한 시드층 형성을 행하고, 그 후 상기 전극패드 상의 개구와, 상기 제2 절연층을 관통하는 금속배선을 형성하기 위한 개구와, 상기 관통전극을 형성하기 위한 개구를 도금에 의해 메워, 반도체소자 상 금속패드와, 상기 제2 절연층을 관통하는 금속배선과, 관통전극을 형성함과 함께, 상기 도금에 의해 형성된 상기 반도체소자 상 금속패드와 상기 제2 절연층을 관통하는 금속배선을 도금에 의한 금속배선에 의해 연결하는 공정과,
    (9) 금속배선의 형성 후, 상기 광경화성 드라이필름의 광경화성 수지층을 라미네이트하거나 상기 광경화성 드라이필름에 이용한 레지스트 조성물 재료를 스핀코트함으로써 제3 절연층을 형성하는 공정과,
    (10) 상기 제3 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 상기 관통전극 상부에 개구를 형성한 후, 베이크함으로써 상기 제3 절연층을 경화시키는 공정과,
    (11) 경화 후, 상기 관통전극 상부의 개구에 솔더범프를 형성하는 공정,
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서,
    상기 공정(5)에서 준비되는 광경화성 드라이필름을
    (A) 하기 일반식(1)로 표시되는 반복단위를 갖는 중량평균분자량이 3,000~500,000인 실리콘 골격 함유 고분자 화합물,
    [화학식 6]
    Figure pct00021

    (식 중, R1~R4는 동일할 수도 상이할 수도 있는 탄소수 1~8의 1가 탄화수소기를 나타낸다. m은 1~100의 정수이다. a, b, c, d는 0 또는 양수, 또한 a, b, c, d는 동시에 0이 되는 경우가 없다. 단, a+b+c+d=1이다. 그리고, X는 하기 일반식(2)로 표시되는 유기기, Y는 하기 일반식(3)으로 표시되는 유기기이다.)
    [화학식 7]
    Figure pct00022

    (식 중, Z는
    [화학식 8]
    Figure pct00023

    중 어느 하나로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. k는 0, 1, 2 중 어느 하나이다.)
    [화학식 9]
    Figure pct00024

    (식 중, V는
    [화학식 10]
    Figure pct00025

    중 어느 하나로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1~4의 알킬기 또는 알콕시기이고, 서로 상이할 수도 동일할 수도 있다. h는 0, 1, 2 중 어느 하나이다.)
    (B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물, 1분자 중에 평균 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로부터 선택되는 1종 또는 2종 이상의 가교제,
    (C) 파장 190~500nm의 광에 의해 분해되어, 산을 발생시키는 광산발생제, 및
    (D) 용제,
    를 함유하여 이루어진 화학증폭형 네가티브형 레지스트 조성물 재료로 이루어진 광경화성 수지층을 갖는 광경화성 드라이필름으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 공정(6)에 있어서, 상기 제2 절연층을 기계적으로 프레스하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 공정(11)에 있어서, 상기 관통전극 상부의 개구에 도금에 의해 관통전극 상 금속패드를 형성하는 공정과,
    상기 관통전극 상 금속패드 상에 솔더볼을 형성하여, 솔더범프로 하는 공정,
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 공정(8)의 도금에 의한 상기 관통전극의 형성에 있어서, SnAg에 의한 도금을 행하는 공정을 포함하고,
    상기 공정(10)에 있어서, 상기 관통전극 상부에 개구를 형성하도록 패터닝을 행함으로써, 상기 도금된 SnAg을 노출시키는 공정과,
    상기 공정(11)에 있어서, 상기 도금된 SnAg을 용융함으로써 상기 관통전극 상부의 개구에 있어서 전극을 융기시켜 솔더범프를 형성하는 공정,
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 공정(11) 후에, 상기 공정(1)에서 제1 절연층과 가접착된 서포트기판을 제거하는 공정과,
    상기 기판을 제거한 후, 다이싱함으로써 개편화하는 공정,
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 기재된 제조방법으로 다이싱에 의해 개편화된 반도체장치의 복수개를, 절연수지층을 끼워, 상기 솔더범프에 의해 전기적으로 접합하고, 적층하는 것을 특징으로 하는 적층형 반도체장치의 제조방법.
  14. 제13항에 기재된 제조방법으로 제조한 적층형 반도체장치를, 전기회로를 가진 기판에 재치하는 공정과,
    상기 기판에 재치된 적층형 반도체장치를 절연봉지 수지층으로 봉지하는 공정,
    을 갖는 것을 특징으로 하는 봉지후 적층형 반도체장치의 제조방법.
KR1020167027165A 2014-03-31 2015-03-16 반도체장치, 적층형 반도체장치, 봉지후 적층형 반도체장치, 및 이들의 제조방법 KR102263433B1 (ko)

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