TW202331945A - 貫通電極基板，組裝基板及貫通電極基板的製造方法 - Google Patents

貫通電極基板，組裝基板及貫通電極基板的製造方法 Download PDF

Info

Publication number
TW202331945A
TW202331945A TW111142982A TW111142982A TW202331945A TW 202331945 A TW202331945 A TW 202331945A TW 111142982 A TW111142982 A TW 111142982A TW 111142982 A TW111142982 A TW 111142982A TW 202331945 A TW202331945 A TW 202331945A
Authority
TW
Taiwan
Prior art keywords
electrode substrate
hole
electrode
seed layer
substrate according
Prior art date
Application number
TW111142982A
Other languages
English (en)
Inventor
倉持悟
Original Assignee
日商大日本印刷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商大日本印刷股份有限公司 filed Critical 日商大日本印刷股份有限公司
Publication of TW202331945A publication Critical patent/TW202331945A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Sensors (AREA)
  • Measuring Fluid Pressure (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)

Abstract

貫通電極基板，具備：基板，包含第1面及第2面，設有貫通孔，該貫通孔包含從第1面到達第2面的壁面；及貫通電極，位於貫通孔，從第1面到達第2面。貫通電極，具備：晶種層，位於前述壁面上，從第1面朝向第2面沿著壁面擴展；及第1部分，覆蓋晶種層；及第2部分，在橫貫貫通孔的界面和第1部分相接。

Description

貫通電極基板，組裝基板及貫通電極基板的製造方法
本揭示之實施形態有關貫通電極基板，組裝基板及貫通電極基板的製造方法。
貫通電極基板被利用於各式各樣的用途。貫通電極基板，具備設有貫通孔的基板及位於貫通孔的電極。例如，貫通電極基板被利用作為介於2個LSI晶片之間的中介載板(interposer)。此外，貫通電極基板有時亦會介於LSI晶片等的元件與母板等的組裝基板之間。另，以下的記載中，有時亦將設於貫通孔的內部的電極稱為貫通電極。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2020-61554號公報
作為貫通電極的例子，已知有填孔(filled via)或共形通孔(conformal via)。共形通孔，包含充填於貫通孔的內部的銅等的導電性材料。共形通孔，包含沿著貫通孔的壁面擴展的導電層。由減低電阻的觀點看來，填孔較佳。然而，當藉由鍍覆處理形成填孔的情形下，容易產生空洞(void)。所謂空洞，係在填孔的內部產生的孔缺陷。空洞會在未適當地控制貫通孔的內部當中的鍍覆的成長速度的情形下產生。
本揭示之實施形態係考量這樣的問題點而創作，目的在於提供一種具備抑制空洞的貫通電極之貫通電極基板。
本揭示之實施形態有關以下的[1]～[21]。 [1] 一種貫通電極基板，具備： 基板，包含第1面及位於和前述第1面相反側的第2面，設有貫通孔，該貫通孔包含從前述第1面到達前述第2面的壁面；及 貫通電極，位於前述貫通孔，從前述第1面到達前述第2面； 前述貫通電極，具備：晶種層，位於前述壁面上，從前述第1面朝向前述第2面沿著前述壁面擴展；及第1部分，覆蓋前述晶種層；及第2部分，在橫貫前述貫通孔的界面和前述第1部分相接。
[1] 如[2]記載之貫通電極基板，其中，亦可以是，在前述基板的厚度方向，前述第1部分的尺寸比前述第2部分的尺寸還小。
[3] 如[1]或[2]記載之貫通電極基板，其中，亦可以是，相對於前述基板的厚度T0之前述晶種層在前述基板的厚度方向的尺寸T11的比率亦即T11/T0，為0.025以上0.275以下。
[4] 如[1]～[3]中任一項記載之貫通電極基板，其中，亦可以是，前述界面包含凹向前述第1面的窪陷。
[5] 如[1]～[4]中任一項記載之貫通電極基板，其中，亦可以是，相對於前述貫通孔在前述第1面的尺寸R1之前述基板的厚度T0的比率亦即T0/R1，為3.0以上25.0以下。
[6] 如[1]～[5]中任一項記載之貫通電極基板，其中，亦可以是，前述晶種層的厚度為5nm以上50nm以下。
[7] 如[1]～[6]中任一項記載之貫通電極基板，其中，亦可以是，前述第1部分具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
[8] 如[1]～[7]中任一項記載之貫通電極基板，其中，亦可以是，前述第2部分具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
[9] 如[1]～[8]中任一項記載之貫通電極基板，亦可具備：第1墊，位於前述第1面而於俯視下覆蓋前述貫通孔，連接至前述第1部分。
[10] 如[9]記載之貫通電極基板，其中，亦可以是，前述第1墊具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
[11] 如[9]或[10]記載之貫通電極基板，其中，亦可以是，前述第1墊和前述第1部分一體地構成。
[12] 如[9]～[11]中任一項記載之貫通電極基板，其中，亦可以是，前述第1墊於俯視下未覆蓋前述貫通孔。
[13] 如[9]～[12]中任一項記載之貫通電極基板，亦可具備：第1無機層，位於前述第1面，在面方向和前述第1墊鄰接，包含無機絕緣材料。
[14] 如[1]～[13]中任一項記載之貫通電極基板，亦可具備：第1配線，位於前述第1面，連接至前述第1部分。
[15] 如[14]記載之貫通電極基板，其中，亦可以是，前述第1配線具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
[16] 如[14]或[15]記載之貫通電極基板，其中，亦可以是，前述第1配線和前述第1部分一體地構成。
[17] 一種組裝基板，具備：如[1]～[16]中任一項記載之貫通電極基板；及電性連接至前述貫通電極基板的前述貫通電極之元件。
[18] 如[17]記載之組裝基板，其中，亦可以是，前述元件具備包含量子位元的量子晶片。
[19] 一種貫通電極基板的製造方法，具備： 準備基板之工程，該基板包含第1面及位於和前述第1面相反側的第2面，設有貫通孔，該貫通孔包含從前述第1面到達前述第2面的壁面；及 在前述貫通孔形成貫通電極之貫通電極形成工程； 前述貫通電極形成工程， 形成晶種層之工程，該晶種層位於前述壁面上，從前述第1面朝向前述第2面沿著前述壁面擴展； 藉由運用第1鍍覆液的第1鍍覆處理，形成覆蓋前述晶種層的第1鍍覆部分之工程；及 藉由運用第2鍍覆液的第2鍍覆處理，形成和前述第1鍍覆部分相接的第2鍍覆部分之工程；具備： 前述第2鍍覆部分，在橫貫前述貫通孔的界面和前述第1鍍覆部分相接。
[20] 如[19]記載之貫通電極基板的製造方法，其中，亦可以是，前述第1鍍覆液具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
[21] 如[19]或[20]記載之貫通電極基板的製造方法，其中，亦可以是，前述第2鍍覆液具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
按照本揭示之實施形態，能夠提供一種具備抑制空洞的貫通電極之貫通電極基板。
以下，一面參照圖面一面詳細說明本揭示的實施形態之貫通電極基板及組裝基板的構成及其製造方法。以下所示實施形態為本揭示的實施形態的一例，本揭示不受該些實施形態限縮解釋。本說明書中使用的針對形狀或幾何條件以及辨明它們的程度之例如「平行」或「正交」等的用語或長度或角度的值等，並不受限於嚴謹的意義，而是涵括預料可獲得同樣的機能的程度的範圍來解釋。
本說明書中，當有關某個參數舉出複數個上限值的候選及複數個下限值的候選的情形下，該參數的數值範圍亦可藉由將任意1個上限值的候選與任意1個下限值的候選組合而構成。例如，設想記載「參數B為例如A1以上，亦可為A2以上，亦可為A3以上。參數B為例如A4以下，亦可為A5以下，亦可為A6以下。」之情形。在此情形下，參數B的數值範圍可為A1以上A4以下，亦可為A1以上A5以下，亦可為A1以上A6以下，亦可為A2以上A4以下，亦可為A2以上A5以下，亦可為A2以上A6以下，亦可為A3以上A4以下，亦可為A3以上A5以下，亦可為A3以上A6以下。
實施形態中參照的圖面中，對於同一部分或具有同樣的機能的部分標注同一符號或類似的符號，有時省略其反覆的說明。此外，圖面的尺寸比率有時為了說明方便而和實際的比率相異，或構成的一部分有時從圖面省略。
(組裝基板) 圖1為組裝基板60的一例示意截面圖。組裝基板60具備貫通電極基板10及元件61。元件61可為邏輯IC或記憶體IC等的LSI晶片。元件61亦可為MEMS(Micro Electro Mechanical Systems；微機電系統)晶片。所謂MEMS晶片，為機械要素零件、感測器、致動器、電子電路等在1個基板上被積體化而成的電子元件。元件61具備電性連接至貫通電極基板10的端子62。
元件61亦可具備量子晶片。量子晶片作用成為量子電腦。所謂量子電腦，為利用量子力學的現象而處理資訊的電腦。量子晶片包含量子位元。量子位元為量子資訊的最小單位。量子位元的具體的構造無特別限定。例如，量子位元亦可藉由包含超導材料的電路而構成。
元件61亦可具備超導晶片。所謂超導晶片，為利用超導現象而被驅動的晶片。超導現象例如為永久電流。
雖未圖示，但組裝基板60亦可具備冷卻裝置。冷卻裝置將貫通電極基板10及元件61冷卻。當貫通電極基板10或元件61包含超導材料的情形下，冷卻裝置亦可將貫通電極基板10及元件61冷卻至超導臨界溫度以下。超導臨界溫度為超導材料展現超導狀態的溫度。超導臨界溫度亦可為77K以下。
(貫通電極基板) 圖1所示貫通電極基板10，具備基板12、貫通電極22、第1配線25及柱墊(post pad)41。
(基板) 基板12包含第1面13及第2面14。第2面14位於第1面13的相反側。如圖1所示，元件61亦可位於第1面13上。雖未圖示，但元件61亦可位於第2面14上。
在基板12設有貫通基板12的複數個貫通孔20。貫通孔20包含壁面21。壁面21以從第1面13到達第2面14之方式擴展。以下的說明中，亦將從第1面13朝向第2面14的方向稱為厚度方向D1。厚度方向D1亦可和第1面13的法線方向平行。亦將第1面13擴展的方向稱為面方向D2。
基板12由具有絕緣性的無機材料所構成。例如，基板12包含玻璃基板、石英基板、藍寶石基板、樹脂基板、矽基板、碳化矽基板、氧化鋁(Al 2O 3)基板、氮化鋁(AlN)基板、氧化鋯(ZrO 2)基板等。
當基板12為矽基板的情形下，基板12的第1面13、第2面14、壁面21等的表面亦可藉由絕緣膜而構成。絕緣膜例如是藉由將形成有貫通孔20的基板12以高溫做氧化處理而形成。
基板12的厚度T0例如為100μm以上，亦可為150μm以上，亦可為200μm以上。藉由厚度T0為100μm以上，能夠抑制基板12的撓曲變大。因此，能夠抑制製造工程中的基板12的取用(handling)變得困難，或因形成於基板12上的層的內部應力而基板12翹曲。基板12的厚度T0例如為600μm以下，亦可為500μm以下，亦可為400μm以下。藉由厚度T0為600μm以下，能夠抑制在基板12形成貫通孔12的工程所需的時間變長。
貫通孔20的壁面21可沿著厚度方向D1擴展。或者，雖未圖示，但壁面21亦可沿著偏離厚度方向D1的方向擴展。例如，壁面21亦可包含朝相對於厚度方向D1傾斜的方向擴展的部分，使得貫通孔20的尺寸隨著從第1面13朝向第2面14而減少。相反地，壁面21亦可包含朝相對於厚度方向D1傾斜的方向擴展的部分，使得貫通孔20的尺寸隨著從第2面14朝向第1面13而減少。壁面21亦可包含朝相對於厚度方向D1傾斜的方向擴展而使得貫通孔20的尺寸隨著從第1面13朝向貫通孔20在厚度方向D1的中央而減少之部分，以及朝相對於厚度方向D1傾斜的方向擴展而使得貫通孔20的尺寸隨著從第2面14朝向貫通孔20在厚度方向D1的中央而減少之部分。壁面21的一部分亦可彎曲。
圖2為貫通電極基板放大示意截面圖。貫通孔20在第1面13具有尺寸R1。貫通孔20在第2面14具有尺寸R2。尺寸R1和尺寸R2可為同一。尺寸R1和尺寸R2亦可為相異。例如，尺寸R1可比尺寸R2還大，亦可比尺寸R2還小。
尺寸R1例如為5μm以上，亦可為10μm以上，亦可為20μm以上。尺寸R1例如為100μm以下，亦可為80μm以下，亦可為60μm以下。尺寸R2的數值範圍和尺寸R1的數值範圍可為同一。
相對於尺寸R1之厚度T0的比率亦即T0/R1，例如為3.0以上，亦可為4.0以上，亦可為5.0以上。T0/R1例如為25.0以下，亦可為20.0以下，亦可為15.0以下。例如，T0/R1亦可為3.0以上25.0以下。藉由T0/R1為3.0以上，能夠抑制貫通孔20在第1面13未被貫通電極22堵塞之狀況發生。藉由T0/R1為25.0以下，能夠減低藉由鍍覆處理形成貫通電極22所需的時間。
俯視下的貫通孔20的形狀無特別限制。例如，俯視下的貫通孔20的形狀可為圓形，亦可不為圓形。當俯視下的貫通孔20的形狀為圓形的情形下，上述的尺寸R1及尺寸R2為貫通孔20在第1面13的直徑及貫通孔20在第2面14的直徑。當俯視下的貫通孔20的形狀不為圓形的情形下，上述的尺寸R1及尺寸R2是由俯視下的貫通孔20的尺寸成為最大的方向所規定。例如，當俯視下的貫通孔20的形狀為橢圓形的情形下，上述的尺寸R1及尺寸R2是由橢圓形的長軸的方向所規定。
(貫通電極) 貫通電極22位於貫通孔20的內部，為具有導電性的構件。貫通電極22充填於貫通孔20。貫通電極22即所謂的填孔。
如圖1所示，貫通電極22亦可包含位於第1面13的第1端面221及位於第2面14的第2端面222。第1端面221亦可和第1面13在同一面上擴展。第2端面222亦可和第2面14在同一面上擴展。
如圖2所示，貫通電極22包含晶種層31、第1部分23及第2部分24。如後述般，第1部分23藉由第1鍍覆處理而形成。第2部分24，藉由於第1鍍覆處理之後實施的第2鍍覆處理而形成。貫通電極22，包含第1部分23和第2部分24相接的界面223。界面223橫貫貫通孔20。界面223亦可藉由構成第1部分23的材料的晶界而構成。
晶種層31在貫通孔20的周方向沿著壁面21擴展。此外，晶種層31從第1面13朝向第2面14沿著壁面21擴展。晶種層31以不到達第2面14之方式擴展。亦即，厚度方向D1上的位於貫通孔20的晶種層31的尺寸T11，比基板12的厚度T0還小。相對於厚度T0之尺寸T11的比率亦即T11/T0，例如為0.025以上，亦可為0.05以上，亦可為0.10以上。T11/T0例如為0.275以下，亦可為0.25以下，亦可為0.20以下。
晶種層31的厚度T12例如為5nm以上，亦可為10nm以上，亦可為15nm以上，亦可為20nm以上。晶種層31的厚度T12例如為50nm以下，亦可為40nm以下，亦可為30nm以下。例如，晶種層31的厚度T12亦可為5nm以上50nm以下。藉由晶種層31的厚度T12為5nm以上，能夠抑制在晶種層31產生針孔等的缺陷。此外，藉由晶種層31的厚度T12為5nm以上，能夠抑制在壁面21產生未被晶種層31覆蓋的部分。藉由晶種層31的厚度T12為50nm以下，能夠抑制第1部分23的度變得不均一。例如，能夠抑制第1部分23的厚度隨著從壁面21朝向俯視下的貫通孔20的中心而減少。若第1部分23的厚度隨著從壁面21朝向俯視下的貫通孔20的中心而減少，則容易產生後述的窪陷223a。晶種層31的厚度T12由第1部分23在厚度方向D1的中央所規定。
晶種層31的材料，以能夠使第1部分23析出至晶種層31上之方式來選擇。晶種層31的材料和第1部分23的材料可為同一，亦可和第1部分23的材料相異。晶種層31例如亦可包含Cu、Ti或Cr等的金屬材料。晶種層31亦可包含該些金屬材料的化合物。例如，晶種層31亦可包含TiN。晶種層31亦可包含複數個層。例如，晶種層31亦可包含TiN的層及Cu的層。
晶種層31亦可包含後述的一般金屬材料。晶種層31亦可包含後述的超導材料。
雖未圖示，但在壁面21與晶種層31之間亦可設有屏障層、密合層等的其他層。 屏障層例如是為了抑制晶種層31、第1部分23、第2部分24等中包含的金屬元素擴散至基板12的內部而設置。屏障層例如由鈦、鈦氮化物、鉬、鉬氮化物、鉭、鉭氮化物等或將它們層積而成者所構成。 密合層是為了提高貫通電極22對於壁面21的密合性而設置。密合層例如由鈦、鉬、鎢、鉭、鎳、鉻、鋁、它們的化合物、它們的合金等或將它們層積而成者所構成。
第1部分23是藉由運用從晶種層31供給的電荷之析出反應而形成。貫通孔20中，第1部分23覆蓋晶種層31。例如，第1部分23於厚度方向D1延伸，從第1面13至相對於晶種層31而言第2面14側的位置為止。
第1部分23亦可包含Cu、Au、Ag、Pt、Rh、Ni、Cr、Pd等的金屬材料。第1部分23亦可包含該些金屬材料的化合物。以下的說明中，亦將Cu、Au、Ag、Pt、Rh、Ni、Cr、Pd等的金屬材料及該些金屬材料的化合物稱為一般金屬材料。
第1部分23亦可包含超導材料。超導材料例如包含從Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。超導材料中的從Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素的比率，例如為10質量%以上，亦可為20質量%以上，亦可為30質量%以上。超導材料亦可包含Nb、Pb、Ta、Sn、In、Al等的金屬材料。超導材料亦可包含該些金屬材料的化合物。
第2部分24在界面223和第1部分23相接。第2部分24於厚度方向D1延伸，從界面223到達第2面14。橫貫貫通孔20的界面223亦可不為平坦。例如，界面223亦可包含朝向第1面13凹入的窪陷223a。窪陷223a的深度K例如為1.5μm以上，亦可為3.0μm以上，亦可為5.0μm以上。窪陷223a的深度K例如為未滿15μm，亦可為未滿12μm，亦可為未滿10μm。例如，窪陷223a的深度K亦可為1.5μm以上未滿15μm。
如後述的圖6A～圖7所示，第2部分24的第2鍍覆部分34的成長，比起貫通孔20的壁面21的鄰近，有時在俯視下的貫通孔20的中央較容易進展。藉由界面223包含窪陷223a，能夠抑制在俯視下的貫通孔20的中央，第2部分24從第2面14過度地突出。藉由窪陷223a的深度K未滿15μm，能夠抑制在第2鍍覆部分34的成長的期間產生空洞等的缺陷。
在厚度方向D1，第1部分23的尺寸T21亦可比第2部分24的尺寸T22還小。尺寸T21及尺寸T22，亦可由第1部分23及第2部分24在面方向D2的外緣而決定。例如，尺寸T21及尺寸T22亦可由和壁面21相接的第1部分23及第2部分24的位置而決定。
相對於尺寸T22之尺寸T21的比率亦即T21/T22，例如為0.90以下，亦可為0.80以下，亦可為0.70以下。T21/T22例如亦可為0.05以上，亦可為0.10以上，亦可為0.20以上。例如，T21/T22亦可為0.05以上0.90以下。藉由T21/T22為0.05以上，能夠抑制第2鍍覆部分34的成長所需的時間或難度變得過大。藉由T21/T22為0.90以下，能夠抑制第1部分23的厚度變得不均一。
第2部分24如同第1部分23般，亦可包含一般金屬材料。第2部分24如同第1部分23般，亦可包含超導材料。
第2部分24的材料和第1部分23的材料可為同一，亦可相異。例如，第1部分23及第2部分24亦可皆包含一般金屬材料、或包含超導材料。或者，亦可第1部分23包含超導材料，第2部分24包含一般金屬材料。或者，亦可第1部分23包含一般金屬材料，第2部分24包含超導材料。
(第1配線) 第1配線25連接至貫通電極22。第1配線25構成為於俯視下不覆蓋貫通孔20。第1配線25朝面方向D2延伸。第1配線25不覆蓋貫通孔20，故在貫通孔20產生的氣體能夠在第1面13從貫通孔20排出。藉此，能夠抑制貫通孔20的內部的壓力增加。因此，能夠抑制因貫通孔20的內部的壓力而第1配線25變形之現象。
第1配線25的厚度T3例如為1.0μm以上，亦可為1.5μm以上，亦可為2.0μm以上。厚度T3例如為5.0μm以下，亦可為4.5μm以下，亦可為4.0μm以下。
第1配線25如同第1部分23般，亦可包含一般金屬材料。第1配線25如同第1部分23般，亦可包含超導材料。第1配線25的材料和第1部分23的材料可為同一，亦可相異。
(柱墊) 柱墊41例如在厚度方向D1位於第1配線25與元件61之間。柱墊41亦可連接至元件61的端子62。
柱墊41的厚度T4例如為1.0μm以上，亦可為1.5μm以上，亦可為2.0μm以上。厚度T4例如為5.0μm以下，亦可為4.5μm以下，亦可為4.0μm以下。
柱墊41如同第1部分23般，亦可包含一般金屬材料。柱墊41如同第1部分23般，亦可包含超導材料。柱墊41的材料和第1部分23的材料可為同一，亦可相異。
晶種層31、第1部分23、第2部分24、第1配線25、柱墊41各自的材料的組合為任意。各材料的組合的幾個例子示意於表1。表1中，「超導」意指超導材料，「一般」意指一般金屬材料。 [表1]
   晶種層 第1部分 第2部分 第1配線 柱墊
例1 超導 超導 超導 超導 超導
例2 一般 一般 一般 一般 一般
例3 一般 超導 超導 超導 超導
例4 一般 超導 一般 超導 超導
例5 一般 一般 超導 超導 超導
厚度T0、尺寸T11、厚度T12、尺寸T21、尺寸T22、厚度T3、厚度T4、尺寸R1、尺寸R2等是基於藉由掃描電子顯微鏡取得的貫通電極基板10的截面的圖像而算出。
(貫通電極基板的製造方法) 以下參照圖3至圖9說明貫通電極基板10的製造方法的一例。
(貫通孔形成工程) 首先，準備基板12。接著，在第1面13或第2面14的至少其中一者設置阻劑層。其後，在阻劑層當中和貫通孔20相對應的位置設置開口。接著，在阻劑層的開口將基板12加工。藉此，便能夠如圖3所示在基板12形成貫通孔20。作為將基板12加工的方法，能夠運用乾蝕刻法、濕蝕刻法等。乾蝕刻法為反應離子蝕刻法(Reactive Ion Etching；RIE)、深度反應離子蝕刻法(Deep-RIE)等。
亦可藉由對基板12照射雷射而在基板12形成貫通孔20。在此情形下，亦可不設置阻劑層。作為雷射，能夠運用準分子雷射、Nd:YAG雷射、飛秒雷射等。當採用Nd:YAG雷射的情形下，能夠運用波長為1064nm的基本波、波長為532nm的二次諧波、波長為355nm的三次諧波等。
此外，亦能夠將雷射照射與濕蝕刻適宜組合。具體而言，首先藉由雷射照射在基板12當中應形成貫通孔20的區域形成變質層。接下來，將基板12浸漬於氟化氫等而蝕刻變質層。藉此，便能夠在基板12形成貫通孔20。
除此之外，亦可藉由對基板12噴吹研磨材之噴砂處理而在基板12形成貫通孔20。
(晶種層形成工程) 接著，如圖4所示，在貫通孔20的壁面21形成晶種層31。晶種層31藉由蒸鍍法、濺鍍法、離子鍍法等的物理成膜法而形成。
說明調整晶種層31的尺寸T11的方法的例子。
說明運用蒸鍍法形成晶種層31的情形。蒸鍍法中，構成晶種層31的材料會朝向第1面13飛來。藉此，如圖4所示，能夠形成從第1面13朝向第2面14沿著壁面21擴展的晶種層31。晶種層31亦會形成於第1面13上。於實施蒸鍍法的時間，藉此調整飛來角度等，能夠控制從第1面13侵入貫通孔20的晶種層31的深度，亦即晶種層31的尺寸T11。
說明運用濺鍍法或離子鍍法形成晶種層31的情形。首先，藉由濺鍍法或離子鍍法在第1面13側形成晶種層31。藉此，在貫通孔20的內部，亦會形成從第1面13朝向第2面14沿著壁面21擴展的晶種層31。晶種層31在厚度方向D1的尺寸，比所需的尺寸T11還大。接下來，在位於貫通孔20的內部而具有所需的尺寸T11的晶種層31的部分之上形成阻劑層。接下來，從第2面14側對貫通孔20的內部供給蝕刻液。藉此，未被阻劑層覆蓋的晶種層31的部分便除去。依此方式，便能夠在貫通孔20的內部形成具有所需的尺寸T11的晶種層31。
(第1鍍覆處理工程) 接下來，實施對第1面13供給第1鍍覆液的第1鍍覆處理。如圖5所示，藉由電解鍍覆，形成覆蓋晶種層31的第1鍍覆部分33。晶種層31作用成為陰極。如圖5中虛線所示，以和第1面13上的晶種層31相向之方式配置陽極50。第1鍍覆部分33，不僅形成於貫通孔20的內部還形成於第1面13上。
第1鍍覆部分33包含第3面331及第4面332。第4面332位於貫通孔20。第4面332亦可包含朝向第1面13凹入的窪陷332a。第3面331在厚度方向D1位於和第4面332相反側。第3面331亦可位於貫通孔20的外部。
第1鍍覆處理，是以貫通孔20在第1面13被第1鍍覆部分33堵塞之方式實施。在此情形下，第4面332會以橫貫貫通孔20之方式擴展。第4面332及窪陷332a，構成上述的界面223及窪陷223a。
第1鍍覆液亦可包含Cu、Au、Ag、Pt、Rh、Ni、Cr等的一般金屬材料。第1鍍覆液亦可包含Nb、Pb、Ta、Sn、In、Al等的超導材料。亦將一般金屬材料、超導材料等構成第1鍍覆部分33中包含的導電性材料的要素在第1鍍覆液中的濃度，稱為第1濃度。此外，亦將第1鍍覆處理中供給至晶種層31的電流稱為第1電流。
第1鍍覆液亦可包含促進析出反應的促進劑。第1鍍覆液亦可包含抑制析出反應的抑制劑。
(第2鍍覆處理工程) 接下來，實施對第2面14供給第2鍍覆液的第2鍍覆處理。如圖6A所示，藉由電解鍍覆形成第2鍍覆部分34。圖6B為第2鍍覆部分34進一步成長的狀態示意圖。如圖6A及圖6B中虛線所示，以和第1鍍覆部分33的第4面332相向之方式配置陽極50。這樣的配置，亦可藉由在鍍覆裝置中使基板12反轉而實現。
如圖6A及圖6B所示，在晶種層31與第2面14之間，在壁面21未設有晶種層。在此情形下，第2鍍覆部分34如圖6A及圖6B所示，從第1鍍覆部分33朝向第2面14朝厚度方向D1成長。因此，比起第2鍍覆部分34從壁面21朝向貫通孔20在面方向的中心而成長的情形，能夠抑制在第2鍍覆部分34產生空洞等的缺陷。圖7為第2鍍覆部分34的成長進展到第2面14上的狀態示意截面圖。
第2鍍覆部分34包含第5面341及第6面342。第5面341和第1鍍覆部分33的第4面332相接。第4面332及第5面341構成上述的界面223。第6面342在厚度方向D1位於和第5面341相反側。第6面342亦可位於貫通孔20的外部。
第2鍍覆液如同第1鍍覆液般，亦可包含一般金屬材料。第2鍍覆液如同第1鍍覆液般，亦可包含超導材料。亦將一般金屬材料、超導材料等構成第2鍍覆部分34中包含的導電性材料的要素在第2鍍覆液中的濃度，稱為第2濃度。此外，亦將第2鍍覆處理中供給至晶種層31的電流稱為第2電流。
第2濃度亦可比第1濃度還低。藉此，能夠抑制在第2鍍覆部分34產生空洞等的缺陷。
第2電流亦可比第1電流還低。藉此，能夠抑制在第2鍍覆部分34產生空洞等的缺陷。
第2鍍覆液亦可包含促進析出反應的促進劑。第2鍍覆液中包含的促進劑的濃度亦可比第1鍍覆液中包含的促進劑的濃度還低。
第2鍍覆液亦可包含抑制析出反應的抑制劑。第2鍍覆液中包含的抑制劑的濃度亦可比第1鍍覆液中包含的抑制劑的濃度還高。
(除去工程) 接下來，亦可實施除去不要的鍍覆部分的除去工程。 例如亦可如圖8所示，實施除去位於第1面13上的第1鍍覆部分33的第1除去工程。第1除去工程，亦可藉由化學機械研磨法除去第1面13上的第1鍍覆部分33。第1除去工程，亦可除去第1面13上的晶種層31。亦可藉由第1除去工程而得到和第1面13在同一面上擴展的第1端面221。 例如亦可如圖8所示，實施除去位於第2面14上的第2鍍覆部分34的第2除去工程。第2除去工程，亦可藉由化學機械研磨法除去第2面14上的第2鍍覆部分34。亦可藉由第2除去工程而得到和第2面14在同一面上擴展的第2端面222。
(配線形成工程) 接下來，亦可如圖9所示，實施在第1面13上形成第1配線25的第1配線形成工程。第1配線25的形成方法為任意。例如，首先藉由濺鍍法在第1面13上形成導電層。接下來，在和第1配線25相對應的導電層的部分之上形成阻劑層。接下來，將未被阻劑層覆蓋的導電層的部分藉由蝕刻等除去。依此方式，在第1面13上形成包含導電層第1配線25。
(柱墊形成工程) 接下來，亦可實施形成柱墊41的柱墊形成工程。柱墊41的形成方法為任意。例如，亦可如同第1配線25般，藉由實施濺鍍、阻劑層的形成及蝕刻，而形成柱墊41。依此方式，得到圖1所示貫通電極基板10。
按照本實施形態，能夠抑制在第2部分24產生空洞等的缺陷。因此，能夠提供一種具備抑制空洞等的缺陷的貫通電極22之貫通電極基板10。
可對於上述的實施形態加以各式各樣的變更。以下，視必要一面參照圖面一面說明變形例。以下的說明及以下的說明中使用的圖面中，針對可如同上述的實施形態般構成的部分，和第1實施形態中對於相對應的部分使用的符號使用同一符號，而省略重複的說明。此外，當在變形例中亦可明顯得到上述的實施形態中得到的作用效果的情形下，有時亦省略該說明。
(第1變形例) 參照圖10至圖13，說明第1變形例之貫通電極基板10的製造方法。
首先，如同上述的實施形態的情形般，在設有貫通孔20的基板12形成晶種層31。接下來，如圖10所示，在第1面13上的晶種層31上部分地形成第1阻劑層35。第1阻劑層35，亦可於俯視下包含圍繞貫通孔20的側面351。此外，亦可在第2面14上部分地形成第2阻劑層36。第2阻劑層36，亦可於俯視下包含圍繞貫通孔20的側面361。
接下來，如圖11所示，實施形成第1鍍覆部分33的第1鍍覆處理。第1鍍覆部分33的第3面331，於俯視下包含被第1阻劑層35圍繞的外緣。
接下來，如圖11所示，實施形成第2鍍覆部分34的第2鍍覆處理。第2鍍覆部分34的第6面342，於俯視下包含被第2阻劑層36圍繞的外緣。
接下來，如圖12所示，除去第1阻劑層35及第2阻劑層36。接下來，如圖12所示，除去被第1阻劑層35覆蓋的晶種層31的部分。藉此，得到具備第1墊27及第2墊28的貫通電極基板10。第1墊27包含第1鍍覆部分33及晶種層31。第2墊28包含第2鍍覆部分34。
第1墊27位於第1面13而於俯視下覆蓋貫通孔20。第1墊27連接至貫通電極22的第1部分23。第1墊27的第1鍍覆部分33，和貫通電極22的第1部分23的第1鍍覆部分33為一體。亦即，第1墊27和第1部分23一體地構成。是故，第1墊27的材料的大部分和第1部分23的材料為同一。當第1部分23包含超導材料的情形下，第1墊27亦包含超導材料。當第1部分23包含一般金屬材料的情形下，第1墊27亦包含一般金屬材料。
第1墊27的厚度T5例如為1.0μm以上，亦可為1.5μm以上，亦可為2.0μm以上。厚度T5例如為5.0μm以下，亦可為4.5μm以下，亦可為4.0μm以下。
俯視下的第1墊27的尺寸R5例如為10μm以上，亦可為15μm以上，亦可為20μm以上。尺寸R5例如為100μm以下，亦可為80μm以下，亦可為60μm以下。俯視下的第2墊28的尺寸R6的數值範圍亦可和尺寸R5的數值範圍為同一。
第2墊28位於第2面14而於俯視下覆蓋貫通孔20。第2墊28連接至貫通電極22的第2部分24。第2墊28和貫通電極22的第2部分24的第2鍍覆部分34為一體。亦即，第2墊28和第2部分24一體地構成。是故，第2墊28的材料的大部分和第2部分24的材料為同一。當第2部分24包含超導材料的情形下，第2墊28亦包含超導材料。當第2部分24包含一般金屬材料的情形下，第2墊28亦包含一般金屬材料。
第2墊28的厚度T6例如為1.0μm以上，亦可為1.5μm以上，亦可為2.0μm以上。厚度T6例如為5.0μm以下，亦可為4.5μm以下，亦可為4.0μm以下。
接下來，亦可如圖13所示，形成第1無機層37。第1無機層37位於第1面13。第1無機層37亦可在面方向D2鄰接第1墊27。
第1無機層37包含無機絕緣材料。無機絕緣材料例如為SiN、SiO 2等。第1無機層37亦可包含SiN的層及SiO 2的層。
無機絕緣材料比起有機絕緣材料，在低溫下具有力學穩定性。例如，由無機絕緣材料所成的層中，比起由有機絕緣材料所成的層，當在低溫與常溫之間發生了溫度變化時，不易產生裂痕等的缺陷。低溫例如為超導現象發生的溫度。超導現象發生的溫度為絕對零度附近，例如液體氦的溫度。
(第2變形例) 參照圖14至圖16，說明第2變形例之貫通電極基板10的製造方法。
首先，如同上述的實施形態的情形般，在設有貫通孔20的基板12形成晶種層31。接下來，如圖14所示，在第1面13上的晶種層31上部分地形成第1阻劑層35。第1阻劑層35，形成為使得位於供第1配線25形成的位置之晶種層31的部分從第1阻劑層35露出。
接下來，如圖15所示，實施形成第1鍍覆部分33的第1鍍覆處理。第1鍍覆部分33的第3面331的外緣，由第1阻劑層35的側面351所定義。
接下來，如圖15所示，實施形成第2鍍覆部分34的第2鍍覆處理。
接下來，如圖16所示，除去第1阻劑層35。接下來，如圖16所示，除去被第1阻劑層35覆蓋的晶種層31的部分。藉此，得到具備第1配線25的貫通電極基板10。第1配線25包含第1鍍覆部分33及晶種層31。如同上述的實施形態的情形般，亦可實施除去位於第2面14上的第2鍍覆部分34的第2除去工程。
第1配線25於俯視下亦可位於第1面13而不覆蓋貫通孔20。第1配線25連接至貫通電極22的第1部分23。第1配線25的第1鍍覆部分33，和貫通電極22的第1部分23的第1鍍覆部分33為一體。亦即，第1配線25和第1部分23一體地構成。是故，第1配線25的材料的大部分和第1部分23的材料為同一。當第1部分23包含超導材料的情形下，第1配線25亦包含超導材料。當第1部分23包含一般金屬材料的情形下，第1配線25亦包含一般金屬材料。
(搭載貫通電極基板的製品的例子) 圖17為能夠搭載本揭示的實施形態之貫通電極基板10的製品的例子示意圖。本揭示的實施形態之貫通電極基板10，可利用於各式各樣的製品中。例如搭載於筆記型個人電腦110、平板終端120、行動電話130、智慧型手機140、數位攝錄影機150、數位相機160、數位手錶170、伺服器180等。 [實施例]
接著，藉由實施例更具體地說明本揭示的形態，惟本揭示的形態只要不超出其要旨，則不限定於以下的實施例的記載。
(例1) 藉由圖3至圖8所示製造工程，製作了圖2所示貫通電極基板10。
具體而言，首先準備具有8英吋的直徑及400μm的厚度T0，由矽所成的基板12。接下來，在基板12形成多數個貫通電極22。具體而言，在基板12上形成100個晶片區域。1個晶片區域於俯視下為每邊約12mm的正方形的區域。1個晶片區域包含1000個貫通電極22。
說明貫通電極22的形成方法。首先，如圖3所示，藉由深度反應離子蝕刻法，在基板12形成貫通孔20。貫通孔20於俯視下具有圓形的輪廓。貫通孔20的尺寸R1及尺寸R2為50μm。接下來，對形成有貫通孔20的基板12以1050℃施以氧化處理。藉此，在基板12的第1面13、第2面14及壁面21形成絕緣膜。
接下來，在壁面21上形成由Cr所成的密合層。接下來，如圖4所示，藉由蒸鍍法形成由Cu所成的晶種層31。晶種層31在厚度方向D1的尺寸T11為50μm。晶種層31的厚度T12為3nm。
接下來，如圖5所示，藉由電解鍍覆形成由Cu所成的第1鍍覆部分33。接下來，實施觀察第1鍍覆部分33的形狀的第1觀察工程。具體而言，運用X射線透射裝置，觀察第1鍍覆部分33的形狀。基於觀察結果，例如評估第1鍍覆部分33的第4面332的平坦性。
接下來，如圖6A～圖7所示，藉由電解鍍覆形成由Cu所成的第2鍍覆部分34。持續鍍覆處理，直到從貫通孔20朝外部膨出的第2鍍覆部分34的厚度成為50μm為止。
其後，實施在氮環境下將基板12加熱的退火工程。退火溫度為250℃，退火時間為1小時。
接下來，如圖8所示，實施除去位於第1面13上的第1鍍覆部分33的第1除去工程、及除去位於第2面14上的第2鍍覆部分34的第2除去工程。依此方式，製作具備貫通電極22的貫通電極基板10。接下來，實施觀察貫通電極基板10的形狀的第2觀察工程。具體而言，運用X射線透射裝置，觀察貫通電極22的形狀。此外，基於觀察結果，確認在貫通電極22的內部是否有產生空洞。當在貫通電極22的內部產生空洞的情形下，貫通電極22的一部分看起來為白色。將包含看到白色的部位貫通電極22計數作為缺陷貫通電極。形成於1個基板12的貫通電極22的數量為10萬個。第2觀察工程中，關於全部的貫通電極22，確認是否有產生空洞。
(例2～例18) 藉由從例1變更後的製造條件來製作貫通電極基板10。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖18所示。
圖18的「晶種層的形成方法」的欄位中，「DEPO」意指藉由蒸鍍法形成晶種層31，「SP」意指藉由濺鍍法形成晶種層31，「IP」意指藉由離子鍍法形成晶種層31。當運用濺鍍法或離子鍍法形成晶種層31的情形下，將晶種層31的多餘的部分藉由蝕刻除去。
圖18的「表面的平坦性」的欄位中，「good」意指第1鍍覆部分33的第4面332的表面的凹凸的最大高度未滿15μm，「great」意指第4面332的表面的凹凸的最大高度未滿10μm，「not good」意指第4面332的表面的凹凸的最大高度為15μm以上。
圖18的「空洞的生成」的欄位中，「good」意指相對於觀察到的貫通電極22的數量而言缺陷貫通電極的數量的比率(以下亦稱為空洞比率)未滿5%，「great」意指空洞比率為0%，「not good」意指空洞比率為5%以上。
如圖18所示，當晶種層31在厚度方向D1的尺寸T11為10μm以上110μm以下，晶種層31的厚度T12為5nm以上50nm以下的情形下，可得到良好的結果。基板12的厚度T0為400μm。是故，可得到良好的結果的例子中，T11/T0的範圍為0.025以上0.275以下。
(例19) 除將貫通孔20的尺寸R1及尺寸R2訂為20μm以外，藉由和例1的情形相同的製造條件製作貫通電極基板10。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。
(例20～例36) 藉由從例19變更後的製造條件來製作包含具有20μm的尺寸R1及尺寸R2的貫通孔20的貫通電極基板10。例20～例36的製造條件各自對應於例2～例18的製造條件。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖19所示。
如同例1～例18的情形般，當晶種層31在厚度方向D1的尺寸T11為10μm以上110μm以下，晶種層31的厚度T12為5nm以上50nm以下的情形下，可得到良好的結果。
(例37～例44) 準備具有8英吋的直徑及250μm的厚度T0，由矽所成的基板12。接下來，如同例1的情形般，在基板12形成多數個貫通電極22。貫通孔20於俯視下具有圓形的輪廓。貫通孔20的尺寸R1及尺寸R2為30μm。接下來，如同例1的情形般，實施形成絕緣膜、由Cr所成的密合層、由Cu所成的晶種層31、由Cu所成的第1鍍覆部分33及由Cu所成的第2鍍覆部分34之工程，藉此製作貫通電極22。例37～例44中，調整蒸鍍法的條件，使得由Cu所成的晶種層31在厚度方向D1的尺寸T11成為圖20所示值。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖20所示。
如圖20所示，當T11/T0的範圍為0.025以上0.275以下的情形下，可得到良好的結果。
(例45～例53) 準備具有8英吋的直徑及600μm的厚度T0，由矽所成的基板12。接下來，如同例1的情形般，在基板12形成多數個貫通電極22。貫通孔20於俯視下具有圓形的輪廓。貫通孔20的尺寸R1及尺寸R2為90μm。接下來，如同例1的情形般，實施形成絕緣膜、由Cr所成的密合層、由Cu所成的晶種層31、由Cu所成的第1鍍覆部分33及由Cu所成的第2鍍覆部分34之工程，藉此製作貫通電極22。例45～例53中，調整蒸鍍法的條件，使得由Cu所成的晶種層31在厚度方向D1的尺寸T11成為圖20所示值。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖20所示。
如圖20所示，當T11/T0的範圍為0.025以上0.275以下的情形下，可得到良好的結果。
(例54～例62) 準備具有8英吋的直徑及400μm的厚度T0，由矽所成的基板12。接下來，如同例1的情形般，在基板12形成多數個貫通電極22。貫通孔20於俯視下具有圓形的輪廓。貫通孔20，具有隨著從第1面13朝向第2面14而增加的直徑。貫通孔20在第1面13的尺寸R1為50μm。貫通孔20在第2面14的尺寸R2為90μm。接下來，如同例1的情形般，實施形成絕緣膜、由Cr所成的密合層、由Cu所成的晶種層31、由Cu所成的第1鍍覆部分33及由Cu所成的第2鍍覆部分34之工程，藉此製作貫通電極22。例54～例62中，調整蒸鍍法的條件，使得晶種層31的厚度T12成為圖21所示值。厚度T12由晶種層31在基板12的厚度方向的中央的位置所規定。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖21所示。
如圖21所示，當晶種層31的厚度T12的範圍為5nm以上50nm以下的情形下，可得到良好的結果。
(例63～例70) 準備具有8英吋的直徑及600μm的厚度T0，由矽所成的基板12。接下來，如同例1的情形般，在基板12形成多數個貫通電極22。貫通孔20於俯視下具有圓形的輪廓。貫通孔20，具有隨著從第1面13朝向第2面14而增加的直徑。貫通孔20的尺寸R1及尺寸R2為100μm。接下來，如同例1的情形般，實施形成絕緣膜、由Cr所成的密合層、由Cu所成的晶種層31、由Cu所成的第1鍍覆部分33及由Cu所成的第2鍍覆部分34之工程，藉此製作貫通電極22。例63～例70中，調整蒸鍍法的條件，使得晶種層31的厚度T12成為圖21所示值。厚度T12由晶種層31在基板12的厚度方向的中央的位置所規定。此外，如同例1的情形般，實施第1鍍覆部分33的表面的平坦性的評估、及貫通電極22的空洞的確認。結果如圖21所示。
如圖21所示，當晶種層31的厚度T12的範圍為5nm以上50nm以下的情形下，可得到良好的結果。
10:貫通電極基板 12:基板 13:第1面 14:第2面 20:貫通孔 21:壁面 22:貫通電極 23:第1部分 24:第2部分 25:第1配線 27:第1墊 28:第2墊 31:晶種層 33:第1鍍覆部分 331:第3面 332:第4面 332a:窪陷 34:第2鍍覆部分 35:第1阻劑層 36:第2阻劑層 37:第1無機層 38:第2無機層 41:柱墊 60:組裝基板 61:元件 62:端子
[圖1]第1實施形態之組裝基板示意截面圖。 [圖2]第1實施形態之貫通電極基板放大示意截面圖。 [圖3]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖4]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖5]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖6A]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖6B]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖7]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖8]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖9]第1實施形態之貫通電極基板的製造工程示意截面圖。 [圖10]第1變形例之貫通電極基板的製造工程示意截面圖。 [圖11]第1變形例之貫通電極基板的製造工程示意截面圖。 [圖12]第1變形例之貫通電極基板的製造工程示意截面圖。 [圖13]第1變形例之貫通電極基板的製造工程示意截面圖。 [圖14]第2變形例之貫通電極基板的製造工程示意截面圖。 [圖15]第2變形例之貫通電極基板的製造工程示意截面圖。 [圖16]第2變形例之貫通電極基板的製造工程示意截面圖。 [圖17]搭載有貫通電極基板的製品的例子示意圖。 [圖18]實施例中的貫通電極基板的製造條件及評估結果示意圖。 [圖19]實施例中的貫通電極基板的製造條件及評估結果示意圖。 [圖20]實施例中的貫通電極基板的製造條件及評估結果示意圖。 [圖21]實施例中的貫通電極基板的製造條件及評估結果示意圖。
10:貫通電極基板
12:基板
13:第1面
14:第2面
20:貫通孔
21:壁面
22:貫通電極
223:界面
223a:窪陷
23:第1部分
24:第2部分
25:第1配線
31:晶種層

Claims (21)

  1. 一種貫通電極基板，具備： 基板，包含第1面及位於和前述第1面相反側的第2面，設有貫通孔，該貫通孔包含從前述第1面到達前述第2面的壁面；及 貫通電極，位於前述貫通孔，從前述第1面到達前述第2面； 前述貫通電極，具備：晶種層，位於前述壁面上，從前述第1面朝向前述第2面沿著前述壁面擴展；及第1部分，覆蓋前述晶種層；及第2部分，在橫貫前述貫通孔的界面和前述第1部分相接。
  2. 如請求項1記載之貫通電極基板，其中，在前述基板的厚度方向，前述第1部分的尺寸比前述第2部分的尺寸還小。
  3. 如請求項1記載之貫通電極基板，其中，相對於前述基板的厚度T0之前述晶種層在前述基板的厚度方向的尺寸T11的比率亦即T11/T0，為0.025以上0.275以下。
  4. 如請求項1記載之貫通電極基板，其中，前述界面包含凹向前述第1面的窪陷。
  5. 如請求項1至4中任一項記載之貫通電極基板，其中，相對於前述貫通孔在前述第1面的尺寸R1之前述基板的厚度T0的比率亦即T0/R1，為3.0以上25.0以下。
  6. 如請求項1至4中任一項記載之貫通電極基板，其中，前述晶種層的厚度為5nm以上50nm以下。
  7. 如請求項1至4中任一項記載之貫通電極基板，其中，前述第1部分具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
  8. 如請求項1至4中任一項記載之貫通電極基板，其中，前述第2部分具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
  9. 如請求項1至4中任一項記載之貫通電極基板，其中，具備：第1墊，位於前述第1面而於俯視下覆蓋前述貫通孔，連接至前述第1部分。
  10. 如請求項9記載之貫通電極基板，其中，前述第1墊具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
  11. 如請求項9記載之貫通電極基板，其中，前述第1墊和前述第1部分一體地構成。
  12. 如請求項9記載之貫通電極基板，其中，前述第1墊於俯視下覆蓋前述貫通孔。
  13. 如請求項9記載之貫通電極基板，其中，具備：第1無機層，位於前述第1面，在面方向和前述第1墊鄰接，包含無機絕緣材料。
  14. 如請求項1至4中任一項記載之貫通電極基板，其中，具備：第1配線，位於前述第1面而連接至前述第1部分。
  15. 如請求項14記載之貫通電極基板，其中，前述第1配線具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
  16. 如請求項14記載之貫通電極基板，其中，前述第1配線和前述第1部分一體地構成。
  17. 一種組裝基板，具備：如請求項1至4中任一項記載之貫通電極基板；及 電性連接至前述貫通電極基板的前述貫通電極之元件。
  18. 如請求項17記載之組裝基板，其中，前述元件具備包含量子位元的量子晶片。
  19. 一種貫通電極基板的製造方法，具備： 準備基板之工程，該基板包含第1面及位於和前述第1面相反側的第2面，設有貫通孔，該貫通孔包含從前述第1面到達前述第2面的壁面；及 在前述貫通孔形成貫通電極之貫通電極形成工程； 前述貫通電極形成工程，具備： 形成晶種層之工程，該晶種層位於前述壁面上，從前述第1面朝向前述第2面沿著前述壁面擴展； 藉由運用第1鍍覆液的第1鍍覆處理，形成覆蓋前述晶種層的第1鍍覆部分之工程；及 藉由運用第2鍍覆液的第2鍍覆處理，形成和前述第1鍍覆部分相接的第2鍍覆部分之工程； 前述第2鍍覆部分，在橫貫前述貫通孔的界面和前述第1鍍覆部分相接。
  20. 如請求項19記載之貫通電極基板的製造方法，其中，前述第1鍍覆液具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
  21. 如請求項19或20記載之貫通電極基板的製造方法，其中，前述第2鍍覆液具備超導材料，該超導材料包含從由Nb、Pb、Ta、Sn、In及Al所組成的群中選擇的至少1個元素。
TW111142982A 2021-11-10 2022-11-10 貫通電極基板，組裝基板及貫通電極基板的製造方法 TW202331945A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021183653 2021-11-10
JP2021-183653 2021-11-10

Publications (1)

Publication Number Publication Date
TW202331945A true TW202331945A (zh) 2023-08-01

Family

ID=86335865

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111142982A TW202331945A (zh) 2021-11-10 2022-11-10 貫通電極基板，組裝基板及貫通電極基板的製造方法

Country Status (2)

Country Link
TW (1) TW202331945A (zh)
WO (1) WO2023085366A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4920231B2 (ja) * 2005-10-05 2012-04-18 株式会社フジクラ 配線基板及びその製造方法、並びに、電子部品パッケージ及びその製造方法
JP2009238957A (ja) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd 基板へのビアの形成方法
JP2015133457A (ja) * 2014-01-16 2015-07-23 パナソニックＩｐマネジメント株式会社 配線基板およびその製造方法
JP6458429B2 (ja) * 2014-09-30 2019-01-30 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
JPWO2018092480A1 (ja) * 2016-11-17 2019-10-17 大日本印刷株式会社 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法
JP7133854B2 (ja) 2019-10-31 2022-09-09 国立研究開発法人科学技術振興機構 超伝導複合量子計算回路

Also Published As

Publication number Publication date
WO2023085366A1 (ja) 2023-05-19

Similar Documents

Publication Publication Date Title
JP6596906B2 (ja) 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
US11881414B2 (en) Method for manufacturing glass device, and glass device
JP7022365B2 (ja) 貫通電極基板及びその製造方法
JP7400873B2 (ja) 貫通電極基板、貫通電極基板の製造方法及び実装基板
CN106664795B (zh) 结构体及其制造方法
JP7207461B2 (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
TW201919457A (zh) 貫通電極基板、使用貫通電極基板的半導體裝置及貫通電極基板的製造方法
WO2011002031A1 (ja) 素子搭載用基板および半導体モジュール
JP2018107419A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
TWI722227B (zh) 貫通電極基板及安裝基板
JP2018107423A (ja) 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
JP5754209B2 (ja) 半導体装置の製造方法
TW202331945A (zh) 貫通電極基板，組裝基板及貫通電極基板的製造方法
TWI738712B (zh) 貫通電極基板及其製造方法
JP7163069B2 (ja) 貫通電極基板及びその製造方法
JP6622940B1 (ja) 両面実装基板、両面実装基板の製造方法、および半導体レーザ
JP2018195661A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2019016733A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2018148086A (ja) 貫通電極基板の製造方法及び貫通電極基板
JP7307898B2 (ja) 貫通電極基板及びその製造方法
JP2018170440A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2001168282A (ja) 半導体集積回路およびその製造方法
JP6981038B2 (ja) 貫通電極基板及びその製造方法
JP2018061063A (ja) 貫通電極基板及びその製造方法
TW202310101A (zh) 半導體裝置結構的形成方法