JPWO2018092480A1 - 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法 - Google Patents

貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法 Download PDF

Info

Publication number
JPWO2018092480A1
JPWO2018092480A1 JP2018551082A JP2018551082A JPWO2018092480A1 JP WO2018092480 A1 JPWO2018092480 A1 JP WO2018092480A1 JP 2018551082 A JP2018551082 A JP 2018551082A JP 2018551082 A JP2018551082 A JP 2018551082A JP WO2018092480 A1 JPWO2018092480 A1 JP WO2018092480A1
Authority
JP
Japan
Prior art keywords
substrate
wall
electrode
hole
electrode substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2018551082A
Other languages
English (en)
Inventor
浩正 永野
浩正 永野
貴裕 田井
貴裕 田井
前川　慎志
慎志 前川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Publication of JPWO2018092480A1 publication Critical patent/JPWO2018092480A1/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

貫通孔における貫通電極の被覆性が向上する基板、または貫通孔から貫通電極が脱離することを抑制することができる基板が提供される。貫通電極基板は、第１面、第１面とは反対側の第２面、並びに第１面及び第２面を貫通する貫通孔が設けられた基板であって、貫通孔の内壁は、第１面側から第１内壁、第２内壁、および第３内壁に区分され、第１面側における貫通孔の第１開口端の径は、第２面側における貫通孔の第２開口端の径よりも小さく、第３内壁の第１面および第２面に対する傾斜角は、第１内壁および第２内壁の第１面および第２面に対する傾斜角よりも小さい基板と、貫通孔の内部に配置され、第１面側に設けられた配線と第２面側に設けられた配線とを電気的に接続する貫通電極と、を備える。

Description

本発明は貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法に関する。開示される一実施形態は、貫通電極基板に形成された貫通孔の形状に関する。
近年、集積回路の高性能化に伴い、集積回路はより微細化・複雑化している。集積回路には接続端子が配置されており、接続端子を介して外部装置（チップ）から回路動作に必要な電源やロジック信号が入力される。しかしながら、集積回路の微細化・複雑化によって集積回路上の接続端子は非常に狭いピッチで配置されている。集積回路上の接続端子のピッチは、チップの接続端子のピッチと比較して数倍から数十倍程度小さい。
上記のように、各々の接続端子のピッチが異なる集積回路とチップとを接続する場合に、接続端子のピッチ間隔を変換するための仲介基板となるインターポーザが用いられる。インターポーザでは、基板の一方の面に配置された配線には集積回路が実装され、基板の他方の面に配置された配線にはチップが実装される。基板の両面にそれぞれ配置された配線同士は当該基板を貫通する貫通電極を介して接続されている。
インターポーザとして、シリコン基板を使用した貫通電極基板であるＴＳＶ（Through-Silicon Via）、及びガラス基板を使用した貫通電極基板であるＴＧＶ（Through-Glass Via）が開発されている（例えば、特許文献１）。特に、ＴＧＶは、例えば４．５世代と呼ばれる、ガラス基板の縦横サイズが７３０ｍｍ×９２０ｍｍの大型のガラス基板を使用して製造することができるため、製造コストを下げることができる点で有利である。ＴＧＶは、ガラス基板の特性である透明性を利用した部品への展開を図ることができる、という利点を有する。
特開２０１４−２２３６４０号公報 特開２０１４−２４００８４号公報 特開２０１５−０５１８９７号公報
インターポーザにおいて、貫通孔内部における貫通電極の被覆性（カバレッジまたは薄膜の付き回り性）は非常に重要である。貫通電極の被覆性が悪いと、上記の基板の両面にそれぞれ配置された配線同士の電気的接続を確保することができなくなる。当該配線同士の電気的接続がかろうじて確保された場合であっても、貫通電極が貫通孔内壁の一部の領域にしか形成されない場合がある。この貫通電極に通電した場合、貫通孔内壁の一部の領域に形成された貫通電極に電流が集中するため、過剰な自己発熱による貫通電極の破壊などの問題が発生してしまう。この問題を回避するためには、基板に形成される貫通孔の断面形状が非常に重要である。
さらに、インターポーザにおいて、貫通孔内壁に対する貫通電極の密着性も非常に重要である。貫通孔内壁に対する貫通電極の密着性が弱いと、貫通電極が貫通孔から脱離してしまい、インターポーザとして機能しなくなってしまう。この問題を回避するためにも、基板に形成される貫通孔の断面形状が非常に重要である。
本開示は、上記実情に鑑み、貫通孔における貫通電極の被覆性が向上する基板を提供することを目的とする。または、当該貫通孔から貫通電極が脱離することを抑制することができる基板を提供することを目的とする。
本開示の一実施形態に係る貫通電極基板は、第１面、前記第１面とは反対側の第２面、並びに前記第１面及び前記第２面を貫通する貫通孔が設けられた基板であって、前記貫通孔の内壁は、前記第１面側から第１内壁、第２内壁、および第３内壁に区分され、前記第１面側における前記貫通孔の第１開口端の径は、前記第２面側における前記貫通孔の第２開口端の径よりも小さく、前記第３内壁の前記第１面および前記第２面に対する傾斜角は、前記第１内壁および前記第２内壁の前記第１面および前記第２面に対する傾斜角よりも小さい前記基板と、前記貫通孔の内部に配置され、前記第１面側に設けられた配線と前記第２面側に設けられた配線とを電気的に接続する貫通電極と、を備える。
前記第１内壁の表面形状は、粒状模様の凹凸形状であってもよい。
前記第２内壁の表面形状は、前記第１面および前記第２面に交差する方向に延びる線状模様の凹凸形状であってもよい。
前記第２内壁の表面形状は、前記第１内壁の凹凸形状よりも前記第１面および前記第２面に交差する方向に延長された粒状模様の凹凸形状であってもよい。
前記第２内壁の表面形状は、前記第１面および前記第２面に交差する方向に延びる線状模様の凹凸形状であってもよい。
前記第２内壁の表面形状は、前記第１内壁の凹凸形状よりも前記第１面および前記第２面に交差する方向に延長された粒状模様の凹凸形状であってもよい。
前記第１内壁の表面形状は、凹凸形状であり、前記第２内壁の表面形状は、前記第１内壁の表面形状の凹凸形状とは異なり、前記第１面および前記第２面に交差する方向に延びる凹凸形状であってもよい。
前記第２開口端付近の前記第２面上に、前記第２面から前記第１面とは反対方向に突出する突出部をさらに有してもよい。
前記突出部は、平面視において前記第２開口端を連続して囲んでもよい。
前記貫通電極は、前記貫通孔の内部を充填してもよい。
前記貫通電極は、前記第１内壁、前記第２内壁、および前記第３内壁に配置され、前記貫通孔の前記貫通電極よりも内側には間隙が設けられていてもよい。
前記間隙に配置された充填材をさらに有してもよい。
本開示の一実施形態に係る半導体装置は、貫通電極基板と、前記基板の前記貫通電極に接続されたＬＳＩ基板と、前記基板の前記貫通電極に接続された半導体チップと、を有してもよい。
本開示の一実施形態に係る貫通電極基板の製造方法は、第１面、前記第１面とは反対側の第２面、並びに前記第１面及び前記第２面を貫通する貫通孔が設けられ、前記貫通孔の前記第１面側の第１開口端の径が前記貫通孔の前記第２面側の第２開口端の径よりも小さい基板を用いた貫通電極基板の製造方法であって、前記第１面側にシード層を形成し、前記シード層上に、前記第１開口端を塞ぐ第１めっき層を形成し、前記第１めっき層上に、前記第１面側から前記第２面側に向かって第２めっき層を形成する。
本開示の一実施形態に係る基板に設けられた貫通孔の断面図である。 本開示の一実施形態に係る基板の製造方法において、ステージ上に載置された基板にフィルムを貼り付ける工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、基板にレーザ光を照射する工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、レーザ照射によって形成された変質層を説明する断面図である。 本開示の一実施形態に係る基板の製造方法において、基板からフィルムを剥離する工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、基板に形成された変質層を選択的にエッチングする工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、基板に貫通孔が形成された状態を示す断面図である。 本開示の一実施形態に係る基板に設けられた貫通孔の断面図である。 本開示の一実施形態に係る基板に設けられた貫通孔の上面図である。 本開示の一実施形態に係る基板の製造方法によって形成された貫通孔の断面ＳＥＭ像である。 図１０の領域Ａを拡大した断面ＳＥＭ像である。 図１０の領域Ｂを拡大した断面ＳＥＭ像である。 図１０の領域Ｃを拡大した断面ＳＥＭ像である。 図１３のサンプルを上方から斜めに観察した斜視ＳＥＭ像である。 本開示の一実施形態に係る基板の製造方法において、基板にレーザ光を照射する工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、レーザ照射によって形成された凹部を説明する断面図である。 本開示の一実施形態に係る基板の製造方法において、基板からフィルムを剥離する工程を示す断面図である。 本開示の一実施形態に係る基板の製造方法において、基板の凹部およびダメージ層をエッチングする工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の断面図である。 本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側にシード層を形成する工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側の開口部を塞ぐめっき層を形成する工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側から第２面側に向かってめっき層を成長させる工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の製造方法において、貫通孔内部を貫通電極で充填する工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側に形成されたシード層およびめっき層、ならびに第２面側に形成されためっき層を研磨する工程を示す断面図である。 本開示の一実施形態に係る貫通電極基板の断面図である。 本開示の一実施形態に係る貫通電極基板の断面図である。 本発明の一実施形態に係る貫通電極基板を用いた半導体装置を示す断面図である。 本発明の一実施形態に係る貫通電極基板を用いた半導体装置の別の例を示す断面図である。 本発明の一実施形態に係る貫通電極基板を用いた半導体装置のさらに別の例を示す断面図である。 本開示の一実施形態に係る貫通電極基板をインターポーザとして用いた電子機器の一例を示す図である。
以下、本開示の実施形態に係る貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法について、図面を参照しながら詳細に説明する。以下に示す実施形態は本開示の実施形態の一例である。つまり、本開示はこれらの実施形態に限定して解釈されるものではない。本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号の後にアルファベットを付して、その繰り返しの説明は省略する場合がある。図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
本開示の各実施の形態において、基板１００の第１面１０２側を基板１００の下または下方という。逆に基板１００の第２面１０４側を基板１００の上または上方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、第１面１０２および第２面１０４の上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板１００上の第１積層配線３００という表現は、上記のように基板１００および第１積層配線３００の上下関係を説明しているに過ぎず、基板１００と第１積層配線３００との間に他の部材が配置されていてもよい。
＜第１実施形態＞
［貫通孔１１０の形状］
図１〜図１４を用いて、本実施形態に係る貫通電極基板１０に用いられる基板１００に設けられた貫通孔１１０の形状について説明する。図１〜図１４では、貫通孔１１０の断面形状および貫通孔１１０の内壁の表面形状を説明する都合上、貫通孔１１０の内部に配置される貫通電極は省略されている。
図１は、本開示の一実施形態に係る基板に設けられた貫通孔の断面図である。図１に示すように、基板１００には、第１面１０２および第２面１０４を貫通する貫通孔１１０が設けられている。第２面１０４は、基板１００を基準として第１面１０２とは反対側の面である。貫通孔１１０は、第１面１０２側から第１領域１０６、第２領域１０７、および第３領域１０８に区分される。貫通孔１１０の内壁は、上記の３つの領域に対応して、第１面１０２側から第１内壁１１２、第２内壁１１４、および第３内壁１１６に区分される。第１面１０２側における貫通孔１１０の第１開口端１１１の径は、第２面１０４側における貫通孔１１０の第２開口端１１８の径よりも小さい。
図１に示す断面図は、後述する貫通孔１１０の上面図（図９）において、貫通孔１１０の中心を通るように基板１００を切断し、その切断面を側方から観察した断面図である。つまり、第１開口端１１１の径及び第２開口端１１８の径は、貫通孔１１０の上面視における貫通孔１１０の最大幅を意味する。ただし、以下で説明する貫通孔１１０の内壁の表面形状は、上記の切断面で評価した形状に限定されない。
貫通孔１１０の内壁の表面は凹凸形状を有している。内壁表面の凹凸形状は場所によって異なる模様として視認される。例えば、第１内壁１１２の表面の凹凸形状は粒状模様１２０である。第２内壁１１４の表面の凹凸形状は線状模様１２２である。換言すると、第１内壁１１２の表面形状は粒状模様１２０の凹凸形状であり、第２内壁１１４の表面形状は線状模様１２２の凹凸形状である。線状模様１２２の線形状の延びる方向は第１面１０２および第２面１０４に交差する方向（以下、「第１方向Ｄ１」という）である。第３内壁１１６の表面の凹凸形状は第２内壁１１４の線状模様１２２から連続して第２面１０４に延びている。詳細は後述するが、図１の第１内壁１１２および第２内壁１１４において、線で表現された第１内壁１１２の箇所は凸部であり、線によって囲まれた領域または線によって挟まれた領域は凹部である。
図１では、第１方向Ｄ１は第１面１０２および第２面１０４に対して直交する方向であるが、第１方向Ｄ１はこの方向に限定されない。例えば、第１方向Ｄ１が第１面１０２および第２面１０４に対して直交する線に対して傾斜した方向であってもよい。つまり、図１では、線状模様１２２の各々の線が第１面１０２および第２面１０４に直交する形状を例示したが、この形状に限定されない。線状模様１２２の各々の線は第１面１０２および第２面１０４に直交する線に対して傾斜していてもよい。
粒状模様１２０を換言すると、うろこ状模様、閉ループ状模様、リング状模様ということもできる。線状模様１２２を換言すると、第１内壁１１２の粒状模様１２０よりも第１方向Ｄ１に延長された粒状模様ということもできる。図１では、粒状模様１２０が、各々の粒模様が六角形のハニカム模様である形状を例示したが、この形状に限定されない。粒状模様１２０の各々の粒模様は、円形、楕円形、多角形、その他の湾曲形状であってもよく、これらの形状が組み合わせられていてもよい。
粒状模様１２０の隣接する粒同士の間を粒界と定義すると、第１内壁１１２では、貫通孔１１０の断面視において第１方向Ｄ１に延びる直線は複数の粒界と交差する。一方、第２内壁１１４では、上記の直線は複数の粒界とは交差しない。第１内壁１１２には、第１方向Ｄ１に複数の粒模様が存在している。一方、第２内壁１１４には、第１方向Ｄ１に長手を有する１つの粒模様が存在している。第１方向Ｄ１において、第２内壁１１４は、第１内壁１１２よりも長い。上記で定義された粒界は内壁の凸部に相当する。
粒状模様１２０は、上面視において貫通孔１１０を囲むように第１内壁１１２に形成されている。換言すると、第１領域１０６は粒状模様１２０の第１内壁１１２によって囲まれた領域である。線状模様１２２は、上面視において貫通孔１１０を囲むように第２内壁１１４に形成されている。換言すると、第２領域１０７は線状模様１２２の第２内壁１１４によって囲まれた領域である。
第３内壁１１６は、第１内壁１１２および第２内壁１１４に比べて、貫通孔１１０の径が大きくなる方向に傾斜している。つまり、第３内壁１１６の第１面１０２および第２面１０４と平行な面に対する傾斜角θ3は、第１内壁１１２および第２内壁１１４の第１面１０２および第２面１０４に対する傾斜角θ1、θ2よりも小さい。図１では、断面視において、第１内壁１１２、第２内壁１１４、および第３内壁１１６が直線形状である構造を例示したが、この構造に限定されない。後で詳細に説明するが、実際に形成された貫通孔１１０の内壁の断面形状は直線ではない場合が多い。そのような場合、第１内壁１１２、第２内壁１１４、および第３内壁１１６のそれぞれの内壁において、第１方向Ｄ１に十分に離れた異なる２点を結ぶ線分の第１面１０２および第２面１０４に対する傾斜角をそれぞれθ1〜θ3とすることができる。
図１に示す断面図は、上面視において貫通孔１１０の中心を通る切断面であるが、同一切断面における評価であれば上記の傾斜角θ1〜θ3の大小関係は変わらない。したがって、任意の切断面で傾斜角の大小関係を評価することができる。
以上のように、第１実施形態に係る貫通電極基板１０の基板１００によると、第３内壁１１６の傾斜角が第１内壁１１２および第２内壁１１４の各々の傾斜角に比べて貫通孔１１０の径が大きくなる方向に傾いていることで、貫通孔１１０の内部に被覆性良く貫通電極が形成される。第１実施形態に係る基板１００によると、第１内壁１１２に粒状模様１２０の凹凸形状が形成されているため、貫通孔１１０の内部に配置された貫通電極が第１方向Ｄ１に抜ける方向の作用を受けたときに、当該貫通電極の第１方向Ｄ１への移動が第１内壁１１２の凹凸形状によって妨げられる。その結果、貫通孔１１０の内部に配置された貫通電極が第１方向Ｄ１への外力を受けた場合であっても、当該貫通電極が貫通孔１１０から脱離することが抑制される。第１実施形態に係る基板１００によると、第２内壁１１４に線状模様１２２の凹凸形状が形成されているため、貫通孔１１０の内部に配置された貫通電極が、貫通孔１１０の第１方向Ｄ１に延びる線を中心軸として回転する方向への外力を受けた場合であっても、当該貫通電極の上記回転方向へのずれが第２内壁１１４の凹凸形状によって妨げられる。その結果、貫通孔１１０の内部に配置された貫通電極が貫通孔１１０から脱離することが抑制される。
［貫通孔１１０の形成方法］
図２〜図７を用いて、貫通電極基板１０に用いられる基板１００に設けられる貫通孔１１０の形成方法について説明する。ここでは、ガラスを用いた基板１００に貫通孔１１０を形成する方法について説明する。
図２は、本開示の一実施形態に係る基板の製造方法において、ステージ上に載置された基板にフィルムを貼り付ける工程を示す断面図である。図２に示すように、基板１００の第２面１０４側に保護フィルム２１０を貼り付け、基板１００の第１面１０２側を処理ステージ２００上に載置する。保護フィルム２１０は、樹脂層および粘着層を有する。
保護フィルム２１０の樹脂層として、例えばポリエチレンテレフタレート（ＰＥＴ）を用いることができる。ただし、当該樹脂層は上記の材料に限定されず、その他の樹脂材料であってもよい。保護フィルム２１０の厚さは、例えば１０μｍ以上１５０μｍ以下とすることができる。ただし、保護フィルム２１０の厚さは上記の範囲以外の厚さであってもよい。
保護フィルム２１０は、後の工程でレーザ照射を行う際に、基板１００の第２面１０４に異物が付着することを抑制する目的で貼り付けられる。保護フィルム２１０は、粘着層を介して基板１００に貼り付けられる。当該粘着層は、所定の処理によって粘着力が変化するという特徴を有する。例えば、粘着層は紫外線照射によって粘着力が低下する性質を有していてもよい。または、粘着層は湿潤させることによって粘着力が低下する性質を有していてもよい。粘着層は、例えば上記の処理を実施する前に、３Ｎ／２０ｍｍ以上３０Ｎ／２０ｍｍ以下の粘着力を有していてもよい。粘着層は、例えば上記の処理を実施した後に、０．０１Ｎ／２０ｍｍ以上０．３Ｎ／２０ｍｍ以下の粘着力を有していてもよい。なお、上記の粘着力は、ＪＩＳ Ｚ０２３７準拠の１８０°剥離試験によって評価した値である。上記の粘着層の性質を換言すると、粘着層の粘着力は、上記の処理を実施する前後で例えば１００倍以上１０００倍以下変化する、ということもできる。上記の粘着層として、例えばデンカ社製のダイシングテープを用いることができる。ただし、粘着層として、ダイシングテープ以外のものを用いてもよい。
基板１００と保護フィルム２１０との間だけでなく、基板１００と処理ステージ２００との間に粘着層が配置されてもよい。基板１００と処理ステージ２００との間に配置される粘着層として、粘着力が変化しないアクリル系の粘着層を用いることができる。当該粘着層として、例えばリンテック社製の微粘着テープを用いることができる。ただし、粘着層として、微粘着テープ以外のものを用いてもよい。上記微粘着テープの粘着力は例えば０．３Ｎ／３０ｍｍである。
処理ステージ２００の表面はアルマイト処理されている。ただし、処理ステージ２００の表面はアルマイト処理されていなくてもよく、処理ステージ２００の材質自身が露出されていてもよい。処理ステージ２００は基板１００を吸着によって支持する。
図３は、本開示の一実施形態に係る基板の製造方法において、基板にレーザ光を照射する工程を示す断面図である。保護フィルム２１０側から基板１００に対してレーザ照射を行うことで、基板１００の貫通孔１１０を形成する領域に変質層２４０を形成する。光源２２０から出射されたレーザ光２２２は、レンズユニット２３０によって集光され、基板１００に照射される。レンズユニット２３０は、レーザ光２２２が基板１００の内部で焦点を結ぶように調整される。基板１００にレーザ光２２２が照射されると、レーザ光２２２の照射領域およびレーザ光２２２の強度に応じた変質層２４０が形成される。
レーザ光２２２として、エキシマレーザ、Ｎｄ：ＹＡＧレーザ（基本波（波長：１０６４ｎｍ）、第２高調波（波長：５３２ｎｍ）、第３高調波（波長：３５５ｎｍ））、ＣＯ2レーザ、フェムト秒レーザなどが用いられる。
図４は、本開示の一実施形態に係る基板の製造方法において、レーザ照射によって形成された変質層を説明する断面図である。レーザ光２２２の焦点と基板１００との位置関係、およびレーザ光２２２の焦点と変質層２４０との位置関係について、図４を用いて詳細に説明する。図４に示すように、レーザ光２２２は基板１００の内部で焦点を結ぶ。換言すると、レーザ光２２２は第１面１０２と第２面１０４との間で焦点を結ぶ。
基板１００の内部で焦点を結ぶレーザ光２２２を基板１００に照射すると、基板１００の内部には少なくとも異なる２つの変質層（第１変質層２４２および第２変質層２４４）が形成される。第１変質層２４２および第２変質層２４４を特に区別しない場合、単に変質層２４０という。第１変質層２４２は第１面１０２側に形成される。第２変質層２４４は第２面１０４側に形成される。レーザ光２２２の焦点付近に第１変質層２４２と第２変質層２４４との境界が存在している。第１変質層２４２は、後の工程で基板１００がエッチングされて第１領域１０６になる領域である。第２変質層２４４は後の工程で基板１００がエッチングされて第２領域１０７および第３領域１０８になる領域である。図４では、第１変質層２４２と第２変質層２４４との境界が、レーザ光２２２の焦点の位置に一致する構成を例示したが、この構成に限定されない。第１変質層２４２と第２変質層２４４との境界は、レーザ光２２２の焦点よりも第１面１０２側に位置していてもよく、レーザ光２２２の焦点よりも第２面１０４側に位置していてもよい。基板１００を通過したレーザ光２２２は、第１面１０２側において処理ステージ２００によって吸収される。
図５は、本開示の一実施形態に係る基板の製造方法において、基板からフィルムを剥離する工程を示す断面図である。レーザ照射によって基板１００に変質層２４０を形成した後に、保護フィルム２１０を基板１００から剥離する。保護フィルム２１０を剥離した後に基板１００の洗浄を行う。基板１００の洗浄には、硫酸過水洗浄（ＳＰＭ）、アンモニア過水洗浄（ＡＰＭ）、およびオゾン水などを用いることができる。
図６は、本開示の一実施形態に係る基板の製造方法において、基板に形成された変質層を選択的にエッチングする工程を示す断面図である。第１変質層２４２および第２変質層２４４は、変質していない領域の基板１００と比べて薬液に対するエッチングレートが早い。つまり、単に基板１００を薬液２６０に浸漬させることで第１変質層２４２および第２変質層２４４が選択的に、または変質していない領域の基板１００に比べて早い速度でエッチングされる。図６では、容器２５０に入れられた薬液２６０に基板１００を浸漬することで第１面１０２側および第２面１０４側の両面側からエッチングを行うエッチング方法を示したが、この方法に限定されない。例えば、基板の第２面１０４側から薬液を塗布することで、第２面１０４側からエッチングを行ってもよい。
エッチングに使用する薬液２６０として、基板１００がガラス基板であれば、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）、界面活性剤添加バッファードフッ酸（ＬＡＬ）などが用いられる。フッ酸以外の薬液として、硫酸（Ｈ2ＳＯ4）、硝酸（ＨＮＯ3）、塩酸（ＨＣｌ）などが用いられる。または、上記の薬液を混合した薬液が用いられてもよい。エッチングに用いられる薬液は基板の材質によって適宜選択することができる。エッチングの方法は、容器２５０内の薬液２６０に基板１００を浸漬させる方法以外にも、スピンコート式のエッチング方法でもよい。スピンコート式のエッチングを行う場合は、片面だけエッチングしてもよく、片面ずつ、両面をエッチングしてもよい。スピンコート式以外にも、ディップ式などの方法でエッチングが行われてもよい。
第１変質層２４２および第２変質層２４４は、互いに状態が異なる。したがって、エッチングされた後の第１変質層２４２および第２変質層２４４に対応する領域の表面状態も異なる。具体的には、第１変質層２４２をエッチングした後の表面状態は粒状模様の凹凸形状となり、第２変質層２４４をエッチングした後の表面状態は線状模様の凹凸形状となる。つまり、第１変質層２４２がエッチングされることで、粒状模様１２０の第１内壁１１２が形成され、第２変質層２４４がエッチングされることで、線状模様１２２の第２内壁１１４が形成される。さらに、第２変質層２４４の第２面１０４付近は、上記のエッチングによって貫通孔１１０の径が広がる方向にエッチングされ、第３内壁１１６が形成される。
図７は、本開示の一実施形態に係る基板の製造方法において、基板に貫通孔が形成された状態を示す断面図である。図２〜図６を用いて説明した製造方法によって、基板１００に第１内壁１１２、第２内壁１１４、および第３内壁１１６を含む内壁で構成された貫通孔１１０が形成される。
貫通孔１１０の平面視における形状には特に制限はなく、例えば円形でもよく、それ以外にも矩形や多角形であってもよい。もちろん、角に丸みを帯びた矩形や多角形であってもよい。
上記の説明では、レーザ照射による基板１００への変質層の形成、および薬液による変質層の選択的エッチングによって基板１００に貫通孔１１０を形成する製造方法を例示したが、この製造方法に限定されない。例えば、図１を用いて説明したような特徴を有する貫通孔１１０を形成することができれば、上記の製造方法以外の方法で貫通孔１１０を形成してもよい。具体的には、ドライエッチングによって貫通孔１１０が形成されてもよい。ドライエッチングとして、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法、ボッシュプロセスを用いたＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて貫通孔１１０が形成されてもよい。または、サンドブラスト法、レーザアブレーション法によって貫通孔１１０が形成されてもよい。レーザアブレーション法によって貫通孔１１０を形成した後に、形成された貫通孔１１０の内部に放電処理を行うことで、貫通孔１１０の形状を調整してもよい。または、本実施形態で説明したウェットエッチングと上記のドライエッチングを含む加工法とを組み合わせによって貫通孔１１０が形成されてもよい。
以上のように、第１実施形態に係る貫通電極基板１０の基板１００の製造方法によると、レーザ光２２２の焦点が基板１００の内部に位置する条件で基板１００に対してレーザ照射を行うことで、互いに表面状態が異なる第１内壁１１２、第２内壁１１４、および第３内壁１１６を形成することができる。さらに、上記の製造方法によって、第１内壁１１２および第２内壁１１４とは傾斜角が異なる第３内壁１１６を形成することができる。
＜第１実施形態の変形例＞
図８は、本開示の一実施形態に係る基板に設けられた貫通孔の断面図である。図３および図４を用いて説明したレーザ照射によって貫通孔１１０を形成すると、図８に示すように、第２開口端１１８付近の第２面１０４上に、第２面１０４から上方（第２面１０４に対して第１面１０２とは反対方向）に突出する突出部１３０が形成される場合がある。図１に示した基板１００は、図８に示した突出部１３０が除去された状態である。図８に示した突出部１３０を除去する方法として、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）が用いられる。ただし、図８に示すように突出部１３０を残した状態で貫通電極基板１０が形成されてもよい。図９に図８の上面図を示す。図９に示すように、突出部１３０は、平面視において第２開口端１１８を連続して囲んでいる。
従来の貫通孔のように、貫通孔の開口端付近の基板表面が突出部を有しない平坦な形状の場合、貫通孔から基板表面よりも上方に突出した貫通電極をＣＭＰによって平坦化すると、ＣＭＰに対する研磨速度が異なる基板と貫通電極との境界でディッシングと呼ばれる凹形状が形成される場合がある。基板と貫通電極との境界に凹形状が形成されると、それらの上に形成された配線が当該凹形状を被覆することができず、断線してしまう場合がある。図８のように、突出部１３０が設けられていることで、ＣＭＰによる研磨を行ってもディッシングの発生を抑制することができる。
＜第１実施形態の実施例＞
上記の形成方法によって、ガラスを用いた基板１００Ａに貫通孔１１０Ａを形成し、その貫通孔１１０Ａの断面形状を観察した結果を図１０〜図１４を用いて説明する。図１０〜図１４の観察に用いられたサンプルは、レーザ光源としてＮｄ：ＹＡＧレーザ（第３高調波（波長：３５５ｎｍ））が用いられ、レーザ光の焦点が、第１面１０２と第２面１０４との中点よりも第２面１０４側に位置する条件でレーザ照射されることで形成されたサンプルである。
図１０は、本開示の一実施形態に係る基板の製造方法によって形成された貫通孔の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像である。図１０に示す基板１００Ａに形成された貫通孔１１０Ａは、平面視において略円形である。基板１００Ａの板厚は約４００μｍである。第１開口端１１１Ａの直径は約５０μｍであり、第２開口端１１８Ａの直径は約８５μｍである。第１領域１０６Ａの第１面１０２Ａからの長さ、つまり第１領域１０６Ａの第１方向Ｄ１における長さは約１００μｍである。第３領域１０８Ａの第２面１０４Ａからの長さ、つまり第３領域１０８Ａの第１方向Ｄ１における長さは約２０μｍである。第２領域１０７Ａの第１方向Ｄ１における長さは約２８０μｍである。
図１１は、図１０の領域Ａを拡大した断面ＳＥＭ像である。図１１に示すように、第１領域１０６Ａにおける貫通孔１１０Ａの第１内壁１１２Ａは粒状模様１２０Ａの凹凸形状である。粒状模様１２０Ａの隣接する粒形状の間（粒界）は凸部１２１Ａであることが確認される。図１１に示す断面ＳＥＭ像において、第１内壁１１２Ａに近い領域ほど粒状模様１２０Ａが鮮明に見えるが、これは断面観察を行ったサンプル形状およびＳＥＭ観察によるものであり、実際には第１内壁１１２Ａの凹凸形状の起伏の大きさは、貫通孔１１０Ａの円周方向において概略同じである。
図１２は、図１０の領域Ｂを拡大した断面ＳＥＭ像である。図１２に示すように、第２領域１０７Ａにおける貫通孔１１０Ａの第２内壁１１４Ａは線状模様１２２Ａの凹凸形状である。詳細は後述するが、線状模様１２２Ａの線の部分は凸部１２３Ａであることが確認されている。図１２に示す断面ＳＥＭ像において、第２内壁１１４Ａに近い領域ほど線状模様１２２Ａが鮮明に見えるが、上記のように実際には第２内壁１１４Ａの凹凸形状の起伏の大きさは、貫通孔１１０Ａの円周方向において概略同じである。ただし、図１２に示すように線状模様１２２Ａは図１に示すような直線形状ではない場合がある。線状模様１２２Ａの線が延びる方向は、第１面１０２Ａおよび第２面１０４Ａに対して直交する方向である場合もあるが、その直交方向に対して傾斜した方向である場合もある。いずれの場合であっても、線状模様１２２Ａの線形状の延びる方向は第１面１０２Ａおよび第２面１０４Ａに交差する方向である。
図１３は、図１０の領域Ｃを拡大した断面ＳＥＭ像である。図１４は、図１３のサンプルを上方から斜めに観察した斜視ＳＥＭ像である。図１３および図１４に示すように、第３領域１０８Ａにおける貫通孔１１０Ａの第３内壁１１６Ａの凹凸形状は、第２内壁１１４Ａの線状模様１２２Ａの凹凸形状から連続して第２面１０４Ａに延びている。つまり、第２内壁１１４Ａの線状模様１２２Ａの線形状が第３内壁１１６Ａにも続いている。ただし、必ずしも線状模様１２２Ａの線形状が第２内壁１１４Ａから第３内壁１１６Ａまで続いているとは限らず、第２内壁１１４Ａの線状模様１２２Ａが第３内壁１１６Ａまで続いていない場合もある。図１３および図１４に示すように、線状模様１２２Ａの線形状の部分は凸部１２３Ａである。第３内壁１１６Ａは、第２内壁１１４Ａに比べて貫通孔１１０Ａの径が大きくなる方向に傾斜している。つまり、第２面１０４Ａと平行な面に対する傾斜角において、第３内壁１１６Ａの傾斜角は第２内壁１１４Ａの傾斜角に比べて小さい。図１４に示すように、突出部１３０Ａが第２開口端１１８Ａを囲んでいる。
以上のように、第１実施形態に係る貫通孔１１０Ａの形成方法によって、図１０〜図１４に示した形状の貫通孔１１０Ａを形成することができる。貫通孔１１０Ａが上記の形状を有することで、貫通孔１１０Ａの内部に被覆性良く貫通電極を形成することができる。さらに、貫通孔１１０Ａの内部に配置された貫通電極が第１方向Ｄ１への外力を受けた場合であっても、当該貫通電極が貫通孔１１０Ａから脱離することを抑制できる。
＜第２実施形態＞
図１５〜図１８を用いて、本実施形態に係る貫通電極基板１０Ａ’の形成方法について説明する。第２実施形態に用いられる基板１００Ａ’は、第１実施形態の基板１００と同じなので、詳細な説明は省略する。基板１００Ａ’に形成された貫通孔１１０Ａ’の形状は第１実施形態の基板１００に形成された貫通孔１１０の形状と同じであるが、その形成方法が異なる。以下に貫通孔１１０Ａ’の形成方法について説明する。
［貫通孔１１０Ａ’の形成方法］
図１５〜図１８を用いて、貫通電極基板１０Ａ’に用いられる基板１００Ａ’に設けられる貫通孔１１０Ａ’の形成方法について説明する。ここでは、第１実施形態と同様にガラスを用いた基板１００Ａ’に貫通孔１１０Ａ’を形成する方法について説明する。図２に示した保護フィルム２１０Ａ’を貼り付ける工程は第１実施形態と同じなので、説明を省略する。
図１５は、本開示の一実施形態に係る基板の製造方法において、基板にレーザ光を照射する工程を示す断面図である。保護フィルム２１０Ａ’側から基板１００Ａ’に対してレーザ照射を行うことで、基板１００Ａ’の貫通孔１１０Ａ’を形成する領域に凹部２４６Ａ’を形成する。換言すると、基板１００Ａ’の貫通孔１００Ａ’を形成する領域のうち、上部領域に孔を形成する。光源２２０Ａ’から出射されたレーザ光２２２Ａ’は、レンズユニット２３０Ａ’によって集光され、基板１００Ａ’に照射される。レンズユニット２３０Ａ’は、レーザ光２２２Ａ’が基板１００Ａ’の内部で焦点を結ぶように調整される。基板１００Ａ’にレーザ光２２２Ａ’が照射されると、レーザ光２２２Ａ’の強度が高い領域では基板１００Ａ’のアブレーションによって凹部２４６Ａ’が形成される。
図１６は、本開示の一実施形態に係る基板の製造方法において、レーザ照射によって形成された凹部を説明する断面図である。図１６に示すように、レーザ光２２２Ａ’は基板１００Ａ’の内部で焦点を結ぶ。換言すると、レーザ光２２２Ａ’は第１面１０２Ａ’と第２面１０４Ａ’との間で焦点を結ぶ。
基板１００Ａ’の内部で焦点を結ぶレーザ光２２２Ａ’を基板１００Ａ’に照射すると、基板１００Ａ’の内部には凹部２４６Ａ’およびダメージ部２４８Ａ’が形成される。凹部２４６Ａ’は第２面１０４Ａ’側に形成される。ダメージ部２４８Ａ’は第１面１０２Ａ’側に形成される。レーザ光２２２Ａ’の焦点付近に凹部２４６Ａ’とダメージ部２４８Ａ’との境界が存在している。凹部２４６Ａ’は、レーザ光２２２Ａ’を連続照射することによって、基板１００Ａ’の一部が消失した領域である。換言すると、凹部２４６Ａ’は連続する凹形状の空間である。ダメージ部２４８Ａ’は、凹部２４６Ａ’とは異なり不連続な空間が形成された領域である。換言すると、ダメージ部２４８Ａ’は、例えばクラックまたはボイドのような形状の集合体が離散的に形成された領域である。ダメージ部２４８Ａ’は、レーザ光２２２Ａ’を連続照射しても、凹部２４６Ａ’のように連続した空間が形成されない領域である。仮に、レーザ光２２２Ａ’の出力を高くし、ダメージ部２４８Ａ’に連続した空間が形成される条件で処理を行っても、ダメージ部２４８Ａ’に対応する領域に形成された連続した空間の径は凹部２４６Ａ’に比べて径が小さい。
図１６では、凹部２４６Ａ’とダメージ部２４８Ａ’との境界が、レーザ光２２２Ａ’の焦点の位置に一致する構成を例示したが、この構成に限定されない。凹部２４６Ａ’とダメージ部２４８Ａ’との境界は、レーザ光２２２Ａ’の焦点よりも第１面１０２Ａ’側に位置していてもよく、レーザ光２２２Ａ’の焦点よりも第２面１０４Ａ’側に位置していてもよい。基板１００Ａ’を通過したレーザ光２２２Ａ’は、第１面１０２Ａ’側において処理ステージ２００Ａ’によって吸収される。
図１７は、本開示の一実施形態に係る基板の製造方法において、基板からフィルムを剥離する工程を示す断面図である。レーザ照射によって基板１００Ａ’に凹部２４６Ａ’およびダメージ部２４８Ａ’を形成した後に、保護フィルム２１０Ａ’を基板１００Ａ’から剥離する。保護フィルム２１０Ａ’を剥離した後に基板１００Ａ’の洗浄を行う。基板１００Ａ’の洗浄には、硫酸過水洗浄（ＳＰＭ）、アンモニア過水洗浄（ＡＰＭ）、およびオゾン水などを用いることができる。
図１８は、本開示の一実施形態に係る基板の製造方法において、基板の凹部およびダメージ層をエッチングする工程を示す断面図である。図１７に示す状態の基板１００Ａ’を薬液に浸漬すると、薬液は凹部２４６Ａ’の内部に侵入する。薬液によって凹部２４６Ａ’の内壁および底部の基板１００Ａ’がエッチングされ、凹部２４６Ａ’はその深さ方向および径の方向に広がる。薬液は凹部２４６Ａ’の深さ方向に侵入しながら、ダメージ部２４８Ａ’をエッチングする。薬液がダメージ部２４８Ａ’に到達すると、薬液はダメージ部２４８Ａ’の不連続な空間を広げながら基板１００Ａ’をエッチングし続ける。薬液によって広げられた空間は、やがてその空間に隣接する空間と連続的になり、ダメージ部２４８Ａ’のエッチングが進む。なお、ダメージ部２４８Ａ’のエッチングは第２面１０４Ａ’側からだけでなく、第１面１０２Ａ’側からも進行する。
上記のエッチングの進み方の違いによって、ダメージ部２４８Ａ’が形成された領域がエッチングされた後の表面状態は粒状模様の凹凸形状となり、凹部２４６Ａ’が形成された領域がエッチングされた後の表面状態は線状模様の凹凸形状となる。つまり、ダメージ層２４８Ａ’がエッチングされることで、粒状模様１２０Ａ’の第１内壁１１２Ａ’が形成され、凹部２４６Ａ’がエッチングされることで、線状模様１２２Ａ’の第２内壁１１４Ａ’が形成される。さらに、凹部２４６Ａ’の第２面１０４Ａ’付近は、上記のエッチングによって貫通孔１１０Ａ’の径が広がる方向にエッチングされ、第３内壁１１６Ａ’が形成される。
以上のように、第２実施形態に示す形成方法によっても互いに表面状態が異なる第１内壁１１２Ａ’、第２内壁１１４Ａ’および第３内壁１１６Ａ’を形成することができる。
＜第３実施形態＞
［貫通電極基板１０Ｂの構造］
図１９〜図２４を用いて、本実施形態に係る貫通電極基板１０Ｂの形状について説明する。第３実施形態に用いられる基板１００Ｂは、第１実施形態の基板１００と同じなので、詳細な説明は省略する。
図１９に示すように、貫通電極基板１０Ｂは、基板１００Ｂ、貫通電極１４０Ｂ、第１積層配線３００Ｂ、および第２積層配線４００Ｂを有する。基板１００Ｂには貫通孔１１０Ｂが設けられている。貫通孔１１０Ｂの形状は、第１実施形態で説明した貫通孔１１０の形状（図１参照）と同じである。貫通孔１１０Ｂの内部には貫通電極１４０Ｂが充填されている。
第１積層配線３００Ｂは、第１絶縁層３１０Ｂ、第１配線３２０Ｂ、第２絶縁層３３０Ｂ、第２配線３４０Ｂ、および第３絶縁層３５０Ｂを有する。第１絶縁層３１０Ｂは基板１００Ｂの第２面１０４Ｂ上に配置されている。第１絶縁層３１０Ｂには開口部が設けられており、当該開口部は平面視において第２開口端１１８Ｂよりも内側の領域に設けられている。つまり、第１絶縁層３１０Ｂは貫通電極１４０Ｂに接している。第１配線３２０Ｂは第１絶縁層３１０Ｂ上に配置されており、第１絶縁層３１０Ｂに設けられた開口部を介して貫通電極１４０Ｂに接続されている。第２絶縁層３３０Ｂは第１配線３２０Ｂ上に配置されている。第２絶縁層３３０Ｂには、第１配線３２０Ｂの一部を露出する開口部が設けられている。第２配線３４０Ｂは第２絶縁層３３０Ｂ上に配置されており、第２絶縁層３３０Ｂに設けられた開口部を介して第１配線３２０Ｂに接続されている。第３絶縁層３５０Ｂは第２配線３４０Ｂ上に配置されている。第３絶縁層３５０Ｂには、第２配線３４０Ｂの一部を露出する開口部が設けられている。第３絶縁層３５０Ｂの開口部には、バンプ等の接続部材が設けられる。
第２積層配線４００Ｂは、第４絶縁層４１０Ｂ、第３配線４２０Ｂ、第５絶縁層４３０Ｂ、第４配線４４０Ｂ、および第６絶縁層４５０Ｂを有する。第４絶縁層４１０Ｂは基板１００Ｂの第１面１０２Ｂ下に配置されている。第４絶縁層４１０Ｂには開口部が設けられており、当該開口部は平面視において第１開口端１１１Ｂよりも内側の領域に設けられている。つまり、第４絶縁層４１０Ｂは貫通電極１４０Ｂに接している。第３配線４２０Ｂは第４絶縁層４１０Ｂ下に配置されており、第４絶縁層４１０Ｂに設けられた開口部を介して貫通電極１４０Ｂに接続されている。第５絶縁層４３０Ｂは第３配線４２０Ｂ下に配置されている。第５絶縁層４３０Ｂには、第３配線４２０Ｂの一部を露出する開口部が設けられている。第４配線４４０Ｂは第５絶縁層４３０Ｂ下に配置されており、第５絶縁層４３０Ｂに設けられた開口部を介して第３配線４２０Ｂに接続されている。第６絶縁層４５０Ｂは第４配線４４０Ｂ下に配置されている。第６絶縁層４５０Ｂには、第４配線４４０Ｂの一部を露出する開口部が設けられている。第６絶縁層４５０Ｂの開口部には、バンプ等の接続部材が設けられる。
第３絶縁層３５０Ｂおよび第６絶縁層４５０Ｂの開口部にそれぞれバンプ等の接続部材を設け、それぞれのバンプに対して集積回路等を実装させることで、貫通電極基板１０Ｂをインターポーザとして用いることができる。
以上のように、第３実施形態に係る貫通電極基板１０Ｂによると、貫通孔１１０Ｂの内部に配置された貫通電極１４０Ｂが第１方向Ｄ１への外力を受けた場合であっても、貫通電極１４０Ｂが貫通孔１１０Ｂから脱離することを抑制できる。
［貫通電極基板１０Ｂの製造方法］
図２０〜図２４を用いて、貫通電極基板１０Ｂの製造方法について説明する。ここでは、貫通孔１１０Ｂの一方の端部を塞ぐ蓋めっきを形成し、その蓋めっきをシードとして貫通孔１１０Ｂの内部にめっき層を成長させる方法で貫通電極を形成する方法について説明する。
図２０は、本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側にシード層を形成する工程を示す断面図である。図２０に示すように、基板１００Ｂの第１面１０２Ｂ側にシード層１４２Ｂを形成する。シード層１４２Ｂは、ＰＶＤ法（真空蒸着法またはスパッタリング法等）またはＣＶＤ法等によって形成される。シード層１４２Ｂとして、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属が用いられる。またはこれらの金属を用いた合金が用いられてもよい。これらの金属または合金は単層で用いられてもよく、積層で用いられてもよい。例えば、シード層１４２Ｂとして、後にシード層１４２Ｂ上に形成される第１めっき層１４４Ｂと同じ材料が用いられてもよい。
図２１は、本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側の開口部を塞ぐめっき層を形成する工程を示す断面図である。図２１に示すように、シード層１４２Ｂ上に第１めっき層１４４Ｂを形成する。第１めっき層１４４Ｂは、シード層１４２Ｂに通電してめっき層を成長させる電界めっき法によって形成される。第１めっき層１４４Ｂの形成は、表面に露出したシード層１４２Ｂ全体にめっき液が供給された状態で行われる。シード層１４２Ｂから第１めっき層１４４Ｂを成長させることで、貫通孔１１０Ｂの第１面１０２Ｂ側の開口部が第１めっき層１４４Ｂによって塞がれる。第１めっき層１４４Ｂを蓋めっきということができる。
図２２は、本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側から第２面側に向かってめっき層を成長させる工程を示す断面図である。図２２に示すように、第１めっき層１４４Ｂ上に第２めっき層１４６Ｂを形成する。第２めっき層１４６Ｂは、第１めっき層１４４Ｂに通電してめっき層を成長させる電界めっき法によって形成される。第２めっき層１４６Ｂの形成は、貫通孔１１０Ｂ内で露出した第１めっき層１４４Ｂにめっき液が供給された状態で行われる。第２めっき層１４６Ｂは、貫通孔１１０Ｂ内で露出した第１めっき層１４４Ｂから、貫通孔１１０Ｂ内部を第１面１０２Ｂ側から第２面１０４Ｂ側に向かって成長する。図２３に示すように、第２めっき層１４６Ｂは、貫通孔１１０Ｂ内部を満たし、さらに成長して基板１００Ｂの第２面１０４Ｂ側にも形成される。このとき、第２面１０４Ｂ側の第２めっき層１４６Ｂは、貫通孔１１０Ｂから第２面１０４Ｂ側の外部に向かって放射状に成長するため、図２３のようにドーム状に形成される。第２めっき層１４６Ｂを形成する際に、第１めっき層１４４Ｂ全体にめっき液が供給された状態で行われてもよい。つまり、第２めっき層１４６Ｂが貫通孔１１０Ｂ内部だけでなく、第１めっき層１４４Ｂの下方に形成されてもよい。
図２４は、本開示の一実施形態に係る貫通電極基板の製造方法において、第１面側に形成されたシード層およびめっき層、ならびに第２面側に形成されためっき層を研磨する工程を示す断面図である。図２４に示すように、第１面１０２Ｂ下に形成されたシード層１４２Ｂおよび第１めっき層１４４Ｂが研磨され、基板１００Ｂの第１面１０２Ｂが露出する。同様に、第２面１０４Ｂ上に形成された第２めっき層１４６Ｂが研磨され、基板１００Ｂの第２面１０４Ｂが露出する。図２４に示すように、上記の製造方法で貫通電極基板１０Ｂを製造した場合、貫通孔１１０Ｂの内部の第１面１０２Ｂ側には研磨されなかったシード層１４２Ｂが残存するが、第２面１０４Ｂ側にはシード層は存在しない。しかし、図１９およびその他の図面では、説明の便宜上、貫通孔１１０Ｂ内部に形成されたシード層１４２Ｂを省略した。図２４に示した基板１００Ｂに対して絶縁層および導電層を成膜し、フォトリソグラフィーおよびエッチングを繰り返すことで、第２面１０４Ｂおよび第１面１０２Ｂにそれぞれ第１積層配線３００Ｂおよび第２積層配線４００Ｂを形成する。
以上のように、第３実施形態に係る貫通電極基板１０Ｂの製造方法によると、貫通孔１１０Ｂの径が第１面１０２Ｂから第２面１０４Ｂに向かって徐々に大きくなっているため、第２めっき層１４６Ｂを第１面１０２Ｂ側から成長させた場合に第２めっき層１４６Ｂにボイドが形成されることを抑制できる。さらに、第１開口端１１１Ｂの直径が第２開口端１１８Ｂの直径よりも小さいため、第１面１０２Ｂ側の開口部が第１めっき層１４４Ｂによって塞がれる時間を短縮することができる、という利点がある。
また、本実施形態の貫通電極基板１０Ｂは、図１に示す貫通電極基板１０と同様に、第２領域１０７の貫通孔１１０の第２内壁１１４には、線状模様１２２の凹凸形状が形成されている。したがって、第２めっき層１４６Ｂの成長方向が線状模様１２２Ｂの線が延びる方向に制御される。第２めっき層１４６Ｂの成長方向が上記のように制御されることで、第２めっき層１４６Ｂの結晶性も制御される。この制御によって、第２めっき層１４６Ｂの結晶粒の粒径は、線状模様１２２Ｂの線が延びる方向に大きくなるため、電気抵抗が低く、エレクトロマイグレーション等のストレスに強い貫通電極１４０Ｂを実現することができる。
＜第４実施形態＞
［貫通電極基板１０Ｃの構造］
図２５を用いて、本実施形態に係る貫通電極基板１０Ｃの形状について説明する。第４実施形態に用いられる基板１００Ｃ、第１積層配線３００Ｃ、および第２積層配線４００Ｃは、第３実施形態の基板１００Ｂ、第１積層配線３００Ｂ、および第２積層配線４００Ｂと同じなので、詳細な説明は省略する。以下の説明において、第３実施形態の貫通電極基板１０Ｂとの相違点について説明する。
図２５に示すように、貫通電極基板１０Ｃの貫通電極１５０Ｃは、貫通孔１１０Ｃの第１内壁１１２Ｃ、第２内壁１１４Ｃ、第３内壁１１６Ｃ、第１面１０２Ｃ、および第２面１０４Ｃに沿って配置されている。貫通孔１１０Ｃの貫通電極１５０Ｃよりも内側には間隙１６０Ｃが設けられている。つまり、貫通電極基板１０Ｃにおいて、貫通孔１１０Ｃは貫通電極１５０Ｃによって充填されていない。第１絶縁層３１０Ｃの開口部は、基板１００Ｃの第２面１０４Ｃ上に設けられている。つまり、第１絶縁層３１０Ｃの開口部は、平面視において貫通孔１１０Ｃと重畳しない領域に設けられている。第１絶縁層３１０Ｃと同様に、第４絶縁層４１０Ｃの開口部も、基板１００Ｃの第１面１０２Ｃ下に設けられている。つまり、第４絶縁層４１０Ｃの開口部は、平面視において貫通孔１１０Ｃと重畳しない領域に設けられている。
貫通電極１５０Ｃは、ＰＶＤ法（真空蒸着法またはスパッタリング法等）によって、第１面１０２Ｃ側および第２面１０４側のそれぞれの面側から形成される。なお、貫通電極１５０Ｃの形成と同じ工程で、第１面１０２Ｃ上および第２面１０４Ｃ上に、貫通電極１５０Ｃとは電気的に独立した配線が形成されてもよい。貫通電極１５０Ｃは、ＰＶＤ法で金属薄膜を形成した後に、当該金属薄膜をシード層として、その上に電解めっき法によってめっき層を形成しても良い。この場合、ＰＶＤ法によって数１００ｎｍの金属薄膜を形成し、その上にめっき層を数μｍ形成することで、貫通電極１５０Ｃを形成しても良い。貫通電極１５０Ｃは、ＰＶＤ法以外に無電解めっき法によって形成されてもよい。無電解めっき法は、例えば少なくとも銅イオンを含むめっき液を貫通孔１１０Ｃの側壁、第１面１０２Ｃ、および第２面１０４Ｃに接触させることで、めっき液が接触した領域にめっき層を成長させる方法である。めっき液は、例えば銅イオンを提供するための硫酸銅などの銅化合物、ならびにホルムアルデヒドおよび水酸化ナトリウムなどの添加物を含む。なお、上記のように、無電解めっき法で第１めっき層を形成した後に、当該第１めっき層をシード層として、その上に電界めっき法によって第２めっき層を形成してもよい。
第１絶縁層３１０Ｃおよび第４絶縁層４１０Ｃはシート状の絶縁材料を貼り付けることで形成されてもよい。このような構造の場合、第１絶縁層３１０Ｃおよび第４絶縁層４１０Ｃとしてガスや水分が透過しやすい材料を用いることが好ましい。第１絶縁層３１０Ｃおよび第４絶縁層４１０Ｃがガスや水分を透過することで、間隙１６０Ｃにガスや水分が充満しても、それらのガスや水分は第１絶縁層３１０Ｃおよび第４絶縁層４１０Ｃを通過して間隙１６０Ｃから外に放出される。したがって、間隙１６０Ｃの内圧が上昇することに起因する破裂などの問題を抑制することができる。
以上のように、第４実施形態に係る貫通電極基板１０Ｃによると、貫通孔１１０Ｃの内部に配置された貫通電極１５０Ｃが第１方向Ｄ１への外力を受けた場合であっても、貫通電極１５０Ｃが貫通孔１１０Ｃから脱離することを抑制できる。さらに、貫通電極１５０Ｃが貫通孔１１０Ｃ内部に充填されないため、貫通電極１５０Ｃに用いられる材料の消費量が低減され、貫通電極１５０Ｃを形成する時間が短縮される。したがって、貫通電極基板１０Ｃの製造コストを低減することができる。
＜第５実施形態＞
［貫通電極基板１０Ｄの構造］
図２６を用いて、本実施形態に係る貫通電極基板１０Ｄの形状について説明する。第５実施形態に用いられる基板１００Ｄ、貫通電極１５０Ｄ、第１積層配線３００Ｄ、および第２積層配線４００Ｄは、第４実施形態の基板１００Ｃ、貫通電極１５０Ｃ、第１積層配線３００Ｃ、および第２積層配線４００Ｃと同じなので、詳細な説明は省略する。以下の説明において、第４実施形態の貫通電極基板１０Ｃとの相違点について説明する。
図２６に示すように、貫通孔１１０Ｄの貫通電極１５０Ｄよりも内側には充填材１７０Ｄが配置されている。つまり、図２５に示した間隙１６０Ｃが充填材１７０Ｄで充填されている。充填材１７０Ｄは絶縁性であってもよく、導電性であってもよい。充填材１７０Ｄは樹脂材料であってもよく、無機材料であってもよい。図２６では、図２５と同様に、第１絶縁層３１０Ｄの開口部は、基板１００Ｄの第２面１０４Ｄ上に設けられているが、この構造に限定されない。例えば、図１９と同様に、第１絶縁層３１０Ｄの開口部が、平面視において貫通孔１１０Ｄと重畳する領域に設けられていてもよい。
以上のように、第５実施形態に係る貫通電極基板１０Ｄによると、貫通孔１１０Ｄの内部に配置された貫通電極１５０Ｄが第１方向Ｄ１への外力を受けた場合であっても、貫通電極１５０Ｄが貫通孔１１０Ｄから脱離することを抑制できる。さらに、貫通孔１１０Ｄの貫通電極１５０Ｄよりも内側が充填材１７０Ｄによって充填されていることで、第１絶縁層３１０Ｄおよび第４絶縁層４１０Ｄの形成における制限が緩和される。
〈第６実施形態〉
第６実施形態では、第３実施形態〜第５実施形態に示す貫通電極基板１０Ｂ〜１０Ｄを用いて製造される半導体装置について説明する。以下の説明では、第３実施形態〜第５実施形態に示す貫通電極基板１０Ｂ〜１０Ｄをインターポーザとして用いた半導体装置について説明する。
図２７は、本開示の一実施形態に係る貫通電極基板を用いた半導体装置を示す断面図である。半導体装置１０００は、３つの貫通電極基板１３１０、１３２０、１３３０が積層され、例えば、ＤＲＡＭ等の半導体素子が形成されたＬＳＩ基板１４００に接続されている。貫通電極基板１３１０は、接続端子１５１１および接続端子１５１２を有している。貫通電極基板１３２０は、接続端子１５２１および接続端子１５２２を有している。貫通電極基板１３３０は、接続端子１５３２を有している。接続端子１５１１、１５２１は、例えば図１９に示した第３絶縁層３５０Ｂに設けられた開口部において露出された第２配線３４０Ｂに相当する。接続端子１５１２、１５２２、１５３２は、例えば図１９に示した第６絶縁層４５０Ｂに設けられた開口部において露出された第４配線４４０Ｂに相当する。
貫通電極基板１３１０、１３２０、１３３０の各々の基板の材質は異なっていてもよい。接続端子１５１２は、バンプ１６１０によってＬＳＩ基板１４００の接続端子１５００と接続されている。接続端子１５１１は、バンプ１６２０によって接続端子１５２２と接続されている。接続端子１５２１は、バンプ１６３０によって接続端子１５３２と接続されている。バンプ１６１０、１６２０、１６３０として、例えば、インジウム、銅、金等の金属が用いられる。
貫通電極基板の積層数は３層に限らず、２層であってもよく４層以上であってもよい。対向する貫通電極基板同士の接続は、バンプを介した接続に限定されず、共晶接合など他の接合技術を用いてもよい。その他の接続方法として、ポリイミド、エポキシ樹脂等を塗布、焼成することによって、対向する貫通電極基板同士が接着されてもよい。
図２８は、本開示の一実施形態に係る貫通電極基板を用いた半導体装置の別の例を示す断面図である。図２８に示す半導体装置１０００は、ＭＥＭＳデバイス、ＣＰＵ、メモリ等の半導体チップ（ＬＳＩチップ）１４１０、１４２０、および貫通電極基板１３００が積層され、ＬＳＩ基板１４００に接続されている。
半導体チップ１４１０と半導体チップ１４２０との間に貫通電極基板１３００が配置されている。半導体チップ１４１０と貫通電極基板１３００とはバンプ１６４０によって接続されている。半導体チップ１４２０と貫通電極基板１３００とはバンプ１６５０によって接続されている。ＬＳＩ基板１４００上に半導体チップ１４１０が載置され、ＬＳＩ基板１４００と半導体チップ１４２０とはワイヤ１７００によって接続されている。この例では、貫通電極基板１３００は、それぞれ機能の異なる複数の半導体チップを接続する役割を果たしており、多機能の半導体装置が実現される。例えば、半導体チップ１４１０を３軸加速度センサとし、半導体チップ１４２０を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現することができる。
半導体チップがＭＥＭＳデバイスなどのセンサの場合、センシング結果がアナログ信号で出力される場合がある。この場合、ローパスフィルタ、アンプ等が半導体チップまたは貫通電極基板１３００に形成されてもよい。
図２９は、本開示の一実施形態に係る貫通電極基板を用いた半導体装置のさらに別の例を示す断面図である。上記２つの例（図２７および図２８）は３次元実装であったが、図２９に示す例は２次元と３次元との併用実装に適用した例である（２．５次元という場合もある）。図２９に示す例では、ＬＳＩ基板１４００には、６つの貫通電極基板１３１０、１３２０、１３３０、１３４０、１３５０、１３６０が積層されている。ただし、全ての貫通電極基板が積層されているだけでなく、基板面内方向にも並んで配置されている。これらの貫通電極基板の各々の基板の材質は異なっていてもよい。
図２９では、ＬＳＩ基板１４００上に貫通電極基板１３１０、１３５０が接続され、貫通電極基板１３１０上に貫通電極基板１３２０、１３４０が接続され、貫通電極基板１３２０上に貫通電極基板１３３０が接続され、貫通電極基板１３５０上に貫通電極基板１３６０が接続されている。図２９に示すように、これらの貫通電極基板を複数の半導体チップを接続するためのインターポーザとして用いることができ、２次元と３次元との併用実装が可能である。なお、貫通電極基板１３３０、１３４０、１３６０などが半導体チップに置き換えられてもよい。
図３０は、本開示の一実施形態に係る貫通電極基板をインターポーザとして用いた電子機器の一例を示す図である。図３０に示すように、第３実施形態〜第５実施形態に示す貫通電極基板１０Ｂ〜１０Ｄは、ノート型パーソナルコンピュータ２０００、タブレット端末２５００、携帯電話３０００、スマートフォン４０００、デジタルビデオカメラ５０００、デジタルカメラ６０００等に用いられる。上記の電子機器の他にも、貫通電極基板１０Ｂ〜１０Ｄは、デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等にも用いることができる。
なお、本開示は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０：貫通電極基板、 １００：基板、 １０２：第１面、 １０４：第２面、 １０６：第１領域、 １０７：第２領域、 １０８：第３領域、 １１０：貫通孔、 １１１：第１開口端、 １１２：第１内壁、 １１４：第２内壁、 １１６：第３内壁、 １１８：第２開口端、 １２０：粒状模様、 １２１Ａ、１２３Ａ：凸部、 １２２：線状模様、 １３０：突出部、 １４０Ｂ、１５０Ｃ：貫通電極、 １４２Ｂ：シード層、 １４４Ｂ：第１めっき層、 １４６Ｂ：第２めっき層、 １６０Ｃ：間隙、 １７０Ｄ：充填材、 ２００：処理ステージ、 ２１０：保護フィルム、 ２２０：光源、 ２２２：レーザ光、 ２３０：レンズユニット、 ２４０：変質層、 ２４２：第１変質層、 ２４４：第２変質層、 ２４６Ａ’：凹部、 ２４８Ａ’：ダメージ部、 ２５０：容器、 ２６０：薬液、 ３００：第１積層配線、 ３１０Ｂ：第１絶縁層、 ３２０Ｂ：第１配線、 ３３０Ｂ：第２絶縁層、 ３４０Ｂ：第２配線、 ３５０Ｂ：第３絶縁層、 ４００Ｂ：第２積層配線、 ４１０Ｂ：第４絶縁層、 ４２０Ｂ：第３配線、 ４３０Ｂ：第５絶縁層、 ４４０Ｂ：第４配線、 ４５０Ｂ：第６絶縁層、 １０００：半導体装置、 １３００、１３１０、１３２０、１３３０、１３４０、１３５０、１３６０：貫通電極基板、 １４００：基板、 １４１０、１４２０：半導体チップ（ＬＳＩチップ）、 １５００、１５１１、１５１２、１５２１、１５２２、１５３２：接続端子、 １６１０、１６２０、１６３０、１６４０、１６５０：バンプ、 １７００：ワイヤ、 ２０００：ノート型パーソナルコンピュータ、 ２５００：タブレット端末、 ３０００：携帯電話、 ４０００：スマートフォン、 ５０００：デジタルビデオカメラ、 ６０００：デジタルカメラ

Claims (14)

  1. 第１面、前記第１面とは反対側の第２面、並びに前記第１面及び前記第２面を貫通する貫通孔が設けられた基板であって、
    前記貫通孔の内壁は、前記第１面側から第１内壁、第２内壁、および第３内壁に区分され、
    前記第１面側における前記貫通孔の第１開口端の径は、前記第２面側における前記貫通孔の第２開口端の径よりも小さく、
    前記第３内壁の前記第１面および前記第２面に対する傾斜角は、前記第１内壁および前記第２内壁の前記第１面および前記第２面に対する傾斜角よりも小さい前記基板と、
    前記貫通孔の内部に配置され、前記第１面側に設けられた配線と前記第２面側に設けられた配線とを電気的に接続する貫通電極と、
    を備える貫通電極基板。
  2. 前記第１内壁の表面形状は、粒状模様の凹凸形状である、請求項１に記載の貫通電極基板。
  3. 前記第２内壁の表面形状は、前記第１面および前記第２面に交差する方向に延びる線状模様の凹凸形状である、請求項２に記載の貫通電極基板。
  4. 前記第２内壁の表面形状は、前記第１内壁の凹凸形状よりも前記第１面および前記第２面に交差する方向に延長された粒状模様の凹凸形状である、請求項２に記載の貫通電極基板。
  5. 前記第２内壁の表面形状は、前記第１面および前記第２面に交差する方向に延びる線状模様の凹凸形状である、請求項１に記載の貫通電極基板。
  6. 前記第２内壁の表面形状は、前記第１内壁の凹凸形状よりも前記第１面および前記第２面に交差する方向に延長された粒状模様の凹凸形状である、請求項１に記載の貫通電極基板。
  7. 前記第１内壁の表面形状は、凹凸形状であり、
    前記第２内壁の表面形状は、前記第１内壁の表面形状の凹凸形状とは異なり、前記第１面および前記第２面に交差する方向に延びる凹凸形状である、請求項１に記載の貫通電極基板。
  8. 前記第２開口端付近の前記第２面上に、前記第２面から前記第１面とは反対方向に突出する突出部をさらに有する、請求項１乃至７のいずれか一に記載の貫通電極基板。
  9. 前記突出部は、平面視において前記第２開口端を連続して囲む、請求項８に記載の貫通電極基板。
  10. 前記貫通電極は、前記貫通孔の内部を充填する、請求項１乃至７のいずれか一に記載の貫通電極基板。
  11. 前記貫通電極は、前記第１内壁、前記第２内壁、および前記第３内壁に配置され、
    前記貫通孔の前記貫通電極よりも内側には間隙が設けられている、請求項１乃至７のいずれか一に記載の貫通電極基板。
  12. 前記間隙に配置された充填材をさらに有する、請求項１１に記載の貫通電極基板。
  13. 請求項１乃至７のいずれか一に記載の貫通電極基板と、
    前記基板の前記貫通電極に接続されたＬＳＩ基板と、
    前記基板の前記貫通電極に接続された半導体チップと、
    を有する、半導体装置。
  14. 第１面、前記第１面とは反対側の第２面、並びに前記第１面及び前記第２面を貫通する貫通孔が設けられ、前記貫通孔の前記第１面側の第１開口端の径が前記貫通孔の前記第２面側の第２開口端の径よりも小さい基板を用いた貫通電極基板の製造方法であって、
    前記第１面側にシード層を形成し、
    前記シード層上に、前記第１開口端を塞ぐ第１めっき層を形成し、
    前記第１めっき層上に、前記第１面側から前記第２面側に向かって第２めっき層を形成する貫通電極基板の製造方法。
JP2018551082A 2016-11-17 2017-10-13 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法 Withdrawn JPWO2018092480A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016223897 2016-11-17
JP2016223897 2016-11-17
PCT/JP2017/037220 WO2018092480A1 (ja) 2016-11-17 2017-10-13 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法

Publications (1)

Publication Number Publication Date
JPWO2018092480A1 true JPWO2018092480A1 (ja) 2019-10-17

Family

ID=62146495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018551082A Withdrawn JPWO2018092480A1 (ja) 2016-11-17 2017-10-13 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法

Country Status (4)

Country Link
US (1) US20190273038A1 (ja)
JP (1) JPWO2018092480A1 (ja)
TW (1) TW201919457A (ja)
WO (1) WO2018092480A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7195261B2 (ja) 2017-10-04 2022-12-23 ギガフォトン株式会社 レーザ加工方法
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
KR20210076930A (ko) * 2018-10-19 2021-06-24 코닝 인코포레이티드 비아를 포함하는 장치 및 비아를 제조하는 방법 및 물질
JP7486934B2 (ja) * 2018-12-25 2024-05-20 Tdk株式会社 回路基板
JP7492969B2 (ja) 2019-02-21 2024-05-30 コーニング インコーポレイテッド 銅金属化貫通孔を有するガラスまたはガラスセラミック物品およびその製造方法
US20230300983A1 (en) * 2020-07-29 2023-09-21 Kyocera Corporation Circuit substrate and method for manufacturing the same
CN117063620A (zh) * 2021-02-15 2023-11-14 大日本印刷株式会社 贯通电极基板
TW202331945A (zh) * 2021-11-10 2023-08-01 日商大日本印刷股份有限公司 貫通電極基板，組裝基板及貫通電極基板的製造方法
JP7067666B1 (ja) 2021-11-30 2022-05-16 凸版印刷株式会社 多層配線基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197811A (ja) * 2001-12-27 2003-07-11 Hitachi Ltd ガラス基板及びその製造方法、並びに配線基板、半導体モジュール
JP4552770B2 (ja) * 2005-06-21 2010-09-29 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
WO2009069791A1 (ja) * 2007-11-28 2009-06-04 Kyocera Corporation 配線基板、実装構造体及び配線基板の製造方法
JP5083906B2 (ja) * 2008-10-30 2012-11-28 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
JP2010205953A (ja) * 2009-03-04 2010-09-16 Furukawa Electric Co Ltd:The プリント配線板の層間接続穴及びその層間接続穴の製造方法
JP6458429B2 (ja) * 2014-09-30 2019-01-30 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法

Also Published As

Publication number Publication date
WO2018092480A1 (ja) 2018-05-24
US20190273038A1 (en) 2019-09-05
TW201919457A (zh) 2019-05-16

Similar Documents

Publication Publication Date Title
WO2018092480A1 (ja) 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法
TWI470751B (zh) 組裝後平坦化之微電子元件
JP6596906B2 (ja) 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
US11996383B2 (en) Bonded semiconductor devices and methods of forming the same
US20230335465A1 (en) Through electrode substrate and semiconductor device
JP6561635B2 (ja) 貫通電極基板及びその製造方法
JP2016072433A (ja) 貫通電極基板及びその製造方法
JP5994825B2 (ja) 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
JP6446934B2 (ja) 導電材スルーホール基板及びその製造方法
JP6369653B1 (ja) 貫通電極基板および半導体装置
JP6658846B2 (ja) 貫通電極基板
JP2018174343A (ja) 貫通電極基板および半導体装置
JP7010314B2 (ja) 貫通電極基板
JP6435893B2 (ja) 貫通電極基板の製造方法
JP7088271B2 (ja) 貫通電極基板および半導体装置
JP6380486B2 (ja) 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
JP2022130437A (ja) 貫通電極基板および半導体装置
JP2023075206A (ja) 貫通電極基板および半導体装置
JP2003218277A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2017041558A (ja) 貫通電極基板及びその製造方法
JP2017069411A (ja) 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20191204