JP7133854B2 - 超伝導複合量子計算回路 - Google Patents
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Description
以下、図面を参照しながら本発明の実施形態について詳しく説明する。図1は、本実施形態に係る超伝導複合量子計算回路QCの構成の一例を示す図である。超伝導複合量子計算回路QCは、回路基板1と、第1接地電極2と、第2接地電極3とを備える。回路基板1は、第1接地電極2と、第2接地電極3とにより挟まれている。
回路基板1からみて第1接地電極2が備えられる側を上側、回路基板1からみて第2接地電極3が備えられる側を下側という。
回路基板1の誘電体基板上において、隣接する量子ビット4-4、量子ビット4-3、量子ビット4-5、及び量子ビット4-6のように隣接する4つの量子ビット4を頂点とする四角形の領域を、間隙接地領域Yという。図1では、間隙接地領域Yの一例として、第1間隙接地領域Y1及び第1間隙接地領域Y2が示されている。
基板表面Sでは、観測用領域X、及び観測用領域Xを囲む間隙接地領域Yのパターンが繰り返されている。図1では、当該パターンのうちの一部が示されている。
第1非接触部20は、基板表面Sのうちの第1面S1と接触していない。第1非接触部20と、第1面S1との間の距離は、一例として、制御信号周波数が10GHz程度の場合に数十から数百ミクロンである。第1非接触部20(第2非接触部30も同様)の幅および高さは制御信号の波長より小さなサイズである。第1非接触部20は、基板表面Sのうちの第1面S1に形成される配線パターンCPの形状に応じた形状である。
第1接触部21は、回路基板1の第1面S1に形成される第1接地パターンGP1に、上面超伝導マイクロバンプ12-1を介して接する。上面超伝導マイクロバンプ12-1は、一例として、接地パターンGPの展延性よりも高い展延性を有する超伝導体である。上面超伝導マイクロバンプ12-1は、第1展延部12の一例である。
図2は、本実施形態に係る基板表面Sのうちの観測用領域X1の上面図である。
図2では、第1非接触部20の一例として、第1非接触部20-3、第1非接触部20-4、第1非接触部20-5、及び第1非接触部20-6が示されている。
量子ビット4は、超伝導薄膜上に形成された超伝導量子ビットである。ここで図4及び図5を参照し、量子ビット4について説明する。
図4は、本実施形態に係る量子ビット4の一例を示す図である。量子ビット4は、内側円盤40と、外リング41と、ジョセフソン接合42と、量子ビット手部43-1と、量子ビット手部43-2とを備える。内側円盤40と、外リング41と、量子ビット手部43-1と、量子ビット手部43-2とは、それぞれ金属電極である。
外リング41は、基板上面接地電極11により周囲を囲まれている。基板上面接地電極11-1及び基板上面接地電極11-2は、基板上面接地電極11の一例である。
図5は、本実施形態に係る第1等価回路4Cの一例を示す図である。同心円の金属電極である内側円盤40と外リング41との間には、キャパシタ―Cdqが形成される。第1等価回路4Cでは、キャパシタ―Cdqと、ジョセフソン接合42に由来するインダクターによって、非線形なLC共振器LCRが形成される。キャパシタ―Cdqは容量Cqをもつ。
内側円盤40と接地部GEとの間には、第1キャパシタ―Cd1が形成される。第1キャパシタ―Cd1は第1容量C1をもつ。第1容量C1は、内側円盤40と基板上面接地電極11との距離によって主に決まる。図4の例では、内側円盤40と基板上面接地電極11との距離は、内側円盤40の半径によって決まる。
外リング41と接地部GEとの間には、第2キャパシタ―Cd2が形成される。第2キャパシタ―Cd2は第2容量C2をもつ。第2容量は、外リング41と基板上面接地電極11との距離によって主に決まる。外リング41と基板上面接地電極11との距離は、外リング41の半径によって決まる。
量子ビット4では、第2容量C2が第1容量C1よりも大きいため、不要輻射電界Eによる電位の変動は、外リング41を介して接地部GEへと伝搬する。つまり、第2キャパシタ―Cd2は、いわゆるバイパスコンデンサーとして機能する。
第2接地電極3は、一例として、アルミニウム電極である。第2接地電極3は、第2非接触部30と、第2接触部31とを備える。
つまり、第2接地電極3は、接地パターンGPの展延性よりも高い展延性を有する超伝導体によって形成される第2展延部14を介して接地パターンGPに接する。
観測用信号線5Bは、量子ビット4の状態の観測結果を信号(観測信号という)として取り出すための制御信号線5である。観測信号は、観測用信号線5Bをプローブ信号が伝達し、観測電極8の第2面S2において当該プローブ信号が反射することによって、量子ビット4の状態の観測結果を反映して生成される。
また、制御信号線5は、第1面S1に形成される配線パターンCPに含まれる量子ビット4の位置に応じた第2面S2の位置である量子ビット対応位置に対応する位置に第2接地電極3が有する第2非接触部30の内部に配置され、量子ビット4に制御信号を供給する。制御信号線5は、量子ビット4が配置される回路基板1の基板表面Sに対して、垂直な方向から配置される。つまり、制御信号線5は、3次元の構造に基づいて配置される。
図6は、本実施形態に係るフィルタパターン6の一例を示す図である。フィルタパターン6は、量子ビット4の位置に応じた第2面S2の位置である量子ビット対応位置に備えられる。
図6において、間隙部61-1~61-4は、間隙部61の一例である。図6において、接続電極62-1~62-4は、接続電極62の一例である。
図7は、本実施形態に係る第2等価回路4Caの一例を示す図である。第2等価回路4Ca(図7)と、第1等価回路4C(図5)とを比較すると、制御用信号線5A、インダクターIds、及び第3キャパシタ―Cdcが異なるが、他の構成要素(第1キャパシタ―Cd1、第2キャパシタ―Cd2、LC共振器LCR、内側円盤40、外リング41、量子ビット手部43-1、量子ビット手部43-2、及び接地部GE)が持つ機能は同じである。図7では、図5の第1等価回路4Cと異なる部分を中心に説明する。
接続電極62は、第3キャパシタ―Cdcと並列に備えられるインダクターIdsを形成する。インダクターIdsは、制御用信号線5Aと接地部GEとを接続する。インダクターIdsは、インダクタンスLsをもつ。
駆動電界EDは、制御用信号線5Aに流れる制御電流による電界である。
制御用信号線5Aから供給される制御電流を制御電流Iとし、制御電流Iのうち第3キャパシタ―Cdcの側に流れる電流成分を電流Icとし、制御電流IのうちインダクターIdsの側に流れる電流成分を電流ILとする。制御電流Iの大きさを大きさiとし、電流Icの大きさを大きさiCとし、電流ILの大きさを大きさiLとする。
LC共振器LCRに流れる電流は、電流Icの、第1キャパシタ―Cd1の側に流れる電流成分と第2キャパシタ―Cd2の側に流れる電流成分とのうち、第2キャパシタ―Cd2の側に流れる電流成分となる。LC共振器LCRに流れる電流の大きさは、式(1)のように表される。
ここで制御電流Iの大きさを大きさiは、式(2)のように表される。
図8は、本実施形態に係る第3キャパシタ―Cdcに流れる電流Icの制御電流Iの周波数ωに対する関係の一例を示す図である。グラフG1は、制御電流Iの周波数ωの対数に対する電流Icの大きさiCの対数を示す。ここでグラフG1の横軸は、制御電流Iの周波数ωは、インダクターIdsと第3キャパシタ―CdcとのLC共振器の共振周波数によって規格化されている。
図9は、本実施形態に係る超伝導複合量子計算回路QCの量子ビット4の部分の断面の一例を示す図である。
制御用信号線5Aは、接触ばねピン50Aと、同軸線誘電体部52Aとを備える。接触ばねピン50Aは、ばね51Aを内部に含み、ばね51Aの弾性力により回路基板1を第1接地電極2に押し付ける。同軸線誘電体部52Aは、接触ばねピン50Aを第2接地電極3から絶縁する。同軸線誘電体部52Aの形状は円筒状であり、図9では、同軸線誘電体部52Aの断面の一例として、同軸線誘電体部52A-1及び同軸線誘電体部52A―2が示されている。
なお、導電接触部14-1及び導電接触部14-2に代えて、超伝導マイクロバンプが備えられてもよい。
付勢部材Pは、第1接地電極2を回路基板1の第1面S1に押し付けることにより、第1接地電極2を回路基板1に密着させ、かつ回路基板1を第2接地電極3に密着させる。付勢部材Pは、一例として、板ばね、または接触ばねピンである。
このような構成により基板下面接地電極13-1と基板下面接地電極13-2は第2接地電極3に密着し、これらの電位が接地部GEの電位と均一化される。これによって第2容量C2を介して外リング41の電位も実効的に接地部GEと同一になるため、量子ビットへの制御信号をほぼ漏洩・漏話なく量子ビットを構成する内側円盤40とジョセフソン接合42に到達させることができる。
超伝導共振器7は、量子ビット4と相互作用することによって量子ビット4の状態を読み出す。隣接する4つの超伝導共振器7-1~7-4は、観測電極8によって集約される。上述したように、読みだされた量子ビット4の状態は、観測電極8を介して観測用信号線5Bに観測信号として取り出される。
観測電極8は、観測基板貫通電極80を備える。観測基板貫通電極80は、回路基板1において備えられる場所が異なる以外は、貫通電極10と同一の特徴を備える。
つまり、制御信号線5は、第1面S1に形成される配線パターンCPに含まれる量子ビット4の位置に対応する位置に第1接地電極2が有する第1非接触部20の内部に配置されてもよい。
回路基板1は、量子ビット4と量子ビット4の状態を観測する観測電極8とを含む回路素子の配線パターンCPと、接地電位である接地パターンGPとが基板表面Sに形成され、基板表面Sのうちの第1面S1に形成される第1接地パターンGP1と、第1面S1の裏面である第2面S2に形成される第2接地パターンGP2とを基板内部において接続する貫通電極10を備える。
第1接地電極2は、回路基板1の第1面S1に形成される第1接地パターンGP1に接する第1接触部21と、第1面S1に形成される配線パターンCPの形状に応じた形状の第1非接触部20とを備える。
第2接地電極3は、回路基板1の第2面S2に形成される第2接地パターンGP2に接する第2接触部31を備える。
貫通電極10は、回路基板1内の不要な電磁モードが発生することを抑制し、量子ビット4間の制御信号の広範囲への漏話を抑制できる。
ここで第1接地電極2は、接地パターンGPの展延性よりも高い展延性を有する超伝導体によって形成される第1展延部12を介して接地パターンGPに接する。
第2接地電極3は、接地パターンGPの展延性よりも高い展延性を有する超伝導体によって形成される第2展延部14を介して接地パターンGPに接する。
本実施形態に係る超伝導複合量子計算回路QCでは、量子ビットを形成する二つの金属電極のうち片側の金属電極を接地電極へ短絡しないことにより、接地電極面の電位揺らぎの影響を排除できる。
一方、本実施形態に係る超伝導複合量子計算回路QCでは、制御信号線5を回路基板1の下側の第2面S2または上側の第1面S1に配置する三次元構造をとることにより、量子ビット4の数に依らず一定の配線パターンCPの密度を確保できる。本実施形態に係る超伝導複合量子計算回路QCでは、量子ビット4の数に依らず一定の配線パターンCPの密度を確保できるため、回路の大規模化に向けた拡張性を担保可能である。
上述した実施形態においては、量子ビット4を構成する金属電極である内側円盤40と、外リング41とが同心円の金属電極を形成する場合について説明したが、量子ビット4を構成する金属電極の形状は同心円に限らない。
ここで図12~18を参照し、量子ビット4を構成する金属電極の形状の変形例について説明する。変形例では、上述した実施形態の量子ビット4を構成する金属電極(図4)と異なる部分を中心に説明する。
外リング41aは、外リング41(図4)と異なり、閉じておらず、間隙44aを有する。
外リング41bは、外リング41(図4)と異なり、閉じておらず、間隙44bを有する。外リング41bは、外リング41a(図12)と異なり、量子ビット手部43bと直接には繋がっていない。
第1長方形40cと、第2長方形41cとは、ジョセフソン接合42cにより接続される。第1長方形40cと基板上面接地電極11c-6との距離は、第1容量C1の値が第2容量C2に比べて十分に小さくなる程度に大きい。図14では、一例として、第1長方形40cの面積を小さくして、第1長方形40cと基板上面接地電極11c-6との距離を大きくしている。第2長方形41cの第1長方形40cと対向する辺の長さは、第1長方形40cの第2長方形41cと対向する辺の長さに比べて長い。
量子ビット手部43c-1及び量子ビット手部43c-2は、第2長方形41cに直接には繋がっていない。
第1長方形40dと基板上面接地電極11d-6との距離は、第1容量C1の値が第2容量C2に比べて十分に小さくなる程度に大きい。図15では、一例として、第1長方形40dの面積を小さくして、第1長方形40dと基板上面接地電極11d-6との距離を大きくしている。図15に示す例では、第2長方形41dの第1長方形40dと対向する辺の長さと、第1長方形40dの第2長方形41dと対向する辺の長さとは等しい。なお、第2長方形41dの第1長方形40dと対向する辺の長さと、第1長方形40dの第2長方形41dと対向する辺の長さとは、図14の第1長方形40c及び第2長方形41cのように等しくなくてもよい。
量子ビット手部43d-1は、屈曲した先端部46d-1を有し、量子ビット手部43d-2は屈曲した先端部46d-2を有する。基板上面接地電極11d-5は、凸部110dを有する。先端部46d-1、先端部46d-2、及び凸部110dは、第2長方形41dに対向する。図15の量子ビット4dでは、先端部46d-1、先端部46d-2、及び凸部110dのため、先端部46d-1、先端部46d-2、及び凸部110dが備えられない場合に比べて第2容量C2が大きくなる。
第1長方形40eと、十字41eとは、ジョセフソン接合42eにより接続される。
基板上面接地電極11e-5及び基板上面接地電極11e-6の形状の形状と、基板上面接地電極11-5(図4)、及び基板上面接地電極11-6(図4)とは、第1長方形40eと、十字41eの形状に応じて異なる。
量子ビット4f(図17)と、量子ビット4e(図16)とでは、第1長方形40f(図17)と基板上面接地電極11f-2(図17)との距離は、第1長方形40e(図16)と基板上面接地電極11e-2(図16)との距離よりも大きくなっている点が異なる。この一例では、基板上面接地電極11e-2(図16)の十字41e(図16)及び第1長方形40e(図16)に対向する部分の形状が直線であるのに対して、基板上面接地電極11f-2(図17)の十字41f(図17)及び第1長方形40f(図17)に対向する部分の形状が曲線であることによって、第1長方形40f(図17)と基板上面接地電極11f-2(図17)との距離が大きくなっている。
量子ビット4f(図17)では、第1長方形40f(図17)と基板上面接地電極11f-2(図17)との距離が大きいため、量子ビット4e(図16)に比べて第1容量C1が小さい。
第1電極40gと、第2電極41gとは、ジョセフソン接合42gにより接続される。第1電極40gと、第2電極41gとは、それぞれ櫛型の形状を有し、互いに対向することによって櫛形電極を形成する。図18に示す例では、第1電極40gは2つの歯を有し、第2電極41gは3つの歯を有する。
第1電極40gと基板上面接地電極11g-6との距離は、第1容量C1の値が第2容量C2に比べて十分に小さくなる程度に大きい。図18では、一例として、第1電極40gの面積を小さくして、第1電極40gと基板上面接地電極11g-6との距離を大きくしている。
上述した実施形態においては、フィルタパターン6が、中心部電極60と基板下面接地電極13とが4つの接続電極62によって接続される場合について説明したが、これに限らない。
ここで図19~21を参照し、フィルタパターン6の変形例について説明する。変形例では、上述した実施形態のフィルタパターン6(図6)と異なる部分を中心に説明する。
なお、接続電極62の数は、図6において説明した4つの場合、図19において説明した1つの場合に限られず、2つ、3つ、5つ以上であってもよい。
フィルタパターン6bにおいて、中心部電極60bと、接続電極62bとは、一体となって備えられる。中心部電極60bと、接続電極62bとは、一例として曲線状の輪郭を形成する。接続電極62b(図20)の幅は、中心部電極60bから基板下面接地電極13bへ向かう向きに狭くなる。
なお、接続電極62bの数は、図20において説明した1つの場合に限られず、2つ以上であってもよい。
中心部電極60cの形状は、長方形である。
なお、接続電極62c-1及び接続電極62c-2の数は、図21において説明した2つの場合に限られず、1つまたは3つ以上であってもよい。
Claims (6)
- 量子ビットと前記量子ビットの状態を観測する観測電極とを含む回路素子の配線パターンと、接地電位である接地パターンとが基板表面に形成され、前記基板表面のうちの第1面に形成される前記接地パターンと、前記第1面の裏面である第2面に形成される前記接地パターンとを基板内部において接続する貫通電極を備える回路基板と、
前記回路基板の前記第1面に形成される前記接地パターンに接する第1接触部と、前記第1面に形成される前記配線パターンの形状に応じた形状の第1非接触部とを備える第1接地電極と、
前記回路基板の前記第2面に形成される前記接地パターンに接する第2接触部を備える第2接地電極と、
前記量子ビットに対応する位置に接触して、前記回路基板を押し上げる、または、前記回路基板を押し下げる接触ばねピンを先端に設けた制御信号線と、
前記第1接地電極を前記回路基板の前記第1面に押し付ける、または、前記第2接地電極を前記回路基板の前記第2面に押し付ける付勢部材と、を備え、
前記第1接地電極は、前記接地パターンの展延性よりも高い展延性を有する超伝導体によって形成される第1展延部を介して前記接地パターンに接し、
前記第2接地電極は、前記接地パターンの展延性よりも高い展延性を有する超伝導体によって形成される第2展延部を介して前記接地パターンに接する、
超伝導複合量子計算回路。 - 前記量子ビットは、接地部と第1の結合容量を有する第1の電極と、接地部と前記第1の結合容量よりも大きい第2の結合容量を有し、前記第1の電極とジョセフソン接合により接続される第2の電極とを含む
請求項1に記載の超伝導複合量子計算回路。 - 前記回路基板は、前記第1面に形成される前記配線パターンに含まれる前記量子ビットの位置に応じた前記第2面の位置である量子ビット対応位置に、中心部電極と、当該中心部電極の周囲を囲む周囲電極と、当該中心部電極と当該周囲電極とを接続する接続電極とを備える
請求項2に記載の超伝導複合量子計算回路。 - 前記制御信号線は前記第1面に形成される前記配線パターンに含まれる前記量子ビットの位置に対応する位置に前記第1接地電極が有する前記第1非接触部の内部、または、前記第1面に形成される前記配線パターンに含まれる前記量子ビットの位置に応じた前記第2面の位置である量子ビット対応位置に対応する位置に前記第2接地電極が有する第2非接触部の内部、に配置され、前記量子ビットに制御信号を供給する
請求項1から請求項3のいずれか一項に記載の超伝導複合量子計算回路。 - 前記第1非接触部および前記第2非接触部の幅および高さが前記制御信号の波長より小さなサイズである
請求項4に記載の超伝導複合量子計算回路。 - 前記制御信号の周波数帯域がマイクロ波帯域である
請求項5に記載の超伝導複合量子計算回路。
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TW202331945A (zh) | 2021-11-10 | 2023-08-01 | 日商大日本印刷股份有限公司 | 貫通電極基板,組裝基板及貫通電極基板的製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140264287A1 (en) | 2013-03-15 | 2014-09-18 | International Business Machines Corporation | Removal of spurious microwave modes via flip-chip crossover |
JP2016511534A (ja) | 2013-01-18 | 2016-04-14 | イェール ユニバーシティーYale University | 少なくとも1つの囲いを有する超伝導デバイスを製造するための方法 |
JP2018011266A (ja) | 2016-07-15 | 2018-01-18 | 株式会社東芝 | 計算装置 |
WO2018052414A1 (en) | 2016-09-14 | 2018-03-22 | Google Llc | Reducing dissipation and frequency noise in quantum devices using a local vacuum cavity |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7613765B1 (en) * | 2004-03-26 | 2009-11-03 | D-Wave Systems, Inc. | Bus architecture for quantum processing |
WO2006011451A1 (ja) | 2004-07-27 | 2006-02-02 | Japan Science And Technology Agency | ジョセフソン量子計算素子及びそれを用いた集積回路 |
-
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Patent Citations (4)
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