CN112071811A - 半导体封装件及其制作方法 - Google Patents

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Abstract

本发明涉及封装技术领域，提供一种半导体封装件及其制作方法。所述半导体封装件的制作方法包括：提供一电路基板，所述电路基板的第一表面贴装有多个第一电子元器件，多个所述第一电子元器件具有高度下沉的第一区域；形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层，使所述导电中介层相对于所述塑封层高度下沉；以及，于所述导电中介层上堆栈第二电子元器件。本发明利用一块电路基板，通过将导电中介层堆栈于较矮的电子元器件上方，并借由导电中介层再次堆栈电子元器件的方式，不仅有效利用空间，实现微型化封装，同时保证线路稳定，提高产品良率。

Description

半导体封装件及其制作方法
技术领域
本发明涉及封装技术领域，具体地说，涉及一种半导体封装件及其制作方法。
背景技术
现行电子产品对微型化的需求越来越高，导致电子产品内电子元件和线路的分布密度大幅提升。为减小电子产品的封装尺寸，目前通常采用塑封通孔(Through MoldingVia，简称TMV)技术进行封装。TMV技术是指在塑封层形成过孔，并填充导电物质实现封装。然而，现有的TMV技术仍然难以满足现行电子产品对微型化的需求。
具体来说，现有的TMV技术主要采用堆叠装配(Package On Package，简称POP)结构或重新布线(Redistribution Layer，简称RDL)结构进行封装。图1示意出堆叠装配结构100，堆叠装配结构100的封装过程包括：在下基板110上通过回流焊的方式组装第一电子元件120，之后形成塑封层130，并在塑封层130中形成过孔；在上基板140上通过回流焊的方式组装第二电子元件150，之后形成塑封层160；接着，再次通过回流焊的方式在过孔中填充导电物质170，并封装屏蔽层180最终实现堆叠装配。
上述POP技术主要存在如下缺陷：1)多个基板堆叠的方式增加半导体封装件的整体厚度，也增加布线难度和成本；2)上下基板内布线通过包括黄光、电镀等流程的湿制程进行，存在高污染问题；3)需要多次回流焊进行装配，每次回流焊的热制程会对零件产生冲击，导致上下基板接合时发生翘曲，难以对齐连接。
图2示意出重新布线结构200，重新布线结构200在封装过程中，同样采用湿制程，在扇出式(Fan-out)模压上进行重新布线层的布线。与前述同理，湿制程存在高污染问题，影响最终形成的半导体封装件的良率；并且，RDL技术中各电子元件220在同一基板210上进行布线与装配，增加半导体件的封装面积；另外，RDL技术由于平面化的线路设计，仅适用于简单的芯片装配，不具有复杂的系统集成能力。
另外，现有的TMV封装结构中线路采用点胶(Dispensing)方式实现，点胶过程中线路宽度控制不易，容易造成线路不均匀和图案偏移，且线路转折处的弧角控制不易，容易造成线路断线。
由此可见，目前尝试减小电子产品封装尺寸的TMV技术仍然难以满足微型化需求，如何在有限的封装体积内增加空间使用率仍是电子产品封装技术的一大难题。
需要说明的是，上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本发明提供一种半导体封装件及其制作方法，可以在确保线路稳定和产品良率的同时提高空间使用率，实现微型化封装。
本发明的一个方面提供一种半导体封装件的制作方法，包括步骤：提供一电路基板，所述电路基板的第一表面贴装有多个第一电子元器件，多个所述第一电子元器件具有高度下沉的第一区域；形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层，使所述导电中介层相对于所述塑封层高度下沉；以及，于所述导电中介层上堆栈第二电子元器件。
在一些实施例中，形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层的步骤包括：在所述第一区域的上方空间堆栈所述导电中介层，使所述导电中介层与所述电路基板电连接并与各所述第一电子元器件间隔绝缘；以及，对所述电路基板的第一表面进行局部塑封，形成包围各所述第一电子元器件且暴露所述导电中介层的所述塑封层。
在一些实施例中，在所述第一区域的上方空间堆栈所述导电中介层的步骤包括：在所述第一区域形成导电支柱，使所述导电支柱与各所述第一电子元器件间隔绝缘，且所述导电支柱高于所述第一区域内的第一电子元器件；以及，在所述第一区域形成所述导电中介层，使所述导电支柱支承所述导电中介层，并电连接所述导电中介层和所述电路基板。
在一些实施例中，对所述电路基板的第一表面进行局部塑封的步骤中，采用薄膜塑封工艺形成所述塑封层，且所述塑封层还填充所述导电中介层与所述电路基板之间的间隙。
在一些实施例中，形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层的步骤包括：对所述电路基板的第一表面进行整体塑封，形成均匀覆盖各所述第一电子元器件的所述塑封层；在所述第一区域的塑封层中形成不暴露各所述第一电子元器件的贯穿通孔；以及，在所述第一区域的上方空间堆栈所述导电中介层，使所述导电中介层通过所述贯穿通孔与所述电路基板电连接，并通过所述塑封层与各所述第一电子元器件间隔绝缘。
在一些实施例中，在所述第一区域的塑封层中形成不暴露各所述第一电子元器件的贯穿通孔的步骤中，通过激光钻孔工艺形成所述贯穿通孔。
在一些实施例中，在所述第一区域的上方空间堆栈所述导电中介层的步骤包括：在所述贯穿通孔内形成导电支柱，使所述导电支柱通过所述塑封层与各所述第一电子元器件间隔绝缘，且所述导电支柱高于所述第一区域内的第一电子元器件；以及，在所述第一区域的塑封层上形成所述导电中介层，使所述导电中介层通过所述导电支柱与所述电路基板电连接。
在一些实施例中，于所述导电中介层上堆栈第二电子元器件的步骤之后，还包括步骤：于所述电路基板的第二表面贴装多个第三电子元器件。
本发明的另一个方面提供一种半导体封装件，所述半导体封装件由上述任意实施例所述的半导体封装件的制作方法制作形成，所述半导体封装件包括：一电路基板，所述电路基板的第一表面贴装有多个第一电子元器件，多个所述第一电子元器件具有高度下沉的第一区域；塑封层，至少包围各所述第一电子元器件；一导电中介层，堆栈于所述第一区域，所述导电中介层相对于所述塑封层高度下沉；以及第二电子元器件，堆栈于所述导电中介层上。
在一些实施例中，所述导电中介层通过导电支柱与所述电路基板电连接，所述塑封层还填充所述导电中介层与所述电路基板之间的间隙。
本发明与现有技术相比的有益效果至少包括：
利用一块电路基板，通过将导电中介层堆栈于较矮的电子元器件上方，并借由导电中介层再次堆栈电子元器件的方式，不仅有效利用空间，提高空间使用率，实现微型化封装；还能简化半导体封装件的制程，使电路基板中线路布线稳定，电性能保持最佳状态；另外，也能避免电子元器件堆栈时因翘曲导致良率损失，从而提高产品良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出现有技术中堆叠装配结构的剖面示意图；
图2示出现有技术中重新布线结构的剖面示意图；
图3示出本发明实施例中半导体封装件的制作方法的步骤示意图；
图4-图6示出半导体封装件的制作过程中各步骤的结构示意图；
图7示出本发明一个实施例中形成导电中介层和塑封层的结构变化示意图；
图8示出本发明另一个实施例中形成导电中介层和塑封层的结构变化示意图；以及
图9示出本发明实施例中半导体封装件形成第三电子元器件的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式。相反，提供这些实施方式使本发明全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。此外，附图仅为本发明的示意性图解，并非一定是按比例绘制。
本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
需要说明的是，在不冲突的情况下，下述实施例及实施例中的特征可以相互组合。下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
图3示出实施例中半导体封装件的制作方法的主要步骤，图4-图6示出半导体封装件的制作过程中各步骤的剖面结构，结合图3-图6所示，本实施例中半导体封装件的制作方法主要包括：
参见步骤S310和图4所示，提供一电路基板410，电路基板410的第一表面410a贴装有多个第一电子元器件420，多个第一电子元器件420具有高度下沉的第一区域430。
电路基板410可以是印制电路板(Printed Circuit Board，简称PCB)，电路基板410中布设有第一导电线路4100。第一表面410a在本实施例中是电路基板410的上表面，在其他实施例中，第一表面410a也可以是电路基板410的下表面。第一电子元器件420包括集成电路芯片、电容、光电器件等，贴装于电路基板410的第一表面410a，形成如图4所示的SMT(Surface Mounted Technology，表面贴装技术)器件。
多个第一电子元器件420由于具体种类不同，通常具有不同的高度，因此在电路基板410的第一表面410a，一些较矮的电子元器件420形成了高度下沉的第一区域430。
参见步骤S320和图5所示，形成堆栈于第一区域430的导电中介层510和至少包围各第一电子元器件420的塑封层520，使导电中介层510相对于塑封层520高度下沉。
导电中介层(Interposer)510中布设有第二导电线路5100，第二导电线路5100可与电路基板410的第一导电线路4100电连接，实现信号传递。导电中介层510堆栈于高度较矮的第一区域430，形成如图5所示的SMT器件，可以充分利用电路基板410的上方空间，并增加堆栈结构的稳定性。
塑封层520包围各第一电子元器件420，实现各第一电子元器件420的绝缘，并保护各第一电子元器件420。
参见步骤S330和图6所示，于导电中介层510上堆栈第二电子元器件610。第二电子元器件610根据需要设置，例如为集成电路芯片。第二电子元器件610贴装于导电中介层510的上表面，形成如图6所示的SMT器件。
通过上述实施例，将导电中介层510堆栈于较矮的电子元器件上方，并借由导电中介层510再次堆栈电子元器件的方式，不仅有效利用电路基板410的高度空间，实现微型化封装，还能简化半导体封装件的制程，节省制程时间和成本。并且，在该多个电子元器件集成封装的结构中，通过分步将电子元器件堆栈于相对低高度区域，提高电子元器件和导电线路的分布密度，使电路基板410中线路布线稳定，电性能保持最佳状态。另外，将电子元器件堆栈于高度下沉区域还能避免堆栈时因翘曲导致良率损失，从而提高产品良率，使形成的半导体封装件满足高分布密度和薄化需求。
图7示出一个实施例中形成导电中介层和塑封层的结构变化示意，参照图7所示，本实施例中形成堆栈于第一区域430的导电中介层510和至少包围各第一电子元器件420的塑封层520的过程具体包括：如(7a)所示，在第一区域430的上方空间堆栈导电中介层510，使导电中介层510与电路基板410电连接并与各第一电子元器件420间隔绝缘；以及如(7b)所示，对电路基板410的第一表面410a进行局部塑封，形成包围各第一电子元器件420且暴露导电中介层510的塑封层520。
参照(7a)所示，在第一区域430的上方空间堆栈导电中介层510的过程具体包括：首先在第一区域430形成导电支柱710，使导电支柱710与各第一电子元器件420间隔绝缘，且导电支柱710高于第一区域430内的第一电子元器件420，然后在第一区域430形成导电中介层510，使导电支柱710支承导电中介层510，并电连接导电中介层510和电路基板410，实现导电中介层510中的第二导线线路5100与电路基板410中的第一导电线路4100的信号传递。
导电支柱710与第一区域430内的第一电子元器件420之间存在第一高度差H1，使由导电支柱710支承的导电中介层510与第一区域430内的第一电子元器件420间隔开，保持绝缘。第一高度差H1可根据需要设置，在优选的实施方式中，第一高度差H1在能确保导电中介层510与第一电子元器件420间隔绝缘的基础上，应当尽量小，以充分利用第一区域430的高度空间。
进一步地，在优选的实施方式中，还使导电支柱710低于第一区域430外的第一电子元器件420，即使导电支柱710与第一区域430外的第一电子元器件420之间存在第二高度差H2，从而使由导电支柱710支承的导电中介层510以及后续在导电中介层510上贴装的电子元器件在高度上不会过于超出电路基板410的第一表面410a的上方空间的整体高度，使最终形成的半导体封装件满足薄化需求。
参照(7b)所示，对电路基板410的第一表面410a进行局部塑封的过程中，采用薄膜塑封(Film Mold)工艺形成塑封层520，且塑封层520还填充导电中介层510与电路基板410之间的间隙。从而，通过Film Mold工艺形成的塑封层520，覆盖包围电路基板410的第一表面410a上的除导电中介层510外的电子元器件，使导电中介层510所在的第一区域430相对于第一区域430外的塑封层520高度下沉，以便于后续在该高度较矮的导电中介层510上贴装其他电子元器件。
从而，本实施例先堆栈导电中介层510于较矮的第一电子元器件420，即第一区域430的上方空间，再结合Film Mold工艺对电路基板410的第一表面410a进行局部塑封形成塑封层520，有效利用了电路基板410的上方高度空间。
图8示出另一个实施例中形成导电中介层和塑封层的结构变化示意，参照图8所示，本实施例中形成堆栈于第一区域430的导电中介层510和至少包围各第一电子元器件420的塑封层520的过程具体包括：如(8a)所示，对电路基板410的第一表面410a进行整体塑封，形成均匀覆盖各第一电子元器件420的塑封层520；如(8b)所示，在第一区域430的塑封层520中形成不暴露各第一电子元器件420的贯穿通孔810；以及结合(8c)所示，在第一区域430的上方空间堆栈导电中介层510，使导电中介层510通过贯穿通孔810与电路基板410电连接，并通过塑封层520与各第一电子元器件420间隔绝缘。
参照(8a)所示，可通过Step Mold工艺对电路基板410的第一表面410a进行整体塑封，使形成的塑封层520整体包围覆盖电路基板410的第一表面410a上的所有电子元器件。该塑封层520顺应电路基板410的第一表面410a上各第一电子元器件420的高度分布，在第一区域430形成高度下沉，即位于第一区域430的塑封层520相对于第一区域430外的塑封层520高度较低。
参照(8b)所示，可通过激光钻孔(Laser Drill)工艺在第一区域430的塑封层520中形成贯穿通孔810，贯穿通孔810开设在塑封层520中，并不暴露各第一电子元器件420，使各第一电子元器件420仍借由塑封层520保持绝缘隔离。贯穿通孔810暴露出电路基板410的部分第一表面410a，并且优选地暴露出电路基板410的部分第一导电线路4100，以便于后续实现信号传递。
结合(8b)和(8c)所示，在第一区域430的上方空间堆栈导电中介层510的过程具体包括：在贯穿通孔810内形成导电支柱710，使导电支柱710通过塑封层520与各第一电子元器件420间隔绝缘，且导电支柱710高于第一区域430内的第一电子元器420；以及，在第一区域430的塑封层520上形成导电中介层510，使导电中介层510通过导电支柱710与电路基板410电连接，实现导电中介层510中的第二导线线路5100与电路基板410中的第一导电线路4100的信号传递。
导电支柱710高于第一区域430内的第一电子元器420，从而在导电支柱710与第一区域430内的第一电子元器件420之间存在一定的高度差，使由导电支柱710支承的导电中介层510与第一区域430内的第一电子元器件420间隔开，保持绝缘。该高度差可根据需要设置，在优选的实施方式中，该高度差在能确保导电中介层510与第一电子元器件420间隔绝缘的基础上，应当尽量小，以充分利用第一区域430的高度空间。
进一步地，在优选的实施方式中，还使导电支柱710低于第一区域430外的第一电子元器件420，即使导电支柱710与第一区域430外的第一电子元器件420之间存在另一个高度差，从而使由导电支柱710支承的导电中介层510以及后续在导电中介层510上贴装的电子元器件在高度上不会过于超出电路基板410的上方空间的整体高度，使最终形成的半导体封装件满足薄化需求。
从而，本实施例先利用Film Mold工艺和Laser Drill工艺形成塑封层520和贯穿通孔810，再在高度较低的第一区域430上方堆栈导电中介层510，同样有效利用了电路基板410的上方高度空间。
进一步地，在导电中介层510上堆栈第二电子元器件610之后，还可以如图9所示，在电路基板410的第二表面410b，本实施例中即电路基板410的下表面贴装多个第三电子元器件910，形成进一步强化功能的SMT结构。
针对如图6所示的SMT结构或如图9所示的SMT结构，后续会进行其他封装步骤，如电磁屏蔽(EMI Shielding)封装等，以形成完整的系统级封装的半导体封装件。
根据上述任意实施例所描述的制作方法，本发明还提供一种半导体封装件，该半导体封装件可参照图6所示，主要包括：一电路基板410，电路基板410的第一表面410a贴装有多个第一电子元器件420，多个第一电子元器件420具有高度下沉的第一区域430；塑封层520，至少包围各第一电子元器件420；一导电中介层510，堆栈于第一区域430，导电中介层510相对于塑封层520高度下沉；以及第二电子元器件610，堆栈于导电中介层510上。
通过导电中介层510和第二电子元器件610堆栈于高度较矮的第一区域430的方式，有效利用电路基板410的上方高度空间，实现微型化封装；同时电子元器件采用直接堆栈的方式，简化半导体封装件的制程，节省制程时间和成本。并且，在该多个电子元器件集成封装的结构中，通过分步将电子元器件堆栈于相对低高度区域，提高电子元器件和导电线路的分布密度，使电路基板410中线路布线稳定，电性能保持最佳状态。另外，将电子元器件堆栈于高度下沉区域还能避免堆栈时因翘曲导致良率损失，从而提高产品良率，使形成的半导体封装件满足高分布密度和薄化需求。
进一步地，导电中介层510与电路基板410之间，通过导电支柱710实现电连接，导电支柱710一方面支承导电中介层510，另一方面实现导电中介层510与电路基板410的信号传递。另外，塑封层520还填充导电中介层510与电路基板410之间的间隙，确保整个半导体封装件的结构稳定。
综上，本发明的半导体封装件及其制作方法，借由导电中介层将电子元器件堆栈于电路基板的高度较低区域，取代研磨(Grinding Trace)和真空印刷(Vacuum Printing)，采用干制程实现半导体封装件的微型化系统封装。本发明与现有技术相比的有益效果具体体现在：
1)利用一块电路基板，通过将导电中介层堆栈于较矮的电子元器件上方，并借由导电中介层再次堆栈电子元器件的方式，有效利用电路基板的上方高度空间，提高空间使用率，实现微型化封装；
2)简化半导体封装件的封装制程，在同一块电路基板上借由导电中介层堆栈电子元器件的技术省去重复的回流焊、研磨、真空印刷等制程，节省制程时间和成本，提升UPH(每小时产量)；
3)避免湿制程导致的高污染和废水处理等问题，实现环保效益；
4)通过在同一块电路基板上借由导电中介层堆栈电子元器件的技术，实现线路布线稳定，使封装形成的半导体封装件电性能保持最佳状态，同时也能节省电路基板的成本花费；
5)通过分步堆栈电子元器件于高度较低区域的方式，减少电子元器件堆栈时因翘曲导致的良率损失，提升产品良率；
6)本发明的半导体封装件同样支持共形电磁屏蔽(Conformal EMI Shielding)技术，达到微小化且高屏蔽质量；
7)半导体封装件的微型化封装，使整体尺寸减小，厚度大大下降，从而后续产品具有更高的弹性设计空间，可以广泛地应用于微型手持式电子产品、无线通讯产品等，例如用在智能手表(Smart Watch)中；
8)本发明的半导体封装件也适用于所有需要用到细线路的封装产品，最终封装形成的单颗SIP(System In Package，系统级封装)中电子元器件的长度L和间隙S的比值能够达到L/S>20um/20um。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种半导体封装件的制作方法，其特征在于，包括步骤：
提供一电路基板，所述电路基板的第一表面贴装有多个第一电子元器件，多个所述第一电子元器件具有高度下沉的第一区域；
形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层，使所述导电中介层相对于所述塑封层高度下沉；以及
于所述导电中介层上堆栈第二电子元器件。
2.如权利要求1所述的制作方法，其特征在于，形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层的步骤包括：
在所述第一区域的上方空间堆栈所述导电中介层，使所述导电中介层与所述电路基板电连接并与各所述第一电子元器件间隔绝缘；以及
对所述电路基板的第一表面进行局部塑封，形成包围各所述第一电子元器件且暴露所述导电中介层的所述塑封层。
3.如权利要求2所述的制作方法，其特征在于，在所述第一区域的上方空间堆栈所述导电中介层的步骤包括：
在所述第一区域形成导电支柱，使所述导电支柱与各所述第一电子元器件间隔绝缘，且所述导电支柱高于所述第一区域内的第一电子元器件；以及
在所述第一区域形成所述导电中介层，使所述导电支柱支承所述导电中介层，并电连接所述导电中介层和所述电路基板。
4.如权利要求2所述的制作方法，其特征在于，对所述电路基板的第一表面进行局部塑封的步骤中，采用薄膜塑封工艺形成所述塑封层，且所述塑封层还填充所述导电中介层与所述电路基板之间的间隙。
5.如权利要求1所述的制作方法，其特征在于，形成堆栈于所述第一区域的导电中介层和至少包围各所述第一电子元器件的塑封层的步骤包括：
对所述电路基板的第一表面进行整体塑封，形成均匀覆盖各所述第一电子元器件的所述塑封层；
在所述第一区域的塑封层中形成不暴露各所述第一电子元器件的贯穿通孔；以及
在所述第一区域的上方空间堆栈所述导电中介层，使所述导电中介层通过所述贯穿通孔与所述电路基板电连接，并通过所述塑封层与各所述第一电子元器件间隔绝缘。
6.如权利要求5所述的制作方法，其特征在于，在所述第一区域的塑封层中形成不暴露各所述第一电子元器件的贯穿通孔的步骤中，通过激光钻孔工艺形成所述贯穿通孔。
7.如权利要求5所述的制作方法，其特征在于，在所述第一区域的上方空间堆栈所述导电中介层的步骤包括：
在所述贯穿通孔内形成导电支柱，使所述导电支柱通过所述塑封层与各所述第一电子元器件间隔绝缘，且所述导电支柱高于所述第一区域内的第一电子元器件；以及
在所述第一区域的塑封层上形成所述导电中介层，使所述导电中介层通过所述导电支柱与所述电路基板电连接。
8.如权利要求1所述的制作方法，其特征在于，于所述导电中介层上堆栈第二电子元器件的步骤之后，还包括步骤：
于所述电路基板的第二表面贴装多个第三电子元器件。
9.一种半导体封装件，其特征在于，所述半导体封装件由权利要求1-8任一项所述的半导体封装件的制作方法制作形成，所述半导体封装件包括：
一电路基板，所述电路基板的第一表面贴装有多个第一电子元器件，多个所述第一电子元器件具有高度下沉的第一区域；
塑封层，至少包围各所述第一电子元器件；
一导电中介层，堆栈于所述第一区域，所述导电中介层相对于所述塑封层高度下沉；以及
第二电子元器件，堆栈于所述导电中介层上。
10.如权利要求9所述的半导体封装件，其特征在于，所述导电中介层通过导电支柱与所述电路基板电连接，所述塑封层还填充所述导电中介层与所述电路基板之间的间隙。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
US20060249828A1 (en) * 2005-05-04 2006-11-09 Stats Chippac Ltd Stacked Package Semiconductor Module having Packages Stacked in a Cavity in the Module Substrate
US20100140770A1 (en) * 2008-12-04 2010-06-10 Reza Argenty Pagaila Integrated circuit packaging system having asymmetric encapsulation structures and method of manufacture thereof
DE102013103572A1 (de) * 2012-11-02 2014-02-13 Universal Global Scientific Industrial Co., Ltd. Elektronisches Packungsmodul und Verfahren zum Herstellen desselben
TW201413911A (zh) * 2012-09-24 2014-04-01 Universal Scient Ind Shanghai 封裝結構及其製造方法
US9099999B1 (en) * 2012-05-31 2015-08-04 Altera Corporation Adjustable drive strength input-output buffer circuitry
US20170179090A1 (en) * 2015-12-22 2017-06-22 Intel Corporation Solid state device miniaturization
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US20190378817A1 (en) * 2018-06-06 2019-12-12 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
US20060249828A1 (en) * 2005-05-04 2006-11-09 Stats Chippac Ltd Stacked Package Semiconductor Module having Packages Stacked in a Cavity in the Module Substrate
US20100140770A1 (en) * 2008-12-04 2010-06-10 Reza Argenty Pagaila Integrated circuit packaging system having asymmetric encapsulation structures and method of manufacture thereof
US9099999B1 (en) * 2012-05-31 2015-08-04 Altera Corporation Adjustable drive strength input-output buffer circuitry
TW201413911A (zh) * 2012-09-24 2014-04-01 Universal Scient Ind Shanghai 封裝結構及其製造方法
DE102013103572A1 (de) * 2012-11-02 2014-02-13 Universal Global Scientific Industrial Co., Ltd. Elektronisches Packungsmodul und Verfahren zum Herstellen desselben
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US20170179090A1 (en) * 2015-12-22 2017-06-22 Intel Corporation Solid state device miniaturization
US20190378817A1 (en) * 2018-06-06 2019-12-12 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

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