JP2006066916A - Ｓｏｎｏｓ記憶セル及びその形成方法 - Google Patents
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Abstract
【課題】 ＳＯＮＯＳ記憶セル及びその形成方法を提供する。
【解決手段】 このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して陥没された領域を満たすトラップ貯蔵パターンを含む。基板の上部面及びトラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。制御ゲート電極両側の基板内に第１及び第２ソース／ドレイン領域が配置される。トラップ貯蔵パターンの上部面は平ら（ｆｌａｔ）であり、少なくとも基板の上部面と同一の高さである。
【選択図】 図２
【解決手段】 このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して陥没された領域を満たすトラップ貯蔵パターンを含む。基板の上部面及びトラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。制御ゲート電極両側の基板内に第１及び第２ソース／ドレイン領域が配置される。トラップ貯蔵パターンの上部面は平ら（ｆｌａｔ）であり、少なくとも基板の上部面と同一の高さである。
【選択図】 図２
Description
本発明は半導体素子及びその形成方法に係わり、特に、ＳＯＮＯＳ記憶セル及びその形成方法に関する。
半導体素子の中のＳＯＮＯＳ（ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）記憶素子は、電源供給を中断しても貯蔵されたデータをそのまま維持する不揮発性特性を有する。ＳＯＮＯＳ記憶素子はＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）記憶素子などと呼ばれている。ＳＯＮＯＳ記憶素子はデータを貯蔵する要素として深いレベルのトラップを有するトラップ貯蔵層を使用する。すなわち、ＳＯＮＯＳ記憶素子は電荷を深いレベルのトラップ（ｄｅｅｐ ｌｅｖｅｌ ｔｒａｐｓ）に貯蔵する。
ＳＯＮＯＳ記憶セルに電荷を貯蔵する一方法として、ホットキャリア注入方式がある。特許文献１ではホットキャリア注入方式を使用するＳＯＮＯＳ記憶セルを開示している。これについて、図１を参照して簡略に説明する。
図１は従来のＳＯＮＯＳ記憶セルを示す断面図である。
図１を参照すると、半導体基板１上に第１シリコン酸化膜２、シリコン窒化膜３、第２ シリコン酸化膜４及びゲート電極５が順次に積層される。前記ゲート電極５の両側の前記半導体基板１に第１及び第２ソース／ドレイン領域６ａ、６ｂが配置される。
上述の構造を有するＳＯＮＯＳ記憶セルの動作原理を簡略に説明する。前記ゲート電極５にゲートプログラム電圧が印加され、第１ソース／ドレイン領域６ａに接地電圧が印加される。前記第２ソース／ドレイン領域６ｂにソース／ドレインプログラム電圧が印加される。これによって、前記第２ソース／ドレイン領域６ｂの付近でホットキャリア注入現象が発生されて前記シリコン窒化膜３にチャージング領域ｋ（ｃｈａｒｇｉｎｇ ｒｅｇｉｏｎ）が形成される。前記チャージング領域ｋは前記第２ソース／ドレイン領域６ｂに近接している。
上述の従来技術において、前記ホットキャリア注入現象時に発生されるホット電子はランダム（ｒａｎｄｏｍ）な方向に進行される。これによって、前記チャージング領域ｋへ注入される電子の量は発生されたホット電子の量に比べて非常に小さいためプログラム効率が低下することがある。このような問題点を改善するための一方法が特許文献１に開示されている。この方法は、前記ゲートプログラム電圧を高めて前記ホット電子を前記チャージング領域ｋに誘導する方法である。しかし、このようなゲートプログラム電圧を高める方法は様々な問題点を惹起させることがある。例えば、ホットキャリア発生のために電子を加速させる高いソース／ドレインプログラム電圧が印加された状況で、前記ゲートプログラム電圧へホット電子を誘導することには限界がある。すなわち、ホット電子に加えられる力は、前記ゲート電極５から発生された電場及び前記第２ソース／ドレイン領域６ｂから発生された電場のベクトル和方向になる。これによって、前記ゲートプログラム電圧を高めて効率を増加させることは限界がある。また、前記ゲートプログラム電圧を高めることによって、ＳＯＮＯＳ記憶素子の消費電力が非常に高くなる。このような理由などによって、上述の従来のＳＯＮＯＳ記憶素子は、プログラム効率を増加させること、または／及び消費電力を減少させることが非常に難しくなる。
米国特許第５，７６８，１９２号明細書
本発明は上述の問題点を解決するためのものであり、本発明の課題はプログラム効率が増加したＳＯＮＯＳ記憶セル及びその形成方法を提供することにある。
本発明の他の課題は、消費電力が減少したＳＯＮＯＳ記憶セル及びその形成方法を提供することにある。
上述の課題を解決するためにＳＯＮＯＳ記憶セルを提供する。このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して前記陥没された領域を満たすトラップ貯蔵パターンを含む。前記基板の上部面及び前記トラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。前記制御ゲート電極の両側の前記基板内に第１及び第２ソース／ドレイン領域が配置される。前記トラップ貯蔵パターンの上部面は平らであり、少なくとも前記基板の上部面と同一の高さである。
一実施形態において、両側壁及び前記基板の上部面に比べて低い底面を有するトレンチが前記基板に配置されることができる。この場合に、前記制御ゲート電極は前記基板の上部面上から前記トレンチの一側壁を通って前記トレンチの一部を覆い、前記トラップ貯蔵パターンは前記制御ゲート電極の下の前記トレンチの一部を満たす。前記トラップ貯蔵パターンが満たされた前記トレンチの一部は前記陥没された領域に該当する。前記第１ソース／ドレイン領域は前記制御ゲート電極の一側壁に隣接した前記基板の上部面の下に配置され、前記第２ソース／ドレイン領域は前記制御ゲート電極の他側壁に隣接した前記トレンチの底面の下に配置されることができる。前記第１絶縁膜は延長されて前記制御ゲート電極の下の前記第２絶縁膜と前記基板の上部面との間に介在されることができる。この際、前記トラップ貯蔵パターンの上部面は前記基板の上部面上に位置した前記第１絶縁膜の上部面と同一の高さを有することが望ましい。
一実施形態において、両側壁及び前記基板の上部面に比べて低い底面を有するトレンチが前記基板に配置されており、前記トラップ貯蔵パターンは前記トレンチを満たすことができる。この際、前記トレンチは前記陥没された領域に該当する。この場合に、前記トラップ貯蔵パターンは前記第１及び第２ソース／ドレイン領域と離隔され、前記制御ゲート電極は前記トラップ貯蔵パターンの上部面及び前記トレンチの両側に位置した前記基板の上部面を覆う。
上述の課題を解決するためにＳＯＮＯＳ記憶セルの形成方法を提供する。この方法は第１絶縁膜を介在して基板に配置された陥没された領域を満たすトラップ貯蔵パターン、及び第２絶縁膜を介在して前記基板の上部面及び前記トラップ貯蔵パターンの上部面上に配置された制御ゲート電極を形成する段階を含む。前記制御ゲート電極の両側の前記基板に第１及び第２ソース／ドレイン領域を形成する。前記陥没された領域は少なくとも一つの側壁を有する。前記トラップ貯蔵パターンの上部面は平らであり、少なくとも前記基板の上部面と同一の高さで形成される。
一実施形態において、前記トラップ貯蔵パターン及び制御ゲートパターンを形成する段階は、次の段階を含むことができる。基板にトレンチを形成し、前記基板上に第１絶縁膜をコンフォーマルに形成する。前記基板上に前記トレンチを満たすトラップ貯蔵膜を形成し、前記トラップ貯蔵膜を化学機械的研磨工程によって平坦化して前記トレンチを満たす予備トラップ貯蔵パターンを形成する。前記基板上に前記第２絶縁膜及びゲート導電膜を順次に形成する。前記ゲート導電膜、前記第２絶縁膜及び前記予備トラップ貯蔵パターンをパターニングして前記基板の上部面上から前記トレンチの一側壁を通って前記トレンチの一部を覆う前記制御ゲート電極と、前記制御ゲート電極の下の前記トレンチの一部を満たす前記埋め立て絶縁パターンを形成する。前記トラップ貯蔵パターンが満たされた前記トレンチの一部は前記陥没された領域に該当する。
一実施形態において、前記トラップ貯蔵パターン及び制御ゲート電極を形成する段階は、次の段階を含むことができる。基板にトレンチを形成し、前記基板上に前記第１絶縁膜をコンフォーマルに形成する。前記基板上に前記トレンチを満たすトラップ貯蔵膜を形成し、前記トラップ貯蔵膜を化学機械的研磨工程で平坦化させて前記トレンチを満たす前記トラップ貯蔵パターンを形成する。前記第２絶縁膜を介在して前記トラップ貯蔵パターンの上部面及び前記トレンチの両側の前記基板の上部面を覆う前記制御ゲート電極を形成する。前記トラップ貯蔵パターンは、前記第１及び第２ソース／ドレイン領域と離隔されるように形成する。この際、前記トレンチは前記陥没された領域に該当する。
本発明によると、ゲート電極の下の基板に陥没された領域が配置され、前記陥没された領域をトラップ貯蔵パターンが満たす。この際、前記トラップ貯蔵パターンの上部面は平らであり、少なくとも前記基板の上部面と同一の高さを有して前記陥没された領域の側壁を十分に覆う。これによって、垂直方向に進行されるホット電子だけでなく、水平方向に進行されるホットまたは／及び加速された電子が前記トラップ貯蔵パターンに直接注入される。その結果、ＳＯＮＯＳ記憶セルのプログラム効率を増加させて低消費電力のＳＯＮＯＳ記憶素子を実現することができる。
また、前記トラップ貯蔵パターンは前記陥没された領域の側壁の最上部まで十分に覆うことで、チャンネルが形成された前記基板の表面に沿って水平方向に進行するホットまたは／及び加速された電子の注入効率を増大させることができる。
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層（または膜）及び領域の厚さは明確化のために誇張されたものである。また、層（または膜）が他の層（または膜）または基板‘‘上’’にあると言及される場合に、それは他の層（または膜）または基板上に直接形成されることができるもの、またはそれらの間に第３の層（または膜）が介在されることもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
（第１実施形態）
図２は本発明の一実施形態によるＳＯＮＯＳ記憶セルを示す断面図である。
図２は本発明の一実施形態によるＳＯＮＯＳ記憶セルを示す断面図である。
図２を参照すると、半導体基板１００（以下、基板という）の所定領域にトレンチ１０２が配置される。前記トレンチ１０２は、前記基板１００の上部面に比べて低い高さの底面１０３ｂ、及び両側壁１０３ａを有する。
前記基板１００上に制御ゲート電極１１０ｂが配置される。前記制御ゲート電極１１０ｂは、前記基板１００の上部面上から横へ延長されて前記トレンチ１０２の一側壁を通って前記トレンチ１０２の一部を覆う。一対の前記制御ゲート電極１１０ｂが各々前記トレンチ１０２の両端に重畳されるように配置される。
前記制御ゲート電極１１０ｂが覆っている前記トレンチ１０２の一部をトラップ貯蔵パターン１０６ｂが満たす。この際、前記トラップ貯蔵パターン１０６ｂの上部面は平ら（ｆｌａｔ）である。また、前記トラップ貯蔵パターン１０６ｂの上部面は、少なくとも前記基板１００の上部面と同一の高さを有する。すなわち、前記トラップ貯蔵パターン１０６ｂは、前記基板１００の上部面と同一の高さを有するか、前記基板１００の上部面に比べて高い高さを有することができる。前記トラップ貯蔵パターン１０６ｂの平らな上部面及び上部面の高さによって前記制御ゲート電極１１０ｂの下部面も平らにすることができる。
前記トラップ貯蔵パターン１０６ｂと前記トレンチ１０２の一側壁１０３ａとの間、及び前記トラップ貯蔵パターン１０６ｂと前記トレンチ１０２の底面１０３ｂとの間に第１絶縁膜１０４が介在される。前記第１絶縁膜１０４はトンネル絶縁膜に該当する。前記基板１００の上部面と前記制御ゲート電極１１０ｂとの間、及び前記トラップ貯蔵パターン１０６ｂの上部面と前記制御ゲート電極１１０ｂとの間に第２絶縁膜１０８’が介在される。前記制御ゲート電極１１０ｂの下部面は前記第２絶縁膜１０８’と直接接触する。前記第２絶縁膜１０８’はブロッキング絶縁膜に該当する。
前記トラップ貯蔵パターン１０６ｂが満たされた前記トレンチ１０２の一部は、陥没された領域で定義することができる。前記陥没された領域は、前記トレンチ１０２の一側壁１０３ａ及び前記トレンチ１０２の底面１０３ｂの一部で囲まれた空間で定義される。すなわち、前記トレンチ１０２の一側壁１０３ａ及び前記底面１０３ｂの一部は、各々前記陥没された領域の側壁１０３ａ及び底面に該当する。この際、前記陥没された領域の側壁１０３ａに対向した前記陥没された領域の一側は、オープンされた（ｏｐｅｎｅｄ）状態である。前記陥没された領域の底面の幅Ｗｅは前記トレンチ１０２の底面の幅Ｗｔに比べて小さい。
前記トラップ貯蔵パターン１０６ｂの上部面は平らであり、少なくとも前記基板１００の上部面と同一の高さを有する。また、前記トラップ貯蔵パターン１０６ｂは前記陥没された領域を満たす。これによって、前記トラップ貯蔵パターン１０６ｂは前記陥没された領域の側壁１０３ａの最上部まで十分に覆う。
前記トレンチ１０２の両端には一対の陥没された領域が各々配置され、前記一対の陥没された領域を一対の前記トラップ貯蔵パターン１０６ｂが各々満たし、前記一対のトラップ貯蔵パターン１０６ｂを一対の前記制御ゲート電極１１０ｂが各々覆う。これによって、前記トレンチ１０２には一対のＳＯＮＯＳ記憶セルが互いに対称に配置される。
前記制御ゲート電極１１０ｂの両側の基板１００内に各々第１及び第２ソース／ドレイン領域１１２、１１８が配置される。前記第１ソース／ドレイン領域１１２は、前記制御ゲート電極１１０ｂの一側の前記基板１００の上部面の下に配置される。前記第２ソース／ドレイン領域１１８は、前記制御ゲート電極１１０ｂの他側の前記トレンチ１０２の底面１０３ｂの下に配置される。すなわち、前記第２ソース／ドレイン領域１１８の上部面は、前記第１ソース／ドレイン領域１１２の上部面に比べて低く位置する。図２に示した一対のＳＯＮＯＳ記憶セルは、前記第２ソース／ドレイン領域１１８を共有する。前記第２ソース／ドレイン領域１１８に隣接した前記トラップ貯蔵パターン１０６ｂ及び前記制御ゲート電極１１０ｂの一側壁は、互いに整列されることが望ましい。
前記第１絶縁膜１０４の一端は延長されて前記基板１００の上部面と前記制御ゲート電極１１０ｂの下の第２絶縁膜１０８’との間に介在されることが望ましい。この際、前記トラップ貯蔵パターン１０６ｂの上部面は前記基板１００の上部面の上の前記第１絶縁膜１０４の上部面と同一の高さであることが望ましい。これによって、前記トラップ貯蔵パターン１０６ｂは、前記陥没された領域の側壁１０３ａをそれの最上部まで完全に覆う。
前記第２絶縁膜１０８’は横へ延長されて前記第１ソース／ドレイン領域１１２を覆うことができる。この際、前記第１絶縁膜１０４の一端も延長されて前記第１ソース／ドレイン領域１１２を覆うことができる。これとは異なって、前記第１ソース／ドレイン領域１１２上には前記第１絶縁膜１０４のみが配置されることもできる。前記第１絶縁膜１０４の他端は延長されて前記第２ソース／ドレイン領域１１８を覆うこともできる。
前記第１絶縁膜１０４はシリコン酸化膜、特に、熱酸化膜からなることができる。前記トラップ貯蔵パターン１０６ｂは深いレベルのトラップを有する物質からなる。例えば、前記トラップ貯蔵パターン１０６ｂはシリコン窒化膜からなることができる。前記第２絶縁膜１０８’はシリコン酸化膜、特に、ＣＶＤシリコン酸化膜からなることができる。これとは異なって、前記第２絶縁膜１０８’はシリコン窒化膜に比べて高い誘電定数を有する高誘電物質を含むこともできる。例えば、前記第２絶縁膜１０８’はアルミニウム酸化膜またはハフニウム酸化膜のような金属酸化膜からなることができる。前記制御ゲート電極１１０ｂは導電膜であるドーピングされたポリシリコンまたは導電性金属含有物質を含むことができる。前記導電性金属含有物質は金属（例えば、タングステン、モリブデンなど）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルなど）または金属シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド、ニッケルシリサイドなど）のうちの少なくとも一つでありうる。前記ソース／ドレイン領域１１２、１１８は不純物ドーピング層からなることができる。
上述の構造のＳＯＮＯＳ記憶セルのプログラム方法を説明する。
前記第１ソース／ドレイン領域１１２に接地電圧を印加し、前記第２ソース／ドレイン領域１１８にソース／ドレインプログラム電圧を印加する。前記制御ゲート電極１１０ｂにはゲートプログラム電圧を印加する。前記ゲートプログラム電圧によって前記制御ゲート電極１１０ｂの下にチャンネル（反転層）が形成され、前記ソース／ドレインプログラム電圧によって前記第１ソース／ドレイン領域１１２から前記第２ソース／ドレイン領域１１８へ電子が流れる。電子は前記ソース／ドレインプログラム電圧によって加速されてホット電子を発生させる。この際、前記電子の流れに垂直に対面する位置に前記トラップ貯蔵パターン１０６ｂが存在する。これによって、水平方向に進行されるホットまたは／及び加速された電子は前記陥没された領域の側壁１０３ａを通じて直接注入されることができる。結果的に、ホットまたは／及び加速された電子は垂直方向に注入される電子だけでなく、水平方向に進行されるホットまたは／及び加速された電子も前記トラップ貯蔵パターン１０６ｂに直接注入されることによって、ＳＯＮＯＳ記憶セルのプログラム効率が増大する。プログラム効率が増大することによって、前記ゲート及びソース／ドレインプログラム電圧を低くすることができる。特に、前記ゲートプログラム電圧を前記チャンネルをターンオンさせる程度に低くしても、前記ＳＯＮＯＳ記憶セルは十分にプログラムされることができる。したがって、低消費電力のＳＯＮＯＳ記憶素子を実現することができる。
前記チャンネルは前記制御ゲート電極１１０ｂの下の前記基板１００の表面に形成される。この際、前記トラップ貯蔵パターン１０６ｂの上部面が前記基板１００の上部面と同一の高さであるか、より高く配置されることで、前記トラップ貯蔵パターン１０６ａは前記陥没された領域の側壁１０３ａの最上部まで十分に覆う。これによって、前記チャンネルが形成された前記基板１００の上部面に沿って水平方向に進行するホットまたは／及び加速された電子は、前記トラップ貯蔵パターン１０６ｂに十分に注入されることによって、プログラム効率をさらに増大させることができる。
図３乃至図６は本発明の一実施形態によるＳＯＮＯＳ記憶セルの形成方法を説明するための断面図である。
図３を参照すると、基板１００の所定領域にトレンチ１０２を形成する。前記トレンチ１０２は両側壁１０３ａ及び前記基板１００の上部面に比べて低い高さの底面１０３ｂを含む。前記トレンチ１０２はハードマスクなどを利用して形成することができる。前記トレンチ１０２を形成する前に、前記基板１００に活性領域を限定する素子分離膜（図示しない）を形成することができる。前記トレンチ１０２は前記活性領域内に形成されることができる。
前記トレンチ１０２を有する基板１００の全面に第１絶縁膜１０４をコンフォーマルに形成する。前記第１絶縁膜１０４はシリコン酸化膜で形成することができる。特に、前記トレンチ１０２を有する基板１００に熱酸化工程を実行して前記第１絶縁膜１０４を形成することができる。
前記第１絶縁膜１０４を有する基板１００の全面に前記トレンチ１０２を満たすトラップ貯蔵膜１０６を形成する。前記トラップ貯蔵膜１０６は深いレベルのトラップを有する物質で形成する。例えば、前記トラップ貯蔵膜１０６はシリコン窒化膜で形成することができる。
図４を参照すると、前記トラップ貯蔵膜１０６を前記基板１００の上部面上に位置した前記第１絶縁膜１０４が露出される時まで平坦化させて前記トレンチ１０２を満たす予備トラップ貯蔵パターン１０６ａを形成する。この際、前記予備トラップ貯蔵パターン１０６ａの上部面は前記露出された第１絶縁膜１０４の上部面と同一の高さで形成する。これとは異なって、前記トラップ貯蔵膜１０６及び前記第１絶縁膜１０４を前記基板１００の上部面が露出される時まで平坦化させることもできる。この場合に、前記予備トラップ貯蔵パターン１０６ａの上部面は前記基板１００の上部面と同一の高さで形成する。
前記トラップ貯蔵膜１０６を平坦化する工程は化学機械的研磨工程で実行することが望ましい。これによって、前記予備トラップ貯蔵パターン１０６ａを前記露出された第１絶縁膜１０４の上部面または前記基板１００の上部面と同一の高さで形成することができる。
一方、前記トラップ貯蔵膜１０６をエッチバック（ｅｔｃｈ−ｂａｃｋ）工程で平坦化させる場合、オーバーエッチングなどによって前記予備トラップ貯蔵パターン１０６ａの上部面は前記基板１００の上部面より低く形成されることができる。このような場合、プログラム効率が減少することができる。これに反して、前記トラップ貯蔵膜１０６を上述の化学機械的研磨工程で平坦化させれば、前記予備トラップ貯蔵パターン１０６ａの上部面が前記露出された第１絶縁膜１０４の上部面または前記基板１００の上部面と同一の高さで形成することができる。結果的に、前記トラップ貯蔵膜１０６は前記化学機械的研磨工程で平坦化させることが望ましい。
前記予備トラップ貯蔵パターン１０６ａを有する基板１００の全面に第２絶縁膜１０８ 及びゲート導電膜１１０を順次に形成する。前記第２絶縁膜１０８はシリコン酸化膜、特に、ＣＶＤシリコン酸化膜で形成することができる。これとは異なって、前記第２絶縁膜１０８はシリコン窒化膜に比べて高い誘電定数を有する高誘電膜、例えば、アルミニウム酸化膜またはハフニウム酸化膜のような金属酸化膜で形成することができる。前記ゲート導電膜１１０は、導電膜であるドーピングされたポリシリコンまたは導電性金属含有物質を含むように形成することができる。前記導電性属含有物質は上述と同一の物質でありうる。
図５を参照すると、前記ゲート導電膜１１０をパターニングして前記予備トラップ貯蔵パターン１０６ａ及び前記予備トラップ貯蔵パターン１０６ａの両側の前記基板１００の上部面を覆うゲート導電パターン１１０ａを形成する。
前記ゲート導電パターン１１０ａをマスクとして使用して不純物イオンを注入して第１ ソース／ドレイン領域１１２を形成する。前記第１ソース／ドレイン領域１１２は前記ゲート導電パターン１１０ａの両側の前記基板１００の上部面の下に形成される。
前記基板１００上に感光膜パターン１１４を形成する。前記感光膜パターン１１４は前記ゲート導電パターン１１０ａの中央領域を露出させる開口部１１６を有する。前記開口部１１６に露出されたゲート導電パターン１１０ａの中央領域は前記トレンチ１０２の底面１０３ｂの中央領域の上部に配置される。
図６を参照すると、前記感光膜パターン１１４をマスクとして使用して前記ゲート導電パターン１１０ａ、第２絶縁膜１０８及び予備トラップ貯蔵パターン１０６ａを連続的にエッチングする。これによって、順次に積層されたトラップ貯蔵パターン１０６ｂ、パターニングされた第２絶縁膜１０８’及び制御ゲート電極１１０ｂが形成される。前記制御ゲート電極１１０ｂは前記基板１００の上部面上から前記トレンチ１０２の一側壁１０３ａを通って前記トレンチ１０２の一部を覆うように形成される。前記トラップ貯蔵パターン１０６ｂは、前記制御ゲート電極１１０ｂの下の前記トレンチ１０２の一部を満たすように形成される。図５に示した予備トラップ貯蔵パターン１０６ａに起因して前記トラップ貯蔵パターン１０６ｂの上部面は平らであり、前記基板１００の上部面と同一の高さまたは前記基板１００の上部面上の前記第２絶縁膜１０４の上部面と同一の高さを有する。前記トラップ貯蔵パターン１０６ｂが満たす前記トレンチ１０２の一部は、上述の陥没された領域に該当する。したがって、前記トラップ貯蔵パターン１０６ｂは、前記陥没された領域の側壁１０３ａを十分に覆うように形成される。前記エッチング工程によって互いに対称的な構造を有する一対の前記トラップ貯蔵パターン１０６ｂ及び一対の前記制御ゲート電極１１０ｂが形成される。
続いて、前記感光膜パターン１１４をマスクとして使用して不純物イオンを注入して前記一対のトラップ貯蔵パターン１０６ｂの間の前記トレンチ１０２の底面１０３ｂの下に第２ソース／ドレイン領域１１８を形成する。続いて、前記感光膜パターン１１４を除去して図２に示したＳＯＮＯＳ記憶セルを実現することができる。
前記第１及び第２ソース／ドレイン領域１１２、１１８は順次を形成する。これによって、前記第１及び第２ソース／ドレイン領域１１２、１１８の不純物濃度またはジャンクション深さを互いに異なるように形成することができる。前記第１及び第２ソース／ドレイン領域１１２、１１８には互いに異なる電圧が印加されることができる。特に、前記第２ソース／ドレイン領域１１８には前記第１ソース／ドレイン領域１１８に比べて高い電圧が印加されることができる。このような理由で、前記第１及び第２ソース／ドレイン領域１１２、１１８は互いに異なるジャンクション深さまたは互いに異なる不純物濃度を要求することもできる。このような場合、前記第１及び第２ソース／ドレイン領域１１２、１１８を順次に形成させることによって、これを達成することができる。
前記制御ゲート電極１１０ｂは、上述のように、前記ゲート導電膜１１０に２回のパターニング工程を実行して形成することができる。これとは異なって、前記ゲート導電膜１１０に一度のパターニング工程を実行して前記制御ゲート電極１１０ｂを形成することもできる。これについて、図７を参照して説明する。図３及び図４を参照して説明した工程をこの方法に同様に用いることができる。
図７は本発明の一実施形態によるＳＯＮＯＳ記憶セルの形成方法におけるゲート電極の他の形成方法を説明するための断面図である。
図４及び図７を参照すると、ゲート導電膜１１０上に一対の感光膜パターン１２２を形成する。前記感光膜パターン１２２をマスクとして使用して前記ゲート導電膜１１０、第２絶縁膜１０８及び予備トラップ貯蔵パターン１０６ａを連続的にエッチングしてトラップ貯蔵パターン１０６ｂ及び制御ゲート電極１１０ｂを形成する。すなわち、本方法では前記ゲート導電膜１１０を一度のパターニング工程を実行して前記制御ゲート電極１１０ｂを形成する。この際、パターニングされた第２絶縁膜１０８’’は前記制御ゲート電極１１０ｂの下にのみ限定されて残留する。
前記制御ゲート電極１１０ｂをマスクとして使用して不純物イオンを注入して第１及び第２ソース／ドレイン領域１１２、１１８を形成する。この場合に、前記第１及び第２ソース／ドレイン領域１１２、１１８は同時に形成されることができる。これとは異なって、マスクパターン（図示しない）を利用して前記第１及び第２ソース／ドレイン領域１１２、１１８は順次に形成されることもできる。前記第１及び第２ソース／ドレイン領域１１２、１１８が同時に形成される場合に、前記第１及び第２ソース／ドレイン領域１１２、１１８は全部高電圧に耐えることができるジャンクション深さ及び不純物濃度を有することが望ましい。
上述のＳＯＮＯＳ記憶セルの形成方法において、前記制御ゲート電極１１０ｂの下には側壁１０３ａを有する陥没された領域が形成され、前記トラップ貯蔵パターン１０６ｂが前記陥没された領域を満たす。これによって、プログラム動作時、水平方向に進行するホットまたは／及び加速された電子が追加的に前記トラップ貯蔵パターン１０６ｂに注入されてプログラム効率を増加させることができる。これによって、消費電力を減少させることができる。
また、前記トラップ貯蔵膜１０６は化学機械的研磨工程で平坦化されて前記トラップ貯蔵パターン１０６ｂの上部面は平らであり、少なくとも前記基板１００の上部面と同一の高さで形成される。これによって、前記トラップ貯蔵パターン１０６ｂは前記陥没された領域の側壁１０３ａの全面を十分に覆う。したがって、プログラム動作時、チャンネルが形成された前記基板１００の表面に沿って水平方向に進行されるホットまたは／及び加速された電子の注入効率を増大させることができる。
（第２実施形態）
本実施形態では、上述の第１実施形態と異なる形態を有する陥没された領域を開示する。
本実施形態では、上述の第１実施形態と異なる形態を有する陥没された領域を開示する。
図８は本発明の他の実施形態によるＳＯＮＯＳ記憶セルを示す断面図である。
図８を参照すると、基板２００上に制御ゲート電極２１０ａが配置され、前記ゲート電極２１０ａの下の基板２００にトレンチ２０２が配置される。前記トレンチ２０２は両側壁２０３ａ及び前記基板２００の上部面に比べて低い高さの底面２０３ｂを有する。トラップ貯蔵パターン２０６ａが第１絶縁膜２０４を介在して前記トレンチ２０２を満たす。この際、前記トラップ貯蔵パターン２０６ａの上部面は平らであり、少なくとも前記基板２００の上部面と同一の高さである。すなわち、前記トラップ貯蔵パターン２０６ａの上部面は前記基板２００の上部面と同一の高さであるか、前記基板２００の上部面より高い。
前記制御ゲート電極２１０ａの両側の前記基板２００に各々第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂが配置される。前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂは全部前記基板２００の上部面の下に配置される。すなわち、前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂの上部面は互いに同一の高さを有する。
前記トレンチ２０２の両側壁２０３ａは前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂから離隔されている。これによって、前記トラップ貯蔵パターン２０６ａは前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂから離隔されている。すなわち、前記制御ゲート電極２１０ａは前記トラップ貯蔵パターン２０６ａ及び前記トラップ貯蔵パターン２０６ａの両側の基板２００の上部面を覆う。前記制御ゲート電極２１０ａと前記基板２００の上部面との間、及び前記制御ゲート電極２１０ａと前記トラップ貯蔵パターン２０６ａとの間に第２絶縁膜２０８が介在される。
前記第１絶縁膜２０４の両端は延長されて前記制御ゲート電極２１０ａの下の前記第２絶縁膜２０８と前記基板２００の上部面との間に介在されることができる。この場合に、前記トラップ貯蔵パターン２０６ａは、前記基板２００の上部面上に配置された前記第１絶縁膜２０４の上部面と同一の高さを有することが望ましい。
前記トレンチ２０２は前記制御ゲート電極２１０ａの下の陥没された領域に該当する。すなわち、本実施形態による陥没された領域は、両側壁２０３ａ及び底面２０３ｂを有するトレンチ形態である。前記トレンチ２０２の幅は、上述の第１実施形態の図２に示したトレンチ１０２の幅Ｗｔに比べて小さいことが望ましい。
以下の説明において、前記陥没された領域を前記トレンチ２０２と同一の参照符号を使用して説明する。
前記トラップ貯蔵パターン２０６ａは前記陥没された領域２０２を満たすと同時に、それの上部面は前記基板２００の上部面と同一の高さまたは前記基板２００の上部面上に位置した前記第１絶縁膜２０４の上部面と同一の高さの平らな形態である。したがって、前記トラップ貯蔵パターン２０６ａは前記陥没された領域２０２の両側壁２０３ａを十分に覆う。
上述のＳＯＮＯＳ記憶セルのプログラム動作は上述の第１実施形態と同一に実行することができる。すなわち、前記第１ソース／ドレイン領域２１２ａに接地電圧を印加し、前記第２ソース／ドレイン領域２１２ｂにソース／ドレインプログラム電圧を印加し、前記制御ゲート電極２１０ａにゲートプログラム電圧を印加する。これによって、前記第１ソース／ドレイン領域２１２ａの電子はチャンネルに沿って前記第２ソース／ドレイン領域２１２ｂへ流れる。この際、水平電界によって水平方向に移動するホットまたは／及び加速された電子は前記陥没された領域２０２の側壁２０３ａを通じて前記トラップ貯蔵パターン２０６ａに直接注入されることができる。勿論、前記陥没された領域２０２の底面２０３ｂを通じて垂直方向に移動するホット電子なども前記トラップ貯蔵パターン２０６ａに注入されることができる。したがって、前記ＳＯＮＯＳ記憶セルのプログラム効率が増加して消費電力を減少させることができる。
また、前記トラップ貯蔵パターン２０６ａが前記陥没された領域２０２の側壁２０３ａの最上部まで十分に覆うので、前記チャンネルが形成された前記基板２００の表面に沿って水平方向に移動するホットまたは／及び加速した電子が前記トラップ貯蔵パターン２０６ａに十分に注入されることができる。その結果、前記ＳＯＮＯＳ記憶セルのプログラム効率をさらに増加させて低消費電力のＳＯＮＯＳ記憶セルを実現することができる。
図９乃至図１１は本発明の他の実施形態によるＳＯＮＯＳ記憶セルの形成方法を説明するための断面図である。
図９を参照すると、基板２００の所定領域にトレンチ２０２を形成する。前記トレンチ２０２は両側壁２０３ａ及び前記基板２００の上部面より低い高さの底面２０３ｂを有する。前記トレンチ２０２は上述のように、陥没された領域で定義される。
前記基板２００の全面に第１絶縁膜２０４をコンフォーマルに形成する。前記第１絶縁膜２０４はシリコン酸化膜、特に、熱酸化膜で形成することができる。前記第１絶縁膜２０４は前記基板２００の上部面、前記トレンチ２０２の両側壁２０３ａ及び底面２０３ｂに沿ってコンフォーマルに形成される。
前記第１絶縁膜２０４上に前記トレンチ２０２を満たすトラップ貯蔵膜２０６を形成する。前記トラップ貯蔵膜２０６は、深いレベルのトラップを有する物質、例えば、シリコン窒化膜で形成することができる。
図１０を参照すると、前記トラップ貯蔵膜２０６を平坦化させて前記トレンチ２０２を満たすトラップ貯蔵パターン２０６ａを形成する。この際、前記トラップ貯蔵膜２０６は化学機械的研磨工程で平坦化させることが望ましい。これによって、前記トラップ貯蔵パターン２０６ａの上部面は、平らに形成される。前記トラップ貯蔵膜２０６は、前記基板２００の上部面上に形成された第１絶縁膜２０４が露出される時まで前記化学機械的研磨工程で平坦化させることが望ましい。これによって、前記トラップ貯蔵パターン２０６ａの上部面は、前記露出された第１絶縁膜２０４と同一の高さで形成されることができる。これとは異なって、前記トラップ貯蔵膜２０６及び前記第１絶縁膜２０４を前記基板２００の上部面が露出される時まで前記化学機械的研磨工程で平坦化させることができる。この場合に、前記トラップ貯蔵パターン２０６ａの上部面は前記基板２００の上部面と同一の高さで形成されることができる。
前記基板２００の全面に第２絶縁膜２０８及びゲート導電膜２１０を順に形成する。前記第２絶縁膜２０８はシリコン酸化膜、特に、ＣＶＤシリコン酸化膜で形成することができる。これとは異なって、前記第２絶縁膜２０８はシリコン窒化膜に比べて高い誘電定数を有する高誘電膜、例えば、アルミニウム酸化膜またはハフニウム酸化膜のような金属酸化膜で形成することができる。前記ゲート導電膜２１０は、導電膜であるドーピングされたポリシリコンまたは導電性金属含有物質を含むことができる。前記導電性金属含有物質は第１実施形態で上述したものと同一の物質でありうる。
図１１を参照すると、前記ゲート導電膜２１０をパターニングして前記トラップ貯蔵パターン２０６ａ及び前記トラップ貯蔵パターン２０６ａの両側の前記基板２００の上部面を覆う制御ゲート電極２１０ａを形成する。
続いて、前記制御ゲート電極２１０ａの両側の前記基板２００に不純物イオンを注入して図８に示した第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂを形成することができる。前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂは同時に形成されることができる。これとは異なって、前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂに互いに異なる電圧が印加されることができるので、前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂは互いに異なる不純物濃度または／及びジャンクション深さが要求されることができる。これによって、前記第１及び第２ソース／ドレイン領域２１２ａ、２１２ｂはマスクパターン（図示しない）を利用して順次に形成されることができる。
上述のＳＯＮＯＳ記憶セルの形成方法において、前記制御ゲート電極２１０ａの下に陥没された領域であるトレンチ２０２が形成され、前記トラップ貯蔵膜２０６を化学機械的研磨工程で平坦化させて前記トレンチ２０２を満たすトラップ貯蔵パターン２０６ａを形成する。したがって、プログラム動作時、垂直方向及び水平方向に進行するホットまたは／及び加速された電子を前記トラップ貯蔵パターン２０６ａに注入することができるので、プログラム効率を増大させることができる。結果的に、低消費電力のＳＯＮＯＳ記憶素子を実現することができる。
また、前記トラップ貯蔵パターン２０６ａは前記トレンチ２０２の両側壁２０３ａを十分に覆うことで、基板の表面に形成されるチャンネルに沿って水平方向に移動される電子の注入効率を増加させることができる。
Claims (16)
- 少なくとも一つの側壁を有する陥没された領域が配置された基板と、
第１絶縁膜を介在して前記陥没された領域を満たすトラップ貯蔵パターンと、
第２絶縁膜を介在して前記基板の上部面及び前記トラップ貯蔵パターンの上部面上に配置された制御ゲート電極と、
前記制御ゲート電極の両側の前記基板内に形成された第１及び第２ソース／ドレイン領域を含み、
前記トラップ貯蔵パターンの上部面は平らであって、少なくとも前記基板の上部面と同一の高さであることを特徴とするＳＯＮＯＳ記憶セル。 - 前記基板の上部面に比べて低い底面を有するトレンチが前記基板に配置され、
前記制御ゲート電極は前記基板の上部面上から前記トレンチの一側壁を通って前記トレンチの一部を覆い、前記トラップ貯蔵パターンは前記制御ゲート電極の下の前記トレンチの一部を満たし、前記トラップ貯蔵パターンが満たされた前記トレンチの一部は前記陥没された領域であることを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 前記第１ソース／ドレイン領域は前記制御ゲート電極の一側壁に隣接した前記基板の上部面の下に配置され、前記第２ソース／ドレイン領域は前記制御ゲート電極の他側壁に隣接した前記トレンチの底面の下に配置されることを特徴とする請求項２に記載のＳＯＮＯＳ記憶セル。
- 前記第２ソース／ドレイン領域に隣接した前記トラップ貯蔵パターンの一側壁及び制御ゲート電極の一側壁は互いに整列されることを特徴とする請求項３に記載のＳＯＮＯＳ記憶セル。
- 前記第１絶縁膜は延長されて前記制御ゲート電極の下の前記第２絶縁膜と前記基板の上部面との間に介在され、前記トラップ貯蔵パターンの上部面は前記基板の上部面上に位置した前記第１絶縁膜の上部面と同一の高さを有することを特徴とする請求項２乃至４のうちのいずれか一項に記載のＳＯＮＯＳ記憶セル。
- 両側壁及び前記基板の上部面に比べて低い底面を有するトレンチが前記基板に配置され、
前記トラップ貯蔵パターンは前記トレンチを満たし、前記トラップ貯蔵パターンは前記第１及び第２ソース／ドレイン領域と離隔され、前記制御ゲート電極は前記トラップ貯蔵パターンの上部面及び前記トレンチの両側に位置した前記基板の上部面を覆い、前記トレンチは前記陥没された領域であることを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 前記第１絶縁膜は延長されて前記制御ゲート電極の下の前記第２絶縁膜と前記基板の上部面との間に介在され、前記トラップ貯蔵パターンの上部面は前記基板の上部面上に位置した前記第１絶縁膜の上部面と同一の高さを有することを特徴とする請求項６に記載のＳＯＮＯＳ記憶セル。
- 第１絶縁膜を介在して基板に配置された陥没された領域を満たすトラップ貯蔵パターン、及び第２絶縁膜を介在して前記基板の上部面及び前記トラップ貯蔵パターンの上部面上に配置された制御ゲート電極を形成する段階と、
前記制御ゲート電極の両側の前記基板に第１及び第２ソース／ドレイン領域を形成する段階と、を含み、
前記陥没された領域は少なくとも一つの側壁を有し、前記トラップ貯蔵パターンの上部面は平らであって、少なくとも前記基板の上部面と同一の高さで形成されることを特徴とするＳＯＮＯＳ記憶セルの形成方法。 - 前記トラップ貯蔵パターン及び制御ゲートパターンを形成する段階は、
前記基板にトレンチを形成する段階と、
前記基板上に第１絶縁膜をコンフォーマルに形成する段階と、
前記基板上に前記トレンチを満たすトラップ貯蔵膜を形成する段階と、
前記トラップ貯蔵膜を化学機械的研磨工程で平坦化して前記トレンチを満たす予備トラップ貯蔵パターンを形成する段階と、
前記基板上に前記第２絶縁膜及びゲート導電膜を順次に形成する段階と、
前記ゲート導電膜、前記第２絶縁膜及び前記予備トラップ貯蔵パターンをパターニングして前記基板の上部面上から前記トレンチの一側壁を通って前記トレンチの一部を覆う前記制御ゲート電極と、前記制御ゲート電極の下の前記トレンチの一部を満たす前記埋め立て絶縁パターンを形成する段階と、を含み、
前記トラップ貯蔵パターンが満たされた前記トレンチの一部は前記陥没された領域であることを特徴とする請求項８に記載のＳＯＮＯＳ記憶セルの形成方法。 - 前記第１ソース／ドレイン領域は前記制御ゲート電極の一側壁に隣接した前記基板の上部面の下に形成され、前記第２ソース／ドレイン領域は前記制御ゲート電極の他側壁に隣接した前記トレンチの底面の下に形成されることを特徴とする請求項９に記載のＳＯＮＯＳ記憶セルの形成方法。
- 前記第１及び第２ソース／ドレイン領域は順次に形成されることを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セルの形成方法。
- 前記制御ゲート電極、前記トラップ貯蔵パターン及び前記第１及び第２ソース／ドレイン領域を形成する段階は、
前記ゲート導電膜をパターニングして前記基板の上部面上から横へ延長されて前記予備トラップ貯蔵パターンを覆うゲート導電パターンを形成する段階と、
前記ゲート導電パターンの一側の前記基板の上部面の下に前記第１ソース／ドレイン領域を形成する段階と、
前記ゲート導電パターン、前記第２絶縁膜及び前記予備トラップ貯蔵パターンを連続的にパターニングして前記トラップ貯蔵パターン及び前記制御ゲート電極を形成する段階と、
前記制御ゲート電極の一側の前記トレンチの底面の下に前記第２ソース／ドレイン領域を形成する段階と、を含むことを特徴とする請求項９に記載のＳＯＮＯＳ記憶セルの形成方法。 - 前記トラップ貯蔵膜は前記基板の上部面上に位置した第１絶縁膜が露出される時まで平坦化され、前記予備トラップ貯蔵パターンは前記露出された第１絶縁膜の上部面と同一の高さで形成されることを特徴とする請求項９乃至１２のうちのいずれか一項に記載のＳＯＮＯＳ記憶セルの形成方法。
- 前記トラップ貯蔵パターン及び制御ゲート電極を形成する段階は、
基板にトレンチを形成する段階と、
前記基板上に前記第１絶縁膜をコンフォーマルに形成する段階と、
前記基板上に前記トレンチを満たすトラップ貯蔵膜を形成する段階と、
前記トラップ貯蔵膜を化学機械的研磨工程で平坦化させて前記トレンチを満たす前記トラップ貯蔵パターンを形成する段階と、
前記第２絶縁膜を介在して前記トラップ貯蔵パターンの上部面及び前記トレンチの両側の前記基板の上部面を覆う前記制御ゲート電極を形成する段階と、を含み、
前記トラップ貯蔵パターンを前記第１及び第２ソース／ドレイン領域と離隔されるように形成し、前記トレンチは前記陥没された領域であることを特徴とする請求項８に記載のＳＯＮＯＳ記憶セルの形成方法。 - 前記第１及び第２ソース／ドレイン領域は順次に形成されることを特徴とする請求項１４に記載のＳＯＮＯＳ記憶セルの形成方法。
- 前記トラップ貯蔵膜は前記基板の上部面上に位置した前記第１絶縁膜が露出される時まで平坦化され、前記トラップ貯蔵パターンは前記露出された第１絶縁膜と同一の高さで形成することを特徴とする請求項１４または請求項１５に記載のＳＯＮＯＳ記憶セルの形成方法。
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|---|---|---|---|---|
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| US7172937B2 (en) * | 2005-04-21 | 2007-02-06 | United Microelectronics Corp. | Method of manufacturing a non-volatile memory cell |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322485A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | 不揮発性メモリ用電界効果トランジスタ |
| JPH04118973A (ja) * | 1990-09-10 | 1992-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH09330988A (ja) * | 1996-06-11 | 1997-12-22 | Sony Corp | 積層ゲート型不揮発性半導体記憶装置 |
| JP2003309192A (ja) * | 2002-04-17 | 2003-10-31 | Fujitsu Ltd | 不揮発性半導体メモリおよびその製造方法 |
Family Cites Families (7)
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|---|---|---|---|---|
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| KR100706849B1 (ko) * | 2000-07-17 | 2007-04-13 | 후지쯔 가부시끼가이샤 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
| US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
| KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
| DE10204868B4 (de) * | 2002-02-06 | 2007-08-23 | Infineon Technologies Ag | Speicherzelle mit Grabenspeichertransistor und Oxid-Nitrid-Oxid-Dielektrikum |
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| KR100546391B1 (ko) * | 2003-10-30 | 2006-01-26 | 삼성전자주식회사 | 소노스 소자 및 그 제조 방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322485A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | 不揮発性メモリ用電界効果トランジスタ |
| JPH04118973A (ja) * | 1990-09-10 | 1992-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH09330988A (ja) * | 1996-06-11 | 1997-12-22 | Sony Corp | 積層ゲート型不揮発性半導体記憶装置 |
| JP2003309192A (ja) * | 2002-04-17 | 2003-10-31 | Fujitsu Ltd | 不揮発性半導体メモリおよびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160045059A (ko) * | 2013-08-21 | 2016-04-26 | 니폰샤신인사츠가부시키가이샤 | 복합 성형품 및 그 제조 방법 |
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