JPH10308462A

JPH10308462A - 半導体記憶装置及び製造方法並びに書き込み方法

Info

Publication number: JPH10308462A
Application number: JP12807597A
Authority: JP
Inventors: Yasuo Sato; 康夫佐藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1997-05-01
Filing date: 1997-05-01
Publication date: 1998-11-17
Anticipated expiration: 2017-05-01
Also published as: JP3653373B2

Abstract

(57)【要約】【課題】同一のメモリセルに、不揮発性半導体メモリ
としてのデータとマスクＲＯＭとしてのデータを同時に
記憶することを可能とし、チップサイズが縮小化されて
更なる高集積化を実現する。【解決手段】通常のフラッシュメモリである素子１
と、素子１の構成に加えてチャネル領域に低濃度の不純
物がイオン注入されてなる拡散層１８を有する素子２と
の２種の半導体記憶素子を配設して、半導体記憶装置が
構成される。即ち、２種の素子１，２がマスクＲＯＭと
しての機能とフラッシュメモリとしての機能とを共に有
しており、２ビット（４値）の多値型の半導体記憶装置
が実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２ビット以上のデ
ータが記憶可能である多値記憶型の半導体記憶装置及び
製造方法並びに書き込み方法に関する。

【０００２】

【従来の技術】各種携帯用電子機器や家電製品の多機能
化に伴い、１チップマイコンに代表されるロジックＬＳ
Ｉに、電源との接続を断っても記憶データが保持される
ＥＥＰＲＯＭ等の不揮発性半導体メモリを集積する技術
の重要度が増している。このロジックＬＳＩには、製造
時にデータの記憶がなされ、記憶データが固定されてな
るマスクＲＯＭが不揮発性半導体メモリとともに内蔵さ
れる場合も多い。

【０００３】一方、半導体記憶素子の更なる高集積化の
要請に応えるため、１つのメモリセルに“０”と“１”
の２種類の記憶状態しか与えておらず、従って、１つの
メモリセルの記憶容量が１ビット（＝２値）である従来
の２値型の半導体記憶素子に代わって、１つのメモリセ
ルの記憶容量が２ビット以上の多値型の半導体記憶素子
が提案されている。

【０００４】具体的には、例えばマスクＲＯＭとして
は、特開平６−１６３８５５号公報に開示されているよ
うに、ＭＯＳトランジスタのチャネル領域領域に異なる
濃度及び深さとなるように不純物をイオン注入して、し
きい値電圧を変えて多値化を実現させるマスクＲＯＭが
案出されている。

【０００５】ところで、チャネル領域に不純物を導入す
る技術は、例えば特開平５−２１８３５５号公報に開示
されており、ここでは窒素を導入することによりトラン
ジスタの駆動能力の向上が図られる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ように不揮発性半導体メモリとマスクＲＯＭとを同一の
チップ内に集積する場合、必然的にチップサイズの増大
化を招き、特に大容量のデータを格納する必要のある場
合には深刻な問題となる。これは、上述の特開平６−１
６３８５５号公報の技術のように、マスクＲＯＭの多値
化のみでは対処が困難な問題である。

【０００７】そこで、本発明の目的は、同一のメモリセ
ルに、不揮発性半導体メモリとしてのデータとマスクＲ
ＯＭとしてのデータを同時に記憶することを可能とし、
チップサイズが縮小化されて更なる高集積化を実現する
半導体記憶装置及び製造方法並びに書き込み方法を提供
することである。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、ゲート、ソース及びドレインを有して前記ソースと
前記ドレインとの間にチャネル領域が形成されるととも
に、電荷蓄積層を有する半導体記憶素子を備えた半導体
記憶装置であって、前記チャネル領域に各々濃度の異な
る不純物が導入されてなる少なくとも２種の前記半導体
記憶素子を備えている。

【０００９】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積層が島状の浮遊ゲートであり、前記
浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介し
て対向するとともに前記ゲートとゲート絶縁膜を介して
対向しており、前記ゲートが前記浮遊ゲートに蓄積され
る電荷量を調節する制御ゲートとして機能する。

【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前
記チャネル領域と絶縁膜を介して対向しており、前記窒
化膜と前記絶縁膜との界面に電荷が蓄積される。

【００１１】本発明の半導体記憶装置は、ゲート、ソー
ス及びドレインを有して前記ソースと前記ドレインとの
間にチャネル領域が形成されるとともに、電荷蓄積層を
有する半導体記憶素子を備えた半導体記憶装置であっ
て、ｎを自然数として、前記チャネル領域に各々濃度の
異なる不純物が導入されてなる２ｎ種の前記半導体記憶
素子を備え、前記各半導体記憶素子には、前記ゲートに
蓄積される電荷量に対応した各々異なるしきい値電圧が
設定されており、前記半導体記憶素子の全体で前記各し
きい値電圧により区別される（２ｎ×２ｎ）個の異なる
記憶状態が構成される。

【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積層が島状の浮遊ゲートであり、前記
浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介し
て対向するとともに前記ゲートとゲート絶縁膜を介して
対向しており、前記ゲートが前記浮遊ゲートに蓄積され
る電荷量を調節する制御ゲートとして機能する。

【００１３】本発明の半導体記憶装置の一態様例におい
ては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前
記チャネル領域と絶縁膜を介して対向しており、前記窒
化膜と前記絶縁膜との界面に電荷が蓄積される。

【００１４】本発明の半導体記憶装置の書き込み方法
は、ゲート、ソース及びドレインを有して前記ソースと
前記ドレインとの間にチャネル領域が形成されるととも
に、電荷蓄積層を有し、前記チャネル領域に各々濃度の
異なる不純物が導入されてなる少なくとも２つの前記半
導体記憶素子を備えた半導体記憶装置の書き込み方法で
あって、前記各半導体記憶素子に対して、前記ゲートに
異なる所定電圧を印加し、前記所定電圧に対応した各々
異なるしきい値電圧を設定する。

【００１５】本発明の半導体記憶装置の書き込み方法
は、ゲート、ソース及びドレインを有して前記ソースと
前記ドレインとの間にチャネル領域が形成されるととも
に、電荷蓄積層を有し、ｎを自然数として、前記チャネ
ル領域に各々濃度の異なる不純物が導入されてなる２ｎ
種の前記半導体記憶素子を備えた半導体記憶装置の書き
込み方法であって、前記各半導体記憶素子に対して、前
記ゲートに異なる所定電圧を印加し、前記所定電圧に対
応した各々異なるｎ段階のしきい値電圧を設定し、前記
半導体記憶素子の全体で２ｎ段階のしきい値電圧を設定
することにより、（２ｎ×２ｎ）個の異なる記憶状態を
構成する。

【００１６】本発明の半導体記憶装置の書き込み方法の
一態様例においては、前記電荷蓄積層が島状の浮遊ゲー
トであり、前記浮遊ゲートが前記チャネル領域とトンネ
ル絶縁膜を介して対向するとともに前記ゲートとゲート
絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲ
ートに蓄積される電荷量を調節する制御ゲートとして機
能する。

【００１７】本発明の半導体記憶装置の書き込み方法の
一態様例においては、前記電荷蓄積層が窒化膜であり、
前記窒化膜が前記チャネル領域と絶縁膜を介して対向し
ており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積
される。

【００１８】本発明の半導体記憶装置の製造方法は、ゲ
ート、ソース及びドレインを有して前記ソースと前記ド
レインとの間にチャネル領域が形成されるとともに、電
荷蓄積層を有する少なくとも２種の半導体記憶素子を備
えた半導体記憶装置の製造方法であって、半導体基板上
に前記半導体記憶素子の種別に対応するように互いに電
気的に分離されてなる各素子領域を画定する工程と、前
記各素子領域に前記半導体記憶素子の種別に対応するよ
うに種別毎に異なる濃度に不純物を導入する工程と、前
記各素子領域にそれぞれ前記半導体記憶素子を形成する
工程とを有する。

【００１９】本発明の半導体記憶装置の製造方法の一態
様例においては、ｎを自然数として、２ｎ種の前記素子
領域を画定し、各々の前記素子領域に対応した２ｎ種の
半導体記憶素子を形成する。

【００２０】

【作用】本発明の半導体記憶装置は、チャネル領域に各
々異なる濃度に不純物が導入されてなる複数の半導体記
憶素子が配設されて構成されている。ここで、各半導体
記憶素子は、その電荷蓄積層に蓄積される電荷量に対応
してしきい値電圧が規定されて複数の記憶状態が可能と
されている。それとともに、各々の半導体記憶素子は、
そのチャネル領域の不純物濃度が異なるため、それに対
応して更に異なるしきい値電圧が規定されている。即
ち、この半導体記憶装置においては、各半導体記憶素子
が電荷蓄積状態に対応した複数の記憶状態を有するとと
もに、各々の半導体記憶素子がチャネル領域の異なる不
純物濃度による当該半導体記憶素子の個数に対応した記
憶状態を有している。従って、例えば、ｎを自然数とし
て、２ｎ個の半導体記憶素子がそれぞれ電荷蓄積状態に
対応した２ｎ個の記憶状態を有していれば、全体で（２
ｎ×２ｎ）個の異なる記憶状態が構成されることにな
り、小さなサイズのチップに極めて高い集積度をもつ半
導体記憶装置が実現される。

【００２１】

【発明の実施の形態】以下、本発明のいくつかの好適な
実施形態について図面を参照しながら詳細に説明する。

【００２２】（第１の実施形態）初めに、第１の実施形
態について説明する。ここでは、１つのメモリセルに不
揮発性半導体記憶メモリであるフラッシュメモリとマス
クＲＯＭとが一体化された半導体記憶装置において、２
ビット（４値）の記憶を可能とする半導体記憶装置につ
いて例示する。図１は、第１の実施形態の半導体記憶装
置の主要構成を示す概略断面図であり、図２は、この半
導体記憶装置の記憶状態を示す模式図、図３は、この半
導体記憶装置のしきい値電圧の様子を示す特性図であ
る。また、図４は、この半導体記憶装置の製造方法を工
程順に示す概略断面図である。

【００２３】この第１の実施形態の半導体記憶装置は、
その各メモリセルが、２種の半導体記憶素子１，２のい
ずれか一方を有して構成されている。

【００２４】半導体記憶素子１は、通常のフラッシュメ
モリであり、ｐ型のシリコン半導体基板１１上におい
て、フィールド酸化膜等の素子分離構造により画定され
た素子活性領域２１に形成されたトンネル酸化膜１２
と、このトンネル酸化膜１２上にパターン形成された島
状の浮遊ゲート１３と、浮遊ゲート１３上に形成された
誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介し
て対向するようにパターン形成された制御ゲート１５
と、制御ゲート１５上に形成されたキャップ絶縁膜１９
と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１
４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆
うサイドウォール２０とを有している。更に、この半導
体記憶素子１は、制御ゲート１５の両側のシリコン半導
体基板１１の表面領域にｎ型の不純物が導入されて形成
された高濃度の一対の不純物拡散層であるソース１６及
びドレイン１７とを有し、ソース１６と接続されるソー
ス線３及びドレイン１７と接続されるビット線４を備え
て構成されている。

【００２５】半導体記憶素子２は、半導体記憶素子１と
同様の構成に加えて、ソース１６−ドレイン１７間のシ
リコン半導体基板１１の領域、即ちチャネル領域にｐ型
不純物がシリコン半導体基板１１の不純物濃度に比して
高濃度、ここでは１×１０¹⁶〜１０¹⁸（１／ｃｍ³）程
度の濃度に導入されてなる拡散層１８を有している。

【００２６】ここで、半導体記憶素子１のチャネル領域
にも、しきい値電圧を制御（Ｖ_Tコントロール）するた
めにｐ型不純物が導入されてなる拡散層を形成してもよ
い。この場合、半導体記憶素子１のチャネル領域に導入
する不純物は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程度の
濃度とすることが必要である。即ち、半導体記憶素子
１，２のしきい値電圧を明確に区別することを考慮し
て、半導体記憶素子１のチャネル領域の不純物濃度は、
半導体記憶素子２のそれに比して１桁以上低いオーダー
の濃度とすることが好適である。

【００２７】第１の実施形態の半導体記憶装置において
は、以下に示す４つのメモリセル形態が形成される。即
ち、（１）チャネル領域に不純物が導入されたメモリセル
（即ち、半導体記憶素子２）：Ｍ１（２）チャネル領域に不純物が導入されていないメモリ
セル（即ち、半導体記憶素子１）：Ｍ０（３）後述する電気的な書き込み動作により、しきい値
電圧（Ｖ_T）の値が正方向にシフトしたメモリセル：Ｆ
１（４）しきい値電圧（Ｖ_T）の値が正方向にシフトして
いないメモリセル：Ｆ０の４形態である。

【００２８】ここで、Ｍ１は、メモリセルのマスクＲＯ
Ｍとしてのデータが”１”である場合を、Ｍ０は、メモ
リセルのマスクＲＯＭとしてのデータが”０”である場
合をそれぞれ表す。また、Ｆ１は、フラッシュメモリと
してのデータが”１”である場合を、Ｆ０は、フラッシ
ュメモリとしてのデータが”０”である場合をそれぞれ
表す。これらのメモリセル形態のうち、「Ｍ１或いはＭ
０」と「Ｆ１或いはＦ０」は相互に組み合わせることが
可能であり、図２に示すように４つの記憶形態が実現さ
れる。

【００２９】図２において、浮遊ゲート１３に電荷が注
入されていない状態（＝Ｆ０）の半導体記憶素子１（＝
Ｍ０）がデータ”００”を示し、浮遊ゲート１３に電荷
が注入されている状態（＝Ｆ１）の半導体記憶素子１
（＝Ｍ０）がデータ”１０”を示す。また、浮遊ゲート
１３に電荷が注入されていない状態（＝Ｆ０）の半導体
記憶素子２（＝Ｍ１）がデータ”０１”を示し、浮遊ゲ
ート１３に電荷が注入されている状態（＝Ｆ１）の半導
体記憶素子２（＝Ｍ１）がデータ”１１”を示す。即
ち、この半導体記憶装置は、各メモリセルを用いて、”
００”、”０１”、”１０”、”１１”の２ビット（４
値）のデータを記憶することができる。

【００３０】以下、この半導体記憶装置へのデータの書
き込み方法について説明する。

【００３１】先ず、データ”１１”を書き込む場合、半
導体記憶素子２（＝Ｍ１）のビット線４に６Ｖ程度、ソ
ース線３及びシリコン半導体基板１１を接地電位、制御
ゲート１５に１２Ｖ程度を印加する。このとき、ドレイ
ン１７の近傍で熱的に励起された電子（ホットエレクト
ロン）がトンネル酸化膜１２を通して浮遊ゲート１３に
注入され（＝Ｆ１）、しきい値電圧（Ｖ_T）が正方向へ
シフトする。この記憶状態を”１１”とする。

【００３２】次に、データ”１０”を書き込む場合、半
導体記憶素子１（＝Ｍ０）のビット線４に６Ｖ程度、ソ
ース線３及びシリコン半導体基板１１を接地電位、制御
ゲート１５に１２Ｖ程度を印加する。このとき、ドレイ
ン１７の近傍で熱的に励起された電子（ホットエレクト
ロン）がトンネル酸化膜１２を通して浮遊ゲート１３に
注入され（＝Ｆ１）、しきい値電圧（Ｖ_T）が正方向へ
シフトする。この記憶状態を”１０”とする。

【００３３】次に、データ”０１”を書き込む場合、半
導体記憶素子２（＝Ｍ１）のソース線３に８Ｖ程度、制
御ゲート１５に−８Ｖ程度、シリコン半導体基板を接地
電位、ビット線４を開放状態とする。このとき、浮遊ゲ
ート１３中に蓄積された電子がトンネル酸化膜１２を通
してソース１６へ引き抜かれ、しきい値電圧（Ｖ_T）が
低下する。この記憶状態を”０１”とする。

【００３４】次に、データ”００”を書き込む場合、半
導体記憶素子１（＝Ｍ０）のソース線３に８Ｖ程度、制
御ゲート１５に−８Ｖ程度、シリコン半導体基板１１を
接地電位、ビット線４を開放状態とする。このとき、浮
遊ゲート１３中に蓄積された電子がトンネル酸化膜２を
通してソース１６へ引き抜かれ、しきい値電圧（Ｖ_T）
が低下する。この記憶状態を”００”とする。

【００３５】以下、この半導体記憶装置におけるデータ
の読み出し方法について説明する。

【００３６】ここで、第１の実施形態の半導体記憶装置
においては、図３に示すように、しきい値電圧（Ｖ_T）
が４つのピーク（４値）をもった分布を示す。図３中
で、”Ｍ０”と表示された範囲にしきい値電圧Ｖ_Tが検
出された場合にはマスクＲＯＭとしての記憶状態が”
０”であり、”Ｍ１”と表示された範囲にしきい値電圧
Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状
態が”１”である。また、”Ｆ０”と表示された範囲に
しきい値電圧Ｖ_Tが検出された場合にはフラッシュメモ
リとしての記憶状態が”０”であり、”Ｆ１”と表示さ
れた範囲にしきい値電圧Ｖ_Tが検出された場合にはフラ
ッシュメモリとしての記憶状態が”１”である。

【００３７】従って、先ず、フラッシュメモリとしての
状態が”Ｆ０”と”Ｆ１”との何れであるかを判定す
る。即ち、制御ゲート１５に中央値である電圧Ｖ２を印
加し、ドレイン電流を所定のセンスアンプで検出し、し
きい値電圧Ｖ_Tと電圧Ｖ２との大小関係を判定する。こ
のとき、しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合に
は”Ｆ１”であると判定され、しきい値電圧Ｖ_Tが電圧
Ｖ２より小さい場合には”Ｆ０”であると判定される。

【００３８】続いて、しきい値電圧Ｖ_Tが電圧Ｖ２より
大きい場合には、同様の読み出し動作を電圧Ｖ３で行
い、しきい値電圧Ｖ_Tが電圧Ｖ２より小さい場合には、
同様の読み出し動作を電圧Ｖ１で行う。この読み出し動
作で電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧Ｖ_Tが大
きい場合には、マスクＲＯＭとしての状態が”Ｍ１”で
あり、電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧Ｖ_Tが
小さい場合には、マスクＲＯＭとしての状態が”Ｍ０”
であると判定される。

【００３９】即ち、この半導体記憶装置のデータは２回
の読み出し動作により判定されることになる。具体的に
は、しきい値電圧Ｖ_Tが電圧Ｖ２より小さく且つ電圧Ｖ
１より小さければ書き込まれたデータは”００”であ
り、しきい値電圧Ｖ_Tが電圧Ｖ２より小さく且つ電圧Ｖ
１より大きければ書き込まれたデータは”０１”、しき
い値電圧Ｖ_Tが電圧Ｖ２より大きく且つ電圧Ｖ３より小
さければ書き込まれたデータは”１０”であり、しきい
値電圧Ｖ_Tが電圧Ｖ２より大きく且つ電圧Ｖ１より大き
ければ書き込まれたデータは”１１”であると判定され
る。

【００４０】以下、第１の実施形態の半導体記憶装置の
製造方法について説明する。ここでは、半導体記憶装置
の構成要素である２種の半導体記憶素子１，２を同時形
成する場合について例示する。

【００４１】先ず、図４（ａ）に示すように、ｐ型のシ
リコン半導体基板１１を用意し、このシリコン半導体基
板１１上にフィールド酸化膜等の図示しない素子分離構
造を形成して素子形成領域２１，２２を画定する。

【００４２】次に、図４（ｂ）に示すように、シリコン
半導体基板１１の全面にフォトレジスト３１を塗布し、
フォトリソグラフィーによりこのフォトレジスト３１を
素子形成領域２１のみを覆う形状にパターニングする。

【００４３】続いて、フォトレジスト３１をマスクとし
て、素子形成領域２２の表面領域のみにｐ型不純物、こ
こではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）
〜３０（ｋｅＶ）、ドーズ量が１×１０¹²（１／ｃ
ｍ²）程度の条件でイオン注入する。

【００４４】ここで、半導体記憶素子１のチャネル領域
にも、しきい値電圧を制御（Ｖ_Tコントロール）するた
めにｐ型不純物を導入してもよい。この場合、半導体記
憶素子１のチャネル領域に形成される拡散層の不純物濃
度は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程度とすればよ
い。

【００４５】次に、図４（ｃ）に示すように、素子形成
領域２１，２２に、トンネル酸化膜１２、浮遊ゲート１
３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜
１９をそれぞれパターン形成する。

【００４６】具体的には、先ず、７００℃〜１１００℃
の酸素又は水蒸気雰囲気中で素子形成領域２１，２２の
表面を熱処理することにより、後にトンネル酸化膜１２
となる膜厚６０Å〜１５０Å程度のシリコン酸化膜を形
成する。

【００４７】続いて、後に浮遊ゲート１３となる多結晶
シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０
００Å程度に全面に堆積形成する。この場合、多結晶シ
リコン膜をノンドープのものとし、堆積形成した後にリ
ン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆
積形成時に例えばＰＨ₃ガスを流してリン添加する。

【００４８】続いて、減圧ＣＶＤ法により多結晶シリコ
ン膜上にシリコン酸化膜、シリコン窒化膜及びシリコン
酸化膜を順次堆積して、後に誘電体膜１４となる３層構
造のＯＮＯ膜を形成する。ここで、ＯＮＯ膜のうち最下
層のシリコン酸化膜は熱酸化法でも形成可能である。

【００４９】続いて、後に制御ゲート１５となる多結晶
シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０
００Å程度に全面に堆積形成する。この場合、多結晶シ
リコン膜をノンドープのものとし、堆積形成した後にリ
ン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆
積形成時に例えばＰＨ₃ガスを流してリン添加する。

【００５０】続いて、減圧ＣＶＤ法により多結晶シリコ
ン膜上にキャップ絶縁膜１９となるシリコン酸化膜を堆
積形成する。

【００５１】続いて、フォトリソグラフィー及びそれに
続くドライエッチングにより、シリコン半導体基板１１
上のシリコン酸化膜、多結晶シリコン膜、ＯＮＯ膜、多
結晶シリコン膜及びシリコン酸化膜を一括してパターニ
ングし、トンネル酸化膜１２、浮遊ゲート１３、誘電体
膜４、制御ゲート１５及びキャップ絶縁膜１９を素子形
成領域２１，２２にそれぞれ同時形成する。

【００５２】そして、全面にシリコン酸化膜を堆積し、
このシリコン酸化膜の全面を異方性エッチングすること
により、トンネル酸化膜１２、浮遊ゲート１３、誘電体
膜４、制御ゲート１５及びキャップ絶縁膜１９の側面の
みにシリコン酸化膜を残してサイドウォール２０を形成
する。

【００５３】次に、図４（ｄ）に示すように、キャップ
絶縁膜１９及びサイドウォール２０をマスクとして、キ
ャップ絶縁膜１９の両側のシリコン半導体基板１１の表
面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１
×１０¹⁴（１／ｃｍ²）程度のドーズ量でイオン注入し
て、シリコン半導体基板１１に７００℃〜１０００℃で
熱処理を施すことにより、一対の不純物拡散層であるソ
ース１６及びドレイン１７を素子形成領域２１，２２に
それぞれ同時形成するとともに、不純物濃度が１×１０
¹⁶〜１０¹⁸（１／ｃｍ³）程度とされた拡散層１８を素
子形成領域２２のチャネル領域に形成する。

【００５４】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第１の実施形態の半導体記憶装
置を完成させる。

【００５５】第１の実施形態の半導体記憶装置は、チャ
ネル領域に不純物が導入されていない半導体記憶素子１
（或いは、半導体記憶素子２に比して１桁以下の不純物
の濃度差がある半導体記憶素子１）と、チャネル領域に
ｐ型不純物が導入されてなる半導体記憶素子２とからな
る２種の半導体記憶素子が配設されて構成されている。
ここで、半導体記憶素子１，２は、その浮遊ゲート１３
に蓄積される電荷量に対応してしきい値電圧が規定され
て２つの記憶状態が可能とされている。それとともに、
各々の半導体記憶素子１，２は、そのチャネル領域の不
純物濃度が異なるため、それに対応して更に異なるしき
い値電圧が規定されている。即ち、この半導体記憶装置
においては、各半導体記憶素子１，２が電荷蓄積状態に
対応した２つの記憶状態を有するとともに、各々の半導
体記憶素子１、２がチャネル領域の異なる不純物濃度に
対応した２つの記憶状態を有している。従って、この半
導体記憶装置においては、全体で（２×２）個、即
ち、”００”、”０１”、”１０”、”１１”の４値の
異なる記憶状態が構成されることになり、小さなサイズ
のチップに極めて高い集積度をもつ半導体記憶装置が実
現される。

【００５６】このように、第１の実施形態の半導体記憶
装置によれば、同一のメモリセルに、フラッシュメモリ
としてのデータとマスクＲＯＭとしてのデータを同時に
記憶することが可能となり、チップサイズが縮小化され
て更なる高集積化が実現される。

【００５７】（変形例）続いて、第１の実施形態の半導
体記憶装置の変形例について説明する。この変形例の半
導体記憶装置は、第１の実施形態のそれとほぼ同様の構
成を有するが、フラッシュメモリの代わりにＭＮＯＳト
ランジスタを備え、ＭＮＯＳトランジスタとマスクＲＯ
Ｍとを兼ねた構成を有している点で相違する。図５は、
この変形例の半導体記憶装置の構成要素である２種の半
導体記憶素子４１，４２を示す概略断面図である。な
お、第１の実施形態の半導体記憶装置に対応する構成部
材等については同符号を記して説明を省略する。

【００５８】この変形例の半導体記憶装置は、その各メ
モリセルが、２種の半導体記憶素子４１，４２のいずれ
か一方を有して構成されている。

【００５９】半導体記憶素子４１は、通常のＭＮＯＳト
ランジスタであり、ｐ型のシリコン半導体基板１１上に
おいて、フィールド酸化膜等の素子分離構造により画定
された素子活性領域５１に形成されたシリコン酸化膜４
３と、このシリコン酸化膜４３上に形成されたシリコン
窒化膜４４と、シリコン窒化膜４４上に形成され、シリ
コン酸化膜４３及びシリコン窒化膜４４を介して対向す
るようにパターン形成されたゲート４５と、ゲート４５
上に形成されたキャップ絶縁膜４９と、シリコン酸化膜
４３、シリコン窒化膜４４、ゲート４５及びキャップ絶
縁膜４９の側面を覆うサイドウォール５０とを有してい
る。更に、この半導体記憶素子４１は、ゲート４５の両
側のシリコン半導体基板１の表面領域にｎ型の不純物が
導入されて形成された高濃度の一対の不純物拡散層であ
るソース４６及びドレイン４７とを有し、ソース４６と
接続されたソース線３及びドレイン４７と接続されたビ
ット線４を備えてて構成されている。

【００６０】半導体記憶素子４２は、半導体記憶素子４
１と同様の構成に加えて、素子形成領域５２において、
ソース１６−ドレイン１７間のシリコン半導体基板１１
の領域、即ちチャネル領域にｐ型不純物がシリコン半導
体基板１１の不純物濃度に比して高濃度、ここでは１×
１０¹⁶〜１０¹⁸（１／ｃｍ³）程度の濃度に導入されて
なる拡散層４８を有している。

【００６１】ここで、半導体記憶素子４１のチャネル領
域にも、しきい値電圧を制御（Ｖ_Tコントロール）する
ためにｐ型不純物が導入されてなる拡散層を形成しても
よい。この場合、半導体記憶素子４１のチャネル領域に
導入する不純物は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程
度の濃度とすることが必要である。即ち、半導体記憶素
子４１，４２のしきい値電圧を明確に区別することを考
慮して、半導体記憶素子４１のチャネル領域の不純物濃
度は、半導体記憶素子４２のそれに比して１桁以上低い
オーダーの濃度とすることが好適である。

【００６２】この変形例においては、シリコン窒化膜４
４に電荷が捕獲されていない状態の半導体記憶素子４１
がデータ”００”を示し、シリコン窒化膜４４に電荷が
捕獲されている状態の半導体記憶素子４１がデータ”１
０”を示す。また、シリコン窒化膜４４に電荷が捕獲さ
れていない状態の半導体記憶素子４２がデータ”０１”
を示し、シリコン窒化膜４４に電荷が捕獲されている状
態の半導体記憶素子４２がデータ”１１”を示す。即
ち、この半導体記憶装置は、第１の実施形態の場合と同
様に、各メモリセルを用いて、”００”、”０１”、”
１０”、”１１”の２ビット（４値）のデータを記憶す
ることができる。

【００６３】第１の実施形態の変形例の半導体記憶装置
は、チャネル領域に不純物が導入されていない半導体記
憶素子４１（或いは、半導体記憶素子４２に比して１桁
以下の不純物の濃度差がある半導体記憶素子４１）と、
チャネル領域にｐ型不純物が導入されてなる半導体記憶
素子４２とからなる２種の半導体記憶素子が配設されて
構成されている。ここで、半導体記憶素子４１，４２
は、そのシリコン窒化膜４４に捕獲される電荷量に対応
してしきい値電圧が規定されて２つの記憶状態が可能と
されている。それとともに、各々の半導体記憶素子４
１，４２は、そのチャネル領域の不純物濃度が異なるた
め、それに対応して更に異なるしきい値電圧が規定され
ている。即ち、この半導体記憶装置においては、各半導
体記憶素子４１，４２が電荷捕獲状態に対応した２つの
記憶状態を有するとともに、各々の半導体記憶素子４
１、４２がチャネル領域の異なる不純物濃度に対応した
２つ記憶状態を有している。従って、この半導体記憶装
置においては、全体で（２×２）個、即ち、”０
０”、”０１”、”１０”、”１１”の４値の異なる記
憶状態が構成されることになり、小さなサイズのチップ
に極めて高い集積度をもつ半導体記憶装置が実現され
る。

【００６４】このように、第１の実施形態の変形例の半
導体記憶装置によれば、同一のメモリセルに、ＭＮＯＳ
トランジスタとしてのデータとマスクＲＯＭとしてのデ
ータを同時に記憶することが可能となり、チップサイズ
が縮小化されて更なる高集積化が実現される。

【００６５】（第２の実施形態）続いて、本発明の第２
の実施形態について説明する。この第２の実施形態の半
導体記憶装置は、ここでは、１つのメモリセルに不揮発
性半導体記憶メモリであるフラッシュメモリとマスクＲ
ＯＭとが一体化された半導体記憶装置において、４ビッ
ト（１６値）の記憶を可能とする半導体記憶装置につい
て例示する。図６は、第２の実施形態の半導体記憶装置
の主要構成を示す概略断面図であり、図７は、この半導
体記憶装置の記憶状態を示す模式図、図８は、この半導
体記憶装置のしきい値電圧の様子を示す特性図である。
また、図９及び図１０は、この半導体記憶装置の製造方
法を工程順に示す概略断面図である。なお、第１の実施
形態の半導体記憶装置に対応する部材等については同符
号を記して説明を省略する。

【００６６】この第２の実施形態の半導体記憶装置は、
その各メモリセルが、４種の半導体記憶素子６１〜６４
のいずれか一種を有して構成されている。

【００６７】半導体記憶素子６１は、通常のフラッシュ
メモリであり、ｐ型のシリコン半導体基板１１上におい
て、フィールド酸化膜等の素子分離構造により画定され
た素子活性領域９１に形成されたトンネル酸化膜１２
と、このトンネル酸化膜１２上にパターン形成された島
状の浮遊ゲート１３と、浮遊ゲート１３上に形成された
誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介し
て対向するようにパターン形成された制御ゲート１５
と、制御ゲート１５上に形成されたキャップ絶縁膜１９
と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１
４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆
うサイドウォール２０を有している。更に、この半導体
記憶素子６１は、浮遊ゲート１３の両側のシリコン半導
体基板１１の表面領域にｎ型の不純物が導入されて形成
された高濃度の一対の不純物拡散層であるソース１６及
びドレイン１７とを有し、ソース１６と接続されたソー
ス線及びドレイン１７と接続されたビット線４を備えて
構成されている。

【００６８】半導体記憶素子６２は、半導体記憶素子６
１と同様の構成に加えて、ソース１６−ドレイン１７間
のシリコン半導体基板１１の領域、即ちチャネル領域に
ｐ型不純物がシリコン半導体基板１１の不純物濃度に比
して高濃度、ここでは２×１０¹⁵〜２×１０¹⁷（１／ｃ
ｍ³）程度の濃度に導入されてなる拡散層７１を有して
いる。

【００６９】半導体記憶素子６３は、半導体記憶素子６
１と同様の構成に加えて、ソース１６−ドレイン１７間
のシリコン半導体基板１１の領域、即ちチャネル領域に
ｐ型不純物が拡散層７１よりは高濃度に、ここでは５×
１０¹⁵〜５×１０¹⁷（１／ｃｍ³）程度の濃度に導入さ
れてなる拡散層７２を有している。

【００７０】半導体記憶素子６４は、半導体記憶素子６
１と同様の構成に加えて、ソース１６−ドレイン１７間
のシリコン半導体基板１１の領域、即ちチャネル領域に
ｐ型不純物が拡散層７２よりは高濃度に、ここでは１×
１０¹⁶〜１×１０¹⁸（１／ｃｍ³）程度の濃度に導入さ
れてなる拡散層７３を有している。

【００７１】ここで、半導体記憶素子１のチャネル領域
にも、しきい値電圧を制御（Ｖ_Tコントロール）するた
めにｐ型不純物が導入されてなる拡散層を形成してもよ
い。この場合、半導体記憶素子１のチャネル領域に導入
する不純物は２×１０¹⁶〜２×１０¹⁸（１／ｃｍ³）程
度の濃度とすることが必要である。即ち、半導体記憶素
子６１〜６４のしきい値電圧を明確に区別することを考
慮して、半導体記憶素子６１のチャネル領域の不純物濃
度は、半導体記憶素子６２のそれに比して１桁以上低い
オーダーの濃度とすることが好適である。

【００７２】第２の実施形態の半導体記憶装置において
は、以下に示す８個のメモリセル形態が形成される。即
ち、（１）チャネル領域に不純物が導入されていないメモリ
セル（即ち、半導体記憶素子６１）：Ｍ００（２）チャネル領域に不純物が導入されたメモリセル
（即ち、半導体記憶素子６２）：Ｍ０１（３）チャネル領域に（２）の場合よりは高濃度に不純
物が導入されたメモリセル（即ち、半導体記憶素子６
３）：Ｍ１０（４）チャネル領域に（３）の場合よりは高濃度に不純
物が導入されたメモリセル（即ち、半導体記憶素子６
４）：Ｍ１１（５）しきい値電圧（Ｖ_T）の値が正方向にシフトして
いないメモリセル：Ｆ００（６）しきい値電圧（Ｖ_T）の値が所定量だけ正方向に
シフトしているメモリセル：Ｆ０１（７）しきい値電圧（Ｖ_T）の値が（６）の場合よりは
大きい所定量だけ正方向にシフトしているメモリセル：
Ｆ０１（８）しきい値電圧（Ｖ_T）の値が（７）の場合よりは
大きい所定量だけ正方向にシフトしているメモリセル：
Ｆ１１の４形態である。

【００７３】ここで、Ｍ００は、メモリセルのマスクＲ
ＯＭとしてのデータが”００”である場合を示し、Ｍ０
１は、メモリセルのマスクＲＯＭとしてのデータが”０
１”である場合を、Ｍ１０は、メモリセルのマスクＲＯ
Ｍとしてのデータが”１０”である場合を、Ｍ１１は、
メモリセルのマスクＲＯＭとしてのデータが”１１”で
ある場合をそれぞれ表す。また、Ｆ００は、フラッシュ
メモリとしてのデータが”００”である場合を示し、Ｆ
０１は、フラッシュメモリとしてのデータが”０１”で
ある場合を、Ｆ１０は、フラッシュメモリとしてのデー
タが”１０”である場合を、Ｆ１１は、フラッシュメモ
リとしてのデータが”１１”である場合をそれぞれ表
す。これらのメモリセル形態のうち、「Ｍ００、Ｍ０
１、Ｍ１０、或いはＭ１」と「Ｆ００、Ｆ０１、Ｆ１
０、或いはＦ１１」は相互に組み合わせることが可能で
あり、図７に示すように１６個の記憶形態が実現され
る。

【００７４】図７において、浮遊ゲート１３に電荷が注
入されていない状態（＝Ｆ００）の半導体記憶素子６１
（＝Ｍ００）がデータ”００００”を示し、浮遊ゲート
１３に電荷が注入されていない状態（＝Ｆ００）の半導
体記憶素子６２（＝Ｍ０１）がデータ”０００１”を、
浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ０
０）の半導体記憶素子６３（＝Ｍ１０）がデータ”００
１０”を、浮遊ゲート１３に電荷が注入されていない状
態（＝Ｆ００）の半導体記憶素子６４（＝Ｍ１１）がデ
ータ”００１１”を示す。

【００７５】また、浮遊ゲート１３に電荷が低密度に注
入されている状態（＝Ｆ０１）の半導体記憶素子６１
（＝Ｍ００）がデータ”０１００”を示し、浮遊ゲート
１３に電荷が低密度に注入されている状態（＝Ｆ０１）
の半導体記憶素子６２（＝Ｍ０１）がデータ”０１０
１”を、浮遊ゲート１３に電荷が低密度に注入されてい
る状態（＝Ｆ０１）の半導体記憶素子６３（＝Ｍ１０）
がデータ”０１１０”を、浮遊ゲート１３に電荷が低密
度に注入されている状態（＝Ｆ０１）の半導体記憶素子
６４（＝Ｍ１１）がデータ”０１１１”をそれぞれ示
す。

【００７６】また、浮遊ゲート１３に電荷がＦ０１の状
態よりは高密度に注入されている状態（＝Ｆ１０）の半
導体記憶素子６１（＝Ｍ００）がデータ”１０００”を
示し、浮遊ゲート１３に電荷がＦ０１の状態よりは高密
度に注入されている状態（＝Ｆ１０）の半導体記憶素子
６２（＝Ｍ０１）がデータ”１００１”を、浮遊ゲート
１３に電荷がＦ０１の状態よりは高密度に注入されてい
る状態（＝Ｆ１０）の半導体記憶素子６３（＝Ｍ１０）
がデータ”１０１０”を、浮遊ゲート１３に電荷がＦ０
１の状態よりは高密度に注入されている状態（＝Ｆ１
０）の半導体記憶素子６４（＝Ｍ１１）がデータ”１０
１１”をそれぞれ示す。

【００７７】また、浮遊ゲート１３に電荷がＦ１０の状
態よりは高密度に注入されている状態（＝Ｆ１１）の半
導体記憶素子６１（＝Ｍ００）がデータ”１１００”を
示し、浮遊ゲート１３に電荷がＦ１０の状態よりは高密
度に注入されている状態（＝Ｆ１１）の半導体記憶素子
６２（＝Ｍ０１）がデータ”１１０１”を、浮遊ゲート
１３に電荷がＦ１０の状態よりは高密度に注入されてい
る状態（＝Ｆ１１）の半導体記憶素子６３（＝Ｍ１０）
がデータ”１１１０”を、浮遊ゲート１３に電荷がＦ１
０の状態よりは高密度に注入されている状態（＝Ｆ１
１）の半導体記憶素子６４（＝Ｍ１１）がデータ”１１
１１”をそれぞれ示す。

【００７８】即ち、この半導体記憶装置は、各メモリセ
ルを用いて、”００００”、”０００１”、”００１
０”、”００１１”、”０１００”、”０１０１”、”
０１１０”、”０１１１”、”１０００”、”１００
１”、”１０１０”、”１０１１”、”１１００”、”
１１０１”、”１１１０”、”１１１１”の４ビット
（１６値）のデータを記憶することができる。

【００７９】以下、この半導体記憶装置へのデータの書
き込み方法について説明する。

【００８０】先ず、データ”１１００”を書き込む場
合、半導体記憶素子６１（＝Ｍ００）のビット線４を接
地し、ソース線３を開放状態とし、制御ゲートに１０Ｖ
〜１５Ｖ程度を印加する。このとき、ドレイン１７の近
傍で熱的に励起された電子（ホットエレクトロン）が浮
遊ゲート１３とドレイン１７との電位差に応じてトンネ
ル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ
１１）、しきい値電圧（Ｖ_T）が７Ｖ程度に上昇する。
この記憶状態を”１１００”とする。

【００８１】次に、データ”１０００”を書き込む場
合、半導体記憶素子６１（＝Ｍ００）のビット線４に１
Ｖ程度を印加し、他の条件は上述の場合と同様にする。
このとき、しきい値電圧（Ｖ_T）が５Ｖ程度となり、こ
の記憶状態を”１０００”とする。

【００８２】次に、データ”０１００”を書き込む場
合、半導体記憶素子６１（＝Ｍ００）のビット線４に２
Ｖ程度を印加し、他の条件は上述の場合と同様にする。
このとき、しきい値電圧（Ｖ_T）が３Ｖ程度となり、こ
の記憶状態を”０１００”とする。

【００８３】次に、データ”００００”を書き込む場
合、半導体記憶素子６１（＝Ｍ００）のビット線４に３
Ｖ程度を印加し、他の条件は上述の場合と同様にする。
このとき、しきい値電圧（Ｖ_T）が１Ｖ程度となり、こ
れは初期のしきい値電圧（消去レベル）から殆ど変化し
ていない。この記憶状態を”００００”とする。

【００８４】そして、データ”１１０１”、”１００
１”、”０１０１”、”０００１”を書き込む場合に
は、半導体記憶素子６２（＝Ｍ０１）を用いて上述の各
操作を行えばよく、データ”１１１０”、”１０１
０”、”０１１０”、”００１０”を書き込む場合に
は、半導体記憶素子６３（＝Ｍ１０）を用いて上述の各
操作を、データ”１１１１”、”１０１１”、”０１１
１”、”００１１”を書き込む場合には、半導体記憶素
子６４（＝Ｍ１１）を用いて上述の各操作を適宜行えば
よい。

【００８５】以下、この半導体記憶装置におけるデータ
の読み出し方法について説明する。

【００８６】ここで、第２の実施形態の半導体記憶装置
においては、図８に示すように、しきい値電圧（Ｖ_T）
が１６個のピーク（１６値）をもった分布を示す。図８
中で、”Ｍ００”と表示された範囲にしきい値電圧Ｖ_T
が検出された場合にはマスクＲＯＭとしての記憶状態
が”００”であり、”Ｍ０１”と表示された範囲にしき
い値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとして
の記憶状態が”０１”、”Ｍ１０”と表示された範囲に
しきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭと
しての記憶状態が”１０”、Ｍ１１”と表示された範囲
にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭ
としての記憶状態が”１１”である。

【００８７】また、”Ｆ００”と表示された範囲にしき
い値電圧Ｖ_Tが検出された場合にはフラッシュメモリと
しての記憶状態が”００”であり、”Ｆ０１”と表示さ
れた範囲にしきい値電圧Ｖ_Tが検出された場合にはフラ
ッシュメモリとしての記憶状態が”０１”、”Ｆ１０”
と表示された範囲にしきい値電圧Ｖ_Tが検出された場合
にはフラッシュメモリとしての記憶状態が”１０”、”
Ｆ１１”と表示された範囲にしきい値電圧Ｖ_Tが検出さ
れた場合にはフラッシュメモリとしての記憶状態が”１
１”である。

【００８８】従って、先ず、フラッシュメモリとしての
状態が”Ｆ００”或いは”Ｆ０１”と”Ｆ１０”或い
は”Ｆ１１”との何れであるかを判定する。即ち、制御
ゲート１５に中央値の電圧Ｖ８を印加し、ドレイン電流
を所定のセンスアンプで検出し、しきい値電圧Ｖ_Tと電
圧Ｖ８との大小関係を判定する。このとき、しきい値電
圧Ｖ_Tが電圧Ｖ８より大きい場合には”Ｆ１０”或い
は”Ｆ１１”であると判定され、しきい値電圧Ｖ_Tが電
圧Ｖ２より小さい場合には”Ｆ００”或いは”Ｆ０１”
であると判定される。

【００８９】続いて、しきい値電圧Ｖ_Tが電圧Ｖ８より
大きい場合には、同様の読み出し動作を電圧Ｖ１２で行
い、しきい値電圧Ｖ_Tが電圧Ｖ１２より大きい場合に
は”Ｆ１１”、電圧Ｖ１２より小さい場合には”Ｆ１
０”であると判定される。

【００９０】ここで、しきい値電圧Ｖ_Tが電圧Ｖ１２よ
り大きい場合には、同様の読み出し動作を電圧Ｖ１４で
行い、しきい値電圧Ｖ_Tが電圧Ｖ１４より大きい場合に
はマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１
０”であり、電圧Ｖ１４より小さい場合には”Ｍ０１”
或いは”Ｍ００”であると判定される。

【００９１】続いて、しきい値電圧Ｖ_Tが電圧Ｖ１４よ
り大きい場合には、同様の読み出し動作を電圧Ｖ１５で
行い、しきい値電圧Ｖ_Tが電圧Ｖ１５より大きい場合に
はマスクＲＯＭとしての状態が”Ｍ１１”であってデー
タは”１１１１”と判定され、電圧Ｖ１５より小さい場
合には”Ｍ１０”であってデータは”１１１０”と判定
される。

【００９２】一方、しきい値電圧Ｖ_Tが電圧Ｖ１４より
小さい場合には、同様の読み出し動作を電圧Ｖ１３で行
い、しきい値電圧Ｖ_Tが電圧Ｖ１３より大きい場合には
マスクＲＯＭとしての状態が”Ｍ０１”であってデータ
は”１１０１”と判定され、電圧Ｖ１３より小さい場合
には”Ｍ００”であってデータは”１１００”と判定さ
れる。

【００９３】また、しきい値電圧Ｖ_Tが電圧Ｖ１２より
小さい場合には、同様の読み出し動作を電圧Ｖ１０で行
い、しきい値電圧Ｖ_Tが電圧Ｖ１０より大きい場合には
マスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１
０”であり、電圧Ｖ１０より小さい場合には”Ｍ０１”
或いは”Ｍ００”であると判定される。

【００９４】続いて、しきい値電圧Ｖ_Tが電圧Ｖ１０よ
り大きい場合には、同様の読み出し動作を電圧Ｖ１１で
行い、しきい値電圧Ｖ_Tが電圧Ｖ１１より大きい場合に
はマスクＲＯＭとしての状態が”Ｍ１１”であってデー
タは”１０１１”と判定され、電圧Ｖ１１より小さい場
合には”Ｍ１０”であってデータは”１０１０”と判定
される。

【００９５】一方、しきい値電圧Ｖ_Tが電圧Ｖ１０より
小さい場合には、同様の読み出し動作を電圧Ｖ９で行
い、しきい値電圧Ｖ_Tが電圧Ｖ９より大きい場合にはマ
スクＲＯＭとしての状態が”Ｍ０１”であってデータ
は”１００１”と判定され、電圧Ｖ９より小さい場合に
は”Ｍ００”であってデータは”１０００”と判定され
る。

【００９６】また、しきい値電圧Ｖ_Tが電圧Ｖ８より小
さい場合には、同様の読み出し動作を電圧Ｖ４で行い、
しきい値電圧Ｖ_Tが電圧Ｖ４より大きい場合には、フラ
ッシュメモリとしての状態が”Ｆ０１”、電圧Ｖ４より
小さい場合には”Ｆ００”であると判定される。

【００９７】続いて、しきい値電圧Ｖ_Tが電圧Ｖ４より
大きい場合には、同様の読み出し動作を電圧Ｖ６で行
い、しきい値電圧Ｖ_Tが電圧Ｖ６より大きい場合にはマ
スクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”
であると、電圧Ｖ６より小さい場合には”Ｍ０１”或い
は”Ｍ００”であると判定される。

【００９８】ここで、しきい値電圧Ｖ_Tが電圧Ｖ６より
大きい場合には、同様の読み出し動作を電圧Ｖ７で行
い、しきい値電圧Ｖ_Tが電圧Ｖ７より大きい場合にはマ
スクＲＯＭとしての状態が””Ｍ１１”であってデータ
は”０１１１”と判定され、電圧Ｖ７より小さい場合に
は”Ｍ１０”であってデータは”０１１０”と判定され
る。

【００９９】一方、しきい値電圧Ｖ_Tが電圧Ｖ６より小
さい場合には、同様の読み出し動作を電圧Ｖ５で行い、
しきい値電圧Ｖ_Tが電圧Ｖ５より大きい場合にはマスク
ＲＯＭとしての状態が””Ｍ０１”であってデータは”
０１０１”と判定され、電圧Ｖ５より小さい場合には”
Ｍ００”であってデータは”０１００”と判定される。

【０１００】また、しきい値電圧Ｖ_Tが電圧Ｖ４より小
さい場合には、同様の読み出し動作を電圧Ｖ２で行い、
しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合にはマスク
ＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であ
ると、電圧Ｖ２より小さい場合には”Ｍ０１”或いは”
Ｍ００”であると判定される。

【０１０１】ここで、しきい値電圧Ｖ_Tが電圧Ｖ２より
大きい場合には、同様の読み出し動作を電圧Ｖ３で行
い、しきい値電圧Ｖ_Tが電圧Ｖ３より大きい場合にはマ
スクＲＯＭとしての状態が””Ｍ１１”であってデータ
は”００１１”と判定され、電圧Ｖ３より小さい場合に
は”Ｍ１０”であってデータは”００１０”と判定され
る。

【０１０２】一方、しきい値電圧Ｖ_Tが電圧Ｖ２より小
さい場合には、同様の読み出し動作を電圧Ｖ１で行い、
しきい値電圧Ｖ_Tが電圧Ｖ１より大きい場合にはマスク
ＲＯＭとしての状態が””Ｍ０１”であってデータは”
０００１”と判定され、電圧Ｖ１より小さい場合には”
Ｍ００”であってデータは”００００”と判定される。

【０１０３】以下、第２の実施形態の半導体記憶装置の
製造方法について説明する。ここでは、半導体記憶装置
の構成要素である４種の半導体記憶素子６１〜６４を同
時形成する場合について例示する。

【０１０４】先ず、図９（ａ）に示すように、ｐ型のシ
リコン半導体基板１１を用意し、このシリコン半導体基
板１１上にフィールド酸化膜等の図示しない素子分離構
造を形成して素子形成領域９１〜９４を画定する。

【０１０５】次に、シリコン半導体基板１１の全面にフ
ォトレジスト８１を塗布し、フォトリソグラフィーによ
りこのフォトレジスト８１を素子形成領域９２のみを露
出させる形状にパターニングする。

【０１０６】続いて、フォトレジスト８１をマスクとし
て、素子形成領域９２の表面領域のみにｐ型不純物、こ
こではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）
〜３０（ｋｅＶ）、ドーズ量が７×１０¹¹（１／ｃ
ｍ²）程度の条件でイオン注入する。

【０１０７】次に、図９（ｂ）に示すように、フォトレ
ジスト８１を灰化処理等により除去した後、シリコン半
導体基板１１の全面にフォトレジスト８２を塗布し、フ
ォトリソグラフィーによりこのフォトレジスト８２を素
子形成領域９３のみを露出させる形状にパターニングす
る。

【０１０８】続いて、フォトレジスト８２をマスクとし
て、素子形成領域９３の表面領域のみにｐ型不純物、こ
こではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）
〜３０（ｋｅＶ）、ドーズ量が１×１０¹²（１／ｃ
ｍ²）程度の条件でイオン注入する。

【０１０９】次に、図９（ｃ）に示すように、フォトレ
ジスト８２を灰化処理等により除去した後、シリコン半
導体基板１１の全面にフォトレジスト８３を塗布し、フ
ォトリソグラフィーによりこのフォトレジスト８３を素
子形成領域９４のみを露出させる形状にパターニングす
る。

【０１１０】続いて、フォトレジスト８３をマスクとし
て、素子形成領域９４の表面領域のみにｐ型不純物、こ
こではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）
〜３０（ｋｅＶ）、ドーズ量が１．３×１０¹²（１／ｃ
ｍ²）程度の条件でイオン注入する。

【０１１１】そして、第１の実施形態の場合と同様に、
図１０に示すように、素子形成領域９１〜９４に、トン
ネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御
ゲート１５及びキャップ絶縁膜１９をパターン形成し、
サイドウォール２０を形成する。その後、制御ゲート１
５の両側のシリコン半導体基板１１の表面領域にリン
（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１×１０¹⁴（１
／ｃｍ²）程度のドーズ量でイオン注入して、シリコン
半導体基板１１をアニール処理することにより、一対の
不純物拡散層であるソース１６及びドレイン１７を素子
形成領域９１〜９４にそれぞれ同時形成するとともに、
素子形成領域９２には不純物濃度が５×１０¹⁵〜５×１
０¹⁷（１／ｃｍ³）程度とされた拡散層７１を、素子形
成領域９３には不純物濃度が１×１０¹⁶〜１×１０
¹⁸（１／ｃｍ³）程度とされた拡散層７２を、素子形成
領域９４には不純物濃度が２×１０¹⁶〜２×１０¹⁸（１
／ｃｍ³）程度とされた拡散層７３をそれぞれ同時形成
する。

【０１１２】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第２の実施形態の半導体記憶装
置を完成させる。

【０１１３】なお、第２の実施形態においても、第１の
実施形態の変形例と同様に、フラッシュメモリの代わり
にＭＮＯＳトランジスタを備え、ＭＮＯＳトランジスタ
とマスクＲＯＭとを兼ねた構造に半導体記憶装置を構成
してもよい。

【０１１４】第２の実施形態の半導体記憶装置は、チャ
ネル領域に不純物が導入されていない半導体記憶素子６
１（或いは、半導体記憶素子２に比して１桁以下の不純
物の濃度差がある半導体記憶素子６１）と、チャネル領
域に順次高い濃度に不純物が導入されてなる半導体記憶
素子６２〜６４とからなる４種の半導体記憶素子が配設
されて構成されている。ここで、半導体記憶素子６１〜
６４は、その浮遊ゲート１３に蓄積される電荷量に対応
してしきい値電圧が規定されて４つの記憶状態が可能と
されている。それとともに、各々の半導体記憶素子６１
〜６４は、そのチャネル領域の不純物濃度が異なるた
め、それに対応して更に異なるしきい値電圧が規定され
ている。

【０１１５】即ち、この半導体記憶装置においては、各
半導体記憶素子６１〜６４が電荷蓄積状態に対応した２
つの記憶状態を有するとともに、各々の半導体記憶素子
６１〜６４がチャネル領域の異なる不純物濃度に対応し
た４つの記憶状態を有している。従って、この半導体記
憶装置においては、全体で（４×４）個、即ち、”００
００”、”０００１”、”００１０”、”００１
１”、”０１００”、”０１０１”、”０１１０”、”
０１１１”、”１０００”、”１００１”、”１０１
０”、”１０１１”、”１１０１”、”１１１０”、”
１１１１”の１６値の異なる記憶状態が構成されること
になり、小さなサイズのチップに極めて高い集積度をも
つ半導体記憶装置が実現される。

【０１１６】このように、第２の実施形態の半導体記憶
装置によれば、同一のメモリセルに、フラッシュメモリ
としてのデータとマスクＲＯＭとしてのデータを同時に
記憶することが可能となり、チップサイズが縮小化され
て更なる高集積化が実現される。

【０１１７】なお、本発明は、上述の第１及び第２の実
施形態に限定されるものではない。例えば、フラッシュ
メモリのみならず、これらの代わりにＥＥＰＲＯＭ、紫
外線消去型のＥＰＲＯＭ、ＦＲＡＭ等の不揮発性記憶機
能を有する全ての半導体記憶素子や、更に揮発性記憶機
能を有するＤＲＡＭ等にも適用することができる。

【０１１８】また、上述の第１及び第２の実施形態にお
いては、４値及び１６値の多値型の半導体記憶装置につ
いて例示したが、本発明はこれらに限定されることな
く、原理的には、ｎを自然数として、（２ｎ×２ｎ）値
の多値型の半導体記憶装置に適用することができる。

【０１１９】

【発明の効果】本発明によれば、同一のメモリセルに、
不揮発性半導体メモリとしてのデータとマスクＲＯＭと
してのデータを同時に記憶することが可能となり、チッ
プサイズが縮小化されて更なる高集積化が実現される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体記憶装置を示
す概略断面図である。

【図２】本発明の第１の実施形態の半導体記憶装置にお
ける記憶状態を示す模式図である。

【図３】本発明の第１の実施形態の半導体記憶装置のし
きい値電圧の様子を示す特性図である。

【図４】本発明の第１の実施形態の半導体記憶装置の製
造方法を工程順に示す概略断面図である。

【図５】本発明の第１の実施形態の半導体記憶装置の変
形例を示す概略断面図である。

【図６】本発明の第２の実施形態の半導体記憶装置を示
す概略断面図である。

【図７】本発明の第２の実施形態の半導体記憶装置にお
ける記憶状態を示す模式図である。

【図８】本発明の第２の実施形態の半導体記憶装置のし
きい値電圧の様子を示す特性図である。

【図９】本発明の第２の実施形態の半導体記憶装置の製
造方法を工程順に示す概略断面図である。

【図１０】図９に続いて、本発明の第２の実施形態の半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。

【符号の説明】

１，２，４１，４２，６１〜６４半導体記憶素子１１シリコン半導体基板１２トンネル酸化膜１３浮遊ゲート１４誘電体膜１５制御ゲート１６ソース１７ドレイン１８，７１〜７３拡散層２１，２２，５１，５２，９１〜９４素子形成領域

Claims

【特許請求の範囲】

【請求項１】ゲート、ソース及びドレインを有して前
記ソースと前記ドレインとの間にチャネル領域が形成さ
れるとともに、電荷蓄積層を有する半導体記憶素子を備
えた半導体記憶装置において、前記チャネル領域に各々濃度の異なる不純物が導入され
てなる少なくとも２種の前記半導体記憶素子を備えたこ
とを特徴とする半導体記憶装置。
【請求項２】前記電荷蓄積層が島状の浮遊ゲートであ
り、前記浮遊ゲートが前記チャネル領域とトンネル絶縁
膜を介して対向するとともに前記ゲートとゲート絶縁膜
を介して対向しており、前記ゲートが前記浮遊ゲートに
蓄積される電荷量を調節する制御ゲートとして機能する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記電荷蓄積層が窒化膜であり、前記窒
化膜が前記チャネル領域と絶縁膜を介して対向してお
り、前記窒化膜と前記絶縁膜との界面に電荷が蓄積され
ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】ｎを自然数として、２ｎ種の前記半導体
記憶素子を備えたことを特徴とする請求項１に記載の半
導体記憶装置。
【請求項５】ゲート、ソース及びドレインを有して前
記ソースと前記ドレインとの間にチャネル領域が形成さ
れるとともに、電荷蓄積層を有する半導体記憶素子を備
えた半導体記憶装置において、ｎを自然数として、前記チャネル領域に各々濃度の異な
る不純物が導入されてなる２ｎ種の前記半導体記憶素子
を備え、前記各半導体記憶素子には、前記電荷蓄積層に蓄積され
る電荷量に対応した各々異なるしきい値電圧が設定され
ており、前記半導体記憶素子の全体で前記各しきい値電
圧により区別される（２ｎ×２ｎ）個の異なる記憶状態
が構成されることを特徴とする半導体記憶装置。
【請求項６】前記電荷蓄積層が島状の浮遊ゲートであ
り、前記浮遊ゲートが前記チャネル領域とトンネル絶縁
膜を介して対向するとともに前記ゲートとゲート絶縁膜
を介して対向しており、前記ゲートが前記浮遊ゲートに
蓄積される電荷量を調節する制御ゲートとして機能する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】前記電荷蓄積層が窒化膜であり、前記窒
化膜が前記チャネル領域と絶縁膜を介して対向してお
り、前記窒化膜と前記絶縁膜との界面に電荷が蓄積され
ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】ゲート、ソース及びドレインを有して前
記ソースと前記ドレインとの間にチャネル領域が形成さ
れるとともに、電荷蓄積層を有し、前記チャネル領域に
各々濃度の異なる不純物が導入されてなる少なくとも２
つの前記半導体記憶素子を備えた半導体記憶装置の書き
込み方法であって、前記各半導体記憶素子に対して、前記ゲートに異なる所
定電圧を印加し、前記所定電圧に対応した各々異なるし
きい値電圧を設定することを特徴とする半導体記憶装置
の書き込み方法。
【請求項９】ゲート、ソース及びドレインを有して前
記ソースと前記ドレインとの間にチャネル領域が形成さ
れるとともに、電荷蓄積層を有し、ｎを自然数として、
前記チャネル領域に各々濃度の異なる不純物が導入され
てなる２ｎ種の前記半導体記憶素子を備えた半導体記憶
装置の書き込み方法であって、前記各半導体記憶素子に対して、前記ゲートに異なる所
定電圧を印加し、前記所定電圧に対応した各々異なるｎ
段階のしきい値電圧を設定し、前記半導体記憶素子の全
体で２ｎ段階のしきい値電圧を設定することにより、
（２ｎ×２ｎ）個の異なる記憶状態を構成することを特
徴とする半導体記憶装置の書き込み方法。
【請求項１０】前記電荷蓄積層が島状の浮遊ゲートで
あり、前記浮遊ゲートが前記チャネル領域とトンネル絶
縁膜を介して対向するとともに前記ゲートとゲート絶縁
膜を介して対向しており、前記ゲートが前記浮遊ゲート
に蓄積される電荷量を調節する制御ゲートとして機能す
ることを特徴とする請求項８又は９に記載の半導体記憶
装置の書き込み方法。
【請求項１１】前記電荷蓄積層が窒化膜であり、前記
窒化膜が前記チャネル領域と絶縁膜を介して対向してお
り、前記窒化膜と前記絶縁膜との界面に電荷が蓄積され
ることを特徴とする請求項８又は９に記載の半導体記憶
装置の書き込み方法。
【請求項１２】ゲート、ソース及びドレインを有して
前記ソースと前記ドレインとの間にチャネル領域が形成
されるとともに、電荷蓄積層を有する少なくとも２種の
半導体記憶素子を備えた半導体記憶装置の製造方法にお
いて、半導体基板上に前記半導体記憶素子の種別に対応するよ
うに互いに電気的に分離されてなる各素子領域を画定す
る工程と、前記各素子領域に前記半導体記憶素子の種別に対応する
ように種別毎に異なる濃度に不純物を導入する工程と、前記各素子領域にそれぞれ前記半導体記憶素子を形成す
る工程とを有することを特徴とする半導体記憶装置の製
造方法。
【請求項１３】ｎを自然数として、２ｎ種の前記素子
領域を画定し、各々の前記素子領域に対応した２ｎ種の
半導体記憶素子を形成することを特徴とする請求項１２
に記載の半導体記憶装置の製造方法。