JP2005506692A - Sonosフラッシュメモリにおける倍密度コアゲート - Google Patents
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Abstract
Description
【0001】
本発明は一般に、不揮発性半導体メモリ装置の製造に関し、特にSONOSタイプの不揮発性メモリ装置の改良された製造方法に関する。
【背景技術】
【0002】
従来のEEPROM(electrically erasable programmable read only memory)型のフローティングゲートフラッシュメモリは、トンネル酸化物、このトンネル酸化物上の第1ポリシリコン層、この第1ポリシリコン層上のONO(酸化物−窒化物−酸化物)中間レベル絶縁体、およびこのONO中間レベル絶縁体上の第2ポリシリコン層の垂直スタックによって特徴付けられるメモリセルを採用する。例えば、Gutermanその他による文献(IEEE Transactions on Electron Devices, Vol. 26, No.4, p.576, 1979)は、ゲート酸化膜と中間レベル酸化物に挟まれたフローティングゲートを持ち、この中間レベル酸化物の上にコントロールゲートを配置した、フローティングゲート不揮発性メモリセルを説明している。
【0003】
一般的に、フラッシュメモリセルは、基板の一部、ドレイン領域の付近のチャネルセクションなどから、フローティングゲートに対するホットエレクトロン注入を引き起こすことによってプログラムされる。エレクトロン注入は、負の電荷をフローティングゲートに持ち込む。
【0004】
この注入メカニズムは、ソース領域および基板のバルク部分を接地し、比較的高い正電圧をコントロールゲートに印加して電子を引きつける場を生成し、ドレイン領域に中程度の大きさの正電圧を印加してホット(高エネルギー)エレクトロンを生成することによって引き起こされる。フローティングゲートに十分な量の負電荷が蓄積された後、フローティングゲートの負の電位がその電界効果トランジスタ(FET)の閾値電圧を上昇させ、後続の「読み出し」モードでチャネル領域を通る電流を抑制する。フラッシュメモリセルがプログラムされているかどうかを判定するのには、読み出し電流の大きさが用いられる。フラッシュメモリセルのフローティングゲートを放電させる動作は、消去作用と呼ばれる。この消去作用は、典型的には、フローティングゲートとトランジスタのソース領域との間(ソースイレースまたはネガティブ・ゲートイレース)、またはフローティングゲートと基板との間(チャネルイレース)のファウラー・ノルドハイム(Fowler-Nordheim)トンネリングメカニズムによって実行される。ソースイレース動作は、ソース領域に高い正電圧印加し、対応するメモリセルのドレインをフローティングにしておきながら、コントロールゲートと基板を接地することにより引き起こされる。
【0005】
その後、SONOS(シリコン・酸化物・窒化物・酸化物・シリコン)タイプのメモリ装置が紹介された。Chanその他の文献、IEEE Electron Device Letters, Vol. 8, No.3, p.93, 1987を参照してもらいたい。SONOSタイプのフラッシュメモリセルは、電荷トラップ(捕獲)非伝導絶縁体層、典型的には2つの二酸化シリコン層(絶縁層)にサンドイッチされた窒化シリコン層、を持つように構成されている。この非伝導絶縁体層は電荷捕獲媒体として機能する。導電性のゲート層が上側の二酸化シリコン層の上に配置される。電荷は、ドレインとして使用される側の付近に局所的にトラップされるから、この構造は、2トランジスタセルまたは1セルに2ビットとして説明することができる。複数のレベルを使用すれば、1セルに4以上のビットを持たせることができる。マルチビットセルを実現すると、集積回路チップ上に保持または処理される情報量を増やそうとする継続的な流れを促進する点で、SONOSタイプのメモリ装置は、その他のメモリ装置に対して有利である。
【0006】
SONOSタイプのメモリ装置は、様々な利点を持つ。特に、メモリセルの消去のメカニズムが大きく拡張される。適切な消去電圧をゲートと右ビットのためのドレインに、およびゲートと左ビットのためのソースに印加することによって、メモリセルの両方のビットを消去できる。その他の利点には、繰り返し(サイクリング)から来る消耗を減らして、デバイスの寿命を延ばせることがある。逆方向に読み出すことの効果として、同じ量のプログラミングに対してずっと高い閾値電圧が可能になることである。従って、メモリセルのプログラムされた状態とプログラムされていない状態との間の閾値電圧の十分なデルタ(delta)を確保するために必要とされる、トラップされた電荷の領域は、セルが順方向に読み出されるときに比べて、セルが逆方向に読み出されるときにはずっと小さくて済む。
【0007】
電荷のトラップ領域を小さくすれば小さくするほど、消去のメカニズムの性能がよくなる。順方向にプログラムして、逆方向に読み出すことにより、電荷トラップ領域の幅を制限することができ、ドレイン(右ビット)またはソース付近の領域を狭くする。これによって、メモリセルの消去をずっと効率的に行うことができる。
【0008】
局所的な電荷トラップの他の利点は、消去の際に、消去がドレインの近くでのみ起こるので、窒化物のドレインから離れた領域が深い空乏(deep depletion)を経験しなくてよいことである。消去後の最終的なセルの閾値はデバイスの構造そのものによって自己制限される。これは、しばしば深い空乏の問題を生じる従来の単一トランジスタ・フローティングゲートフラッシュメモリセルとは、対照的である。
【0009】
これまで多くの利点について説明してきたが、SONOSタイプのメモリ装置に関する少なくとも2つの欠点がある。欠点の一つは、LOCOS(局所酸化技術、LOCal Oxidation of Silicon)による分離が比較的大きなスペース量を取ることである。集積回路チップ上でのデバイスの小型化およびより高い集積度への継続した傾向下では、効率的なスペース利用がより重要になってくる。LOCOSによる分離は、ドーパントの不所望なガス放出も生じさせる。
【0010】
SONOSタイプのメモリ装置の他の欠点は、LOCOSの形成がショートチャネルを生じさせることである。LOCOSの形成には、多くの場合、摂氏800度から1100度にもなる高温が用いられる。ショートチャネルとは、よくLeffで表される実効チャネル長が短くなることである。実効チャネル長を不必要に減少させると、トランジスタが「オフ」の状態にあるような低いゲート電圧においても、好ましくないほど大きな電流がトランジスタを通して流れる結果となる。
【0011】
LOCOSの形成に関わる加熱処理の繰り返し(サーマルサイクリング)はまた、ビット線とビット線の間のパンチスルーリークをも増加させる。つまり、熱処理の繰り返しによって生じた拡散が、ビット線間の不所望なリークを引き起こすのである。
【0012】
一般的にいって、半導体産業では、より高いデバイス密度に対する継続的な傾向がある。この高密度化を達成するために、半導体ウェハ上のデバイスの寸法を縮小(スケーリングダウン)するための努力が行われてきている。そのような高いデバイスの充填密度を達成するために、構造物の寸法をより小さくしていくことが必要となる。それには、そのような構造物の幅や間隔も含まれる。この傾向は、SONOSタイプのメモリ装置を含む、不揮発性の半導体メモリ装置の設計および製造に影響を与える。
【0013】
Mitchellその他による米国特許第5168334号に示された従来技術であるSONOSタイプのメモリ装置のコア領域の一部を図1に示す。図1は、Mitchellその他による米国特許第5168334号の図5に類似している。図1には、フィールド酸化物領域38および40と、ビット線44および46と、ONOの三層50/52/54と、ポリシリコンのワード線56および66を有するシリコン基板25が示されている。図示されているように、この構造には、ワード線56と66の間に活用されていないスペースがある。本技術分野において、SONOSタイプのメモリ装置を含む、半導体メモリ装置をさらに縮小する解決されていない課題が存在する。
【発明の開示】
【発明の概要】
【0014】
本発明は、より高い密度を有するSONOSタイプの不揮発性メモリ装置を製造するプロセスを提供する。特に、本発明は、コア領域においてより高いゲート/ワード線密度を有するSONOSタイプの不揮発性メモリ装置を提供する。アレイ内のメモリセルの数を実質的に増加させることができる。「倍密度」のSONOSタイプの不揮発性メモリ装置は、通常実質的に平坦な構造を有する。本発明は、コア領域へのLOCOS形成に係る高温の熱処理サイクルを排除し、それによってショートチャネルを最小化および/またはなくす。本発明はまた、LOCOS形成によって生じる、不所望なバーズビーク(bird’s beak)をなくすため、欠陥が少なくなり、および/またはスケーリングを改善することができる。
【0015】
本発明の一態様は、不揮発性半導体メモリ装置を形成する方法に関し、該方法は、コア領域と周辺領域とを有する基板上に電荷トラップ絶縁体を形成するステップと、前記コア領域内の電荷トラップ絶縁体上にメモリセルゲートの第1組を形成するステップと、前記メモリセルゲートの第1組のまわりに共形(conformal)の絶縁材料層を形成するステップと、前記コア領域内にメモリセルゲートの第2組を形成するステップとを含み、前記メモリセルゲートの第2組の各メモリセルゲートは、前記メモリセルゲートの第1組の少なくとも一つのメモリセルゲートに近接し、前記メモリセルゲートの第1組の各メモリセルゲートは、前記メモリセルゲートの第2組の少なくとも一つのメモリセルゲートに近接し、前記共形の絶縁材料層は近接するそれぞれのメモリセルゲートの間に配置されている。
【0016】
本発明の他の態様は、不揮発性半導体メモリ装置内のコアゲート密度を高くする方法であって、該方法は、コア領域と周辺領域とを有する基板上に電荷トラップ絶縁体を形成するステップと、前記コア領域内の電荷トラップ絶縁体上にメモリセルゲート/ワード線の第1組を形成するステップと、前記メモリセルゲート/ワード線の第1組のまわりに二酸化シリコン層を成長させるステップと、前記二酸化シリコン層上に絶縁材料層を共形にデポジションするステップと、前記絶縁材料層上にポリシリコン層をデポジションするステップと、前記コア領域内にメモリセルゲート/ワード線の第2組を形成するために前記基板を平坦化するステップとを含み、前記メモリセルゲート/ワード線の第2組の各メモリセルゲート/ワード線は、前記メモリセルゲート/ワード線の第1組の少なくとも一つのメモリセルゲート/ワード線に近接し、前記二酸化シリコン層および絶縁材料層は近接するそれぞれのメモリセルゲート/ワード線の間に配置されている。
【発明を実施するための最良の形態】
【0017】
本発明は、SONOSタイプの不揮発性メモリ装置、特に、コア領域におけるゲート/ワード線のスケーリングを改良したSONOSタイプの不揮発性メモリ装置を製造するプロセスを包含する。1アレイにより多くのSONOSタイプのメモリセルを形成することができ、それによってSONOSタイプのメモリ装置のメモリ容量を改善する。一実施形態において、所与の1アレイ内のSONOSタイプのメモリセルの数は、従来のプロセスに比べて、最大で約100%(2倍)まで増加させることができる。他の実施形態では、所与の1アレイ内のSONOSタイプのメモリセルの数は、従来のプロセスに比べて、少なくとも約50%まで増加させることができる。
【0018】
本発明の一態様は、コア領域に「倍密度」のゲートを持つ、不揮発性半導体メモリ装置を提供することである。結果として、スケーリングが著しく改善できる。本発明の他の態様は、コア領域にLOCOSを含まない不揮発性半導体メモリ装置の製造プロセスである。結果として、不所望なバーズビークや、LOCOS形成に係る高温熱処理サイクルが最小化および/または排除できる。本発明はまた、実質的に平坦な(planar)構造を有するメモリ装置を提供する。
【0019】
以下、本発明を図面を参照して説明する。類似の構造は、類似の番号でずっと参照される。本発明は、コア領域内のゲート/ワード線の高密度化を扱っているため、図面にはコア領域のみが示される(周辺領域のプロセス処理は図示されない)。周辺領域では標準的なプロセスが実行可能である。コア領域はメモリセルを含み、周辺領域はチップの残り、例えば制御ロジックや、入出力デバイスなどを含んでいる。
【0020】
本発明の一態様を図2から図6に示す。電荷トラップ絶縁体114の下に半導体基板112を持つ、半導体構造110を図2に示す。図示されているように、電荷トラップ絶縁体114は三つの層、すなわち第1二酸化シリコン層114aと、窒化シリコン層114bと、第2二酸化シリコン層114cと(ONO絶縁体)を含む。特に、ONO絶縁体の場合には、電子の捕獲(トラップ)は窒化シリコン層114bで生じる。
【0021】
電荷トラップ絶縁体114は、電子の捕獲(トラップ)が可能な、またはそれを促進するどのような絶縁体の層または複数の層であってもよい。言い換えれば、電子の捕獲を促進するために、電荷トラップ絶縁体は、それをサンドイッチする層よりも低い障壁高さ(barrier height)を持つ層を有する(比較的高い障壁高さを持つ2つの層が比較的低い障壁高さを持つ層をサンドイッチする)。ONO三層絶縁体の場合、酸化物層が約3.1eVの障壁高さを持つのに対し、窒化物層は約2.1eVの障壁高さを持つ。この結合によって、中間層にウェルが形成される。
【0022】
例としては、電荷トラップ絶縁体は、ONO三層絶縁体、酸化物/窒化物二層絶縁体、窒化物/酸化物二層絶縁体、酸化物/タンタル酸化物二層絶縁体(SiO2/Ta2O5)、酸化物/タンタル酸化物/酸化物三層絶縁体(SiO2/Ta2O5/SiO2)、酸化物/ストロンチウム・チタン酸塩二層絶縁体(SiO2/SrTiO3)、酸化物/バリウム・ストロンチウム・チタン酸塩二層絶縁体(SiO2/BaSrTiO2)、酸化物/ストロンチウム・チタン酸塩/酸化物三層絶縁体(SiO2/SrTiO3/SiO2)、酸化物/ストロンチウム・チタン酸塩/バリウム・ストロンチウム・チタン酸塩三層絶縁体(SiO2/SrTiO3/BaSrTiO2)、酸化物/酸化ハフニウム/酸化物三層絶縁体、および類似のものを含む(それぞれの例について、最初に記載された層が最下層であり、最後に記載された層が最上層である)。
SONOSタイプの不揮発性メモリ装置という用語がよく用いられるが、本明細書においてこの用語は、上述したすべての電荷トラップ絶縁体を包含するものである。つまり、SONOSタイプの不揮発性メモリ装置とは、電子捕獲が可能な、またはそれを促進するどのような絶縁体の層または複数の層を含むものであってもよく、特にそのような絶縁体が示されるときに限り、SONOSタイプの不揮発性メモリ装置はONO電荷トラップ絶縁体を含む。
【0023】
さらに、電荷トラップ絶縁体がONO絶縁体である実施形態において、一つのまたは両方の二酸化シリコン層114a,114cは、シリコン含有量の多い(silicon-rich)二酸化シリコン層であってもよい。一つのまたは両方の二酸化シリコン層114a,114cは、また酸素含有量の多い(oxygen-rich)二酸化シリコン層であってもよい。一つのまたは両方の二酸化シリコン層114a,114cは、熱成長による、またはデポジションされた酸化物である。一つのまたは両方の二酸化シリコン層114a,114cは、窒化酸化物層であってもよい。
窒化物層114bは、シリコンの含有量の多い窒化シリコン層であってもよい。また、窒化物層114bは、窒素の含有量の多い窒化シリコン層であってもよい。本発明の一実施例において、電荷トラップ絶縁体114は、約75オングストロームから約300オングストロームの厚さを持つ。本発明の他の実施例において、電荷トラップ絶縁体114は、約100オングストロームから約275オングストロームの厚さを持つ。本発明のさらに他の実施例において、電荷トラップ絶縁体114は、約110オングストロームから約250オングストロームの厚さを持つ。
【0024】
この点に関して、本発明の一実施例において、酸化物層114a,114cは個々に約50オングストロームから約150オングストロームの厚さを持ち、窒化物層114bは約20オングストロームから約80オングストロームの厚さを持つ。本発明の他の実施例において、酸化物層114a,114cは個々に約60オングストロームから約140オングストロームの厚さを持ち、窒化物層114bは約25オングストロームから約75オングストロームの厚さを持つ。本発明のさらに他の実施例において、酸化物層114a,114cは個々に約70オングストロームから約130オングストロームの厚さを持ち、窒化物層114bは約30オングストロームから約70オングストロームの厚さを持つ。
【0025】
図示していないが、構造上に電荷トラップ絶縁体114を形成する前に、閾値インプラント(VT調整インプラント)工程を実行することができる。例えば、電荷トラップ絶縁体114を形成する直前に、ホウ素の全体的(ブランケット)なインプラントを実行することができる。以下で説明するように、この閾値インプラント工程は、ビット線インプラント工程の前でも、後でも実行することができる。
【0026】
さらに、図示していないが、適切なフォトレジストなどからなるマスクを用いて、構造110の周辺領域を覆いながら、コア領域内の電荷トラップ絶縁体114を部分的に覆う。コア領域では、このマスクは、埋め込みビット線の形成を促進する、またはそれに対応する開口部を設けるようにパターン化される(つまり、続いて形成される埋め込みビット線の真上にあたる電荷トラップ絶縁体114の領域がマスクの開口部によって露出される)。イオンがインプラントされて、インプラント領域が形成される。半導体構造110を、インプラントの後、適切な温度でアニーリングしてもよい。
【0027】
一以上の適切なインプラント材料を用いることができる。インプラント材料の選択は、第1に、使用する基板のタイプ、例えばp型が用いられているのか、それともn型か、に依存する。インプラント材料の例としては、ヒ素(arsenic)、ホウ素(boron)、BF2 +、アンチモン(antimony)、インジウム(indium)およびリン(phosphorus)の一つまたはそれらの組み合わせがあげられる。インプラントは、適切な薬量(dosage)を達成するように実行される。インプラントは、埋め込みビット線を形成するのに適切な薬量でインプラントされる。この点において、インプラントされた領域が、得られたSONOSタイプ不揮発性メモリ装置の埋め込みビット線を形成する。
【0028】
図示していないが、VT調整インプラント工程を、ビット線インプラント工程の前または後に任意に実行してもよい。例えば、インプラントの角度に対して構造110を傾けることによって、マスクの開口部を通したインプラントが、インプラントされたビット線領域に近接したインプラント領域を形成するようにできる。このVT調整インプラント工程には、一般的に、ビット線のインプラント種の型とは反対のドーパント型を用いる。
【0029】
図3を参照して、適切な方法で、電荷トラップ絶縁体114上にポリシリコンがデポジションされる。ポリシリコンの代わりに、ドープされたポリシリコンまたはドープされた非晶質シリコンを用いてもよい。一実施例では、ポリシリコン層116は(電荷トラップ絶縁体114上に)約500オングストロームから約6000オングストロームの厚さを有する。別の実施例では、ポリシリコン層116は、約1000オングストロームから約4000オングストロームの厚さを有する。さらに別の実施例においては、ポリシリコン層116は、約1500オングストロームから約3500オングストロームの厚さを有する。
【0030】
図4を参照して、続いてポリシリコン層116が適切な方法でパターン化され、ポリシリコンのゲート/ワード線116を形成する。例えば、フォトレジスト(図示せず)をデポジションして、標準的なリソグラフィー技術を用いてポリシリコン層116の一部を覆い、その他の部分を露出するようにパターン化することができる。ポリシリコン層のこの露出した部分は、標準的な技術、例えば異方性エッチングを用いて除去される。
【0031】
場合によっては、電荷トラップ絶縁体114の最上部の酸化物層114cにおける、ポリシリコンが除去された部分の直下の部分を、ポリシリコンのパターン化プロセスで除去してもよい。最上部の酸化物層114cの部分が除去されない、または部分的にしか除去されない場合には、ポリシリコンが除去された部分の直下の電荷トラップ絶縁体114の最上部の酸化物層114cを完全に除去するために、構造110を適切なエッチング工程の対象とすることができる。ウェットまたはドライエッチングが使用可能であるが、ウエットエッチングが好ましい。例えば、構造をフッ化水素酸の希釈溶液にさらすことができる。
【0032】
図5を参照して、適切な手段、例えば化学気相蒸着法(CVD)、ドライ酸化法、ウェット酸化法、または急速熱酸化法(rapid thermal oxidation)を用いて、パターン化されたポリシリコンのゲート/ワード線116に近接させて、絶縁材料層118を形成する。絶縁材料には、二酸化シリコン、窒化シリコン、ローK材料、酸窒化シリコン、フッ素ドープされたシリコンガラス(FSG)、テトラエトキシシラン(TEOS)、リン添加酸化シリコンガラス(PSG)、ホウ素リン添加酸化シリコンガラス(BPSG)、ホウ素リン添加テトラエトキシシラン(BPTEOS)などが含まれる。一実施例においては、ドライ酸化法、ウェット酸化法、または摂氏約750度から約1100度における急速熱酸化法のいずれか一つによって、パターン化されたポリシリコンのゲート/ワード線116の露出部分のまわりに酸化物層を成長させることができる。
【0033】
場合によっては、ポリシリコンが除去された部分の直下の最上部の酸化物層114cの一部を除去する際に、パターン化されたポリシリコンのゲート/ワード線116の残り部分の直下にある最上部の酸化物層114cの一部分をも除去することができる。この現象はコーナーアンダーカットと呼ばれる。パターン化されたポリシリコンのゲート/ワード線116の露出部分のまわりに酸化物絶縁材料層118を成長させたときは、コーナーアンダーカットの問題は最小化され、および/またはなくなる。
【0034】
一実施例において、絶縁材料層118は、約50オングストロームから約350オングストロームの厚さに形成される。他の実施例においては、絶縁材料層118は、約75オングストロームから約325オングストロームの厚さに形成される。さらに他の実施例においては、絶縁材料層118は、約100オングストロームから約300オングストロームの厚さに形成される。
【0035】
図6を参照して、適切な任意の手段、例えばCVD、ドライ酸化法、ウェット酸化法、または急速熱酸化法を用いて、構造110上に、別の絶縁材料層120を形成する。上述のように、絶縁材料には、二酸化シリコン、窒化シリコン、ローK材料、酸窒化シリコン、FSG、TEOS、PSG、BPSG、BPTEOSなどが含まれる。この第2の絶縁材料は、第1の絶縁材料と同じでもよいし、異なっていてもよい。CVD法には、低圧化学気相蒸着(LPCVD)、プラズマ・エンハンスド化学気相蒸着(PECVD)などが含まれる。例えば、酸化物絶縁材料層120は、シラン(silane)とN2Oを用いて、温度摂氏約700度から約900度で、LPCVD法によってデポジションされる。図5,図6には、2つの絶縁材料層の形成が示されているが、これらの絶縁材料層のうち一つのみを形成すればよい。これについては後述する。
【0036】
一実施例において、ONO電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層120は、最上部の酸化物層114cの厚さに対して約20オングストロームの範囲内の厚さを有する。他の実施例において、ONO電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層120は、最上部の酸化物層114cの厚さに対して約10オングストロームの範囲内の厚さを有する。さらに他の実施例において、ONO電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層120は、最上部の酸化物層114cの厚さとほぼ同じ厚さを有する。
【0037】
一実施例において、絶縁材料層120は、約30オングストロームから約250オングストロームの厚さに形成される。他の実施例において、絶縁材料層120は、約40オングストロームから約225オングストロームの厚さに形成される。さらに他の実施例において、絶縁材料層120は、約50オングストロームから約200オングストロームの厚さに形成される。
【0038】
図7を参照して、第2ポリシリコン層122が構造110上にデポジションされる。ポリシリコンの代わりに、ドープされたポリシリコンまたはドープされた非晶質シリコンを用いてもよい。ポリシリコン層122は、パターン化された第1ポリシリコン層116および酸化物層によって形成されたトレンチを充填する。
【0039】
図8を参照して、構造110は、ブランケット(全体的な)ウェットまたはドライエッチングおよび化学機械研磨(CMP)を含む、任意の適切な技術を使用して平坦化される。構造110は平坦化、つまり第2絶縁材料120または第1絶縁材料118まで薄くされる。選択的に、ハードマスク(図示せず)を第2ポリシリコン層122上に形成することもできる。このハードマスクはコア領域では除去され、続いて構造110をCMP処理して、周辺領域ではなく、コア領域内の第2ポリシリコン層122の一部を平坦化、つまり除去する。
【0040】
図9を参照して、第2絶縁材料120および/または第1絶縁材料118の残りの部分(もしあれば)を構造110から除去して、最初に形成されたポリシリコン層116および第2のポリシリコン層122を露出させる。結果としての構造110は、平坦であるか、または実質的に平坦である(コア領域において)。最初に形成されたポリシリコン層116および第2ポリシリコン層122は、続いて不揮発性メモリセルのコントロールゲート/ワード線を形成する。
【0041】
第2絶縁材料120および/または第1絶縁材料118の残りの部分は、ブランケット(一様な)ウェットエッチング法を用いて除去できる。エッチング液(etchant)は、酸化物とポリシリコン(またはドープされた非晶質シリコン)との間で適切な選択性を持つように選択される。つまり、エッチング液の選択性により、ポリシリコンを実質的に除去/劣化させずに、絶縁材料を除去/溶解させるのである。
【0042】
一実施例において、第2ポリシリコン層122は、約500オングストロームから約6000オングストロームの厚さを有する。他の実施例において、第2ポリシリコン層122は、約1000オングストロームから約4000オングストロームの厚さを有する。さらに他の実施例において、第2ポリシリコン層122は、約1500オングストロームから約3500オングストロームの厚さを有する。
【0043】
最初に形成されたポリシリコン層116の各ゲート/ワード線は、第2のポリシリコン層122のゲート/ワード線に近接している。つまり、最初に形成されたポリシリコン層116のゲート/ワード線は、第2のポリシリコン層122のゲート/ワード線と交互に配置されている。これに関して、「近接」とは、ゲート/ワード線がお互いに隣り合っていることを意味するが、それらを分離する層(単数または複数)を有していてもよい(この場合、1以上の酸化物層)。
【0044】
図示していないが、構造110上にポリシリコンゲート116および122が形成されたとき、SONOSタイプのフラッシュメモリデバイスを完成させるためにさらなるプロセスを実行する。例えば、コアおよび周辺のソース/ドレイン領域およびゲートがドープされ、スペーサが形成され、サリサイド処理、SONOSタイプのフラッシュメモリセルが完成、ゲート、高電圧ゲートおよび低電圧ゲートの選択などである。コア領域のゲートと周辺領域のゲートとは、同時に形成してもよいし、別個に形成してもよい。例えば、最初にコア領域にゲートを形成して、後から周辺領域に形成することができるし、または最初に周辺領域にゲートを形成して、後でコア領域に形成することもできる。さらに、周辺領域およびコア領域のそれぞれのなかで、個々のゲートを同時に形成してもよいし、別個に形成してもよい。SONOSタイプのメモリセルは、単一ビットセルとして機能してもよいし、またはダブルビットセルとして機能してもよい。
【0045】
図10を参照して、場合によっては、図9に関して説明したように、構造110から第2絶縁材料120および/または第1絶縁材料118の残りの部分を取り除く際に、不所望に大きく第2絶縁材料120および/または第1絶縁材料118を除去してしまい、最初に形成されたポリシリコン層116および第2ポリシリコン層122の間にくぼみ124が残ってしまうことがある。従って、この場合には、平坦な構造は得られない。
【0046】
図11を参照して、くぼみ124を絶縁材料で充填してスペーサ126を形成することによって、少なくとも実質的に平坦な構造110が得られる。絶縁材料には、二酸化シリコン、窒化シリコン、ケイ酸塩(例えば、FSG、TEOS、PSG、BPSG、BPTEOS)、酸窒化シリコンなどが含まれる。窒化シリコンが好適な材料である。このスペーサは、絶縁材料を、例えばCVDによってデポジションし、CMPまたはブランケット(一様な)ウェットエッチング法によって平坦化することで形成される。さらに、図示していないが、SONOSタイプのフラッシュメモリデバイスを完成させるためにさらなるプロセスが実行される。
【0047】
図9または11のどちらか一つまたは両方を参照して、不揮発性メモリセルのコントロールゲート/ワード線(パターン化されたポリシリコン層116およびポリシリコン層122)が比較的互いに近接して配置されている。これによって、メモリ装置のコア領域は、従来の方法で製造されたメモリ装置(特にコア領域にLOCOSを含んでいるメモリ装置)と比べて、最大で2倍のコントロールゲート/ワード線を収容することができる。これは、従来技術である図1のコア領域と、図9および11のどちらかまたは両方に示されたコア領域とを比較すれば明白である。よって、場合によっては、本発明に従って製造された不揮発性メモリ装置は「倍密度」のコアゲートを持つ。
【0048】
一実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート/ワード線(図9および11のいずれかまたは両方のパターン化されたポリシリコン層116およびポリシリコン層122)は、それらの間に、約25オングストロームから約600オングストローム(約600オングストロームより小さい)の間隔(スペース)を持つ。他の実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート/ワード線は、それらの間に、約100オングストロームから約550オングストローム(約550オングストロームより小さい)のスペースを持つ。さらに、他の実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート/ワード線は、それらの間に、約150オングストロームから約500オングストローム(約500オングストロームより小さい)のスペースを持つ。
【0049】
一般的に、半導体装置をスケーリングするとき、チャネル長が短くなり、ショートチャネル効果が確実に発生する。従って、2ビットメモリセルの場合、各ビットはトランジスタの異なった領域に記憶されているので、単一ビットトランジスタの場合よりも、ショートチャネル効果は一般的により早く発生する可能性がある。しかしながら、本発明のSONOSタイプのメモリ装置では、コア領域にLOCOSがないので、ショートチャネル効果は最小化される。
【0050】
以上、本発明を特定の好適な実施形態との関係において示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者が、均等な代替物および修正を思いつくことは明白である。特に、上述の要素(アッセンブリ、デバイス、回路、その他)によって実行される様々な機能に関して、そのような要素を説明するのに用いられた用語(「手段」についてのすべての引用を含む)は、特にことわらない限り、本発明の実施例としてここに示された機能を実現する開示された構造と構造的に均等でないとしても、説明された要素の特定された機能を実現するすべての要素に対応する(つまり、機能的に均等である)ことを意図している。さらに、本発明の特定の特徴については、いくつかの実施形態のうちの一つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における一以上の他の特徴と組み合わせることができる。
【産業上の利用可能性】
【0051】
本発明の方法は、不揮発性の半導体メモリの製造分野において利用可能である。特に、本発明の方法は、不揮発性のフラッシュメモリデバイス、例えばEEPROMの製造に利用可能である。
【図面の簡単な説明】
【0052】
【図1】従来技術であるSONOSタイプメモリ装置のコア領域の一部の断面図。
【図2】本発明の一態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図3】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図4】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図5】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図6】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図7】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図8】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図9】本発明の一態様に従った、SONOSタイプメモリ装置のコア領域の一部の断面図。
【図10】本発明の他の態様における、SONOSタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図11】本発明の他の態様に従った、SONOSタイプメモリ装置のコア領域の一部の断面図。
Claims (10)
- 不揮発性半導体メモリ装置を形成する方法であって、
コア領域と周辺領域とを有する基板(112)上に、電荷トラップ絶縁体(114)を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体(114)上に、メモリセルゲートの第1組(116)を形成するステップと、
前記メモリセルゲートの第1組(116)のまわりに共形の絶縁材料層(118)を形成するステップと、
前記コア領域内にメモリセルゲートの第2組(122)を形成するステップとを含み、
前記メモリセルゲートの第2組(122)の各メモリセルゲートは、前記メモリセルゲートの第1組(116)の少なくとも一つのメモリセルゲートに近接し、前記メモリセルゲートの第1組(116)の各メモリセルゲートは、前記メモリセルゲートの第2組(122)の少なくとも一つのメモリセルゲートに近接し、前記共形の絶縁材料層(118)は近接するそれぞれのメモリセルゲートの間に配置されている方法。 - 前記共形の絶縁材料層(118)は約25オングストロームから約600オングストロームの厚さを有する、請求項1記載の方法。
- 前記メモリセルゲートの第1組を2つの共形二酸化シリコン層が取り囲む、請求項1記載の方法。
- 前記メモリセルゲートの第1組を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項1記載の方法。
- LOCOSが前記コア領域に形成されないという条件を有する、請求項1記載の方法。
- 不揮発性半導体メモリ装置内のコアゲート密度を高くする方法であって、
コア領域と周辺領域とを有する基板(112)上に電荷トラップ絶縁体(114)を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体(114)上に、メモリセルゲート/ワード線の第1組(116)を形成するステップと、
前記メモリセルゲート/ワード線の第1組(116)のまわりに二酸化シリコン層(118)を成長させるステップと、
前記二酸化シリコン層(118)上に、絶縁材料層(120)を共形にデポジションするステップと、
前記絶縁材料層(120)上に、ポリシリコン層をデポジションするステップと、
前記コア領域内にメモリセルゲート/ワード線の第2組(122)を形成するために、前記基板を平坦化するステップとを含み、
前記メモリセルゲート/ワード線の第2組(122)の各メモリセルゲート/ワード線は、前記メモリセルゲート/ワード線の第1組(116)の少なくとも一つのメモリセルゲート/ワード線に近接し、前記二酸化シリコン層(118)および絶縁材料層(120)は近接するそれぞれのメモリセルゲート/ワード線の間に配置されている方法。 - 前記メモリセルゲートの第1組を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項6記載の方法。
- 前記二酸化シリコン層(118)は約50オングストロームから約350オングストロームの厚さを有し、前記絶縁材料層(120)は約30オングストロームから約250オングストロームの厚さを有する、請求項6記載の方法。
- 前記平坦化するステップの後に、近接するメモリセルゲート/ワード線の間に窒化シリコンのスペーサ(126)を形成するステップをさらに含む、請求項6記載の方法。
- 前記電荷トラップ絶縁体(114)は、ONO三層絶縁体、酸化物/窒化物二層絶縁体、窒化物/酸化物二層絶縁体、酸化物/タンタル酸化物二層絶縁体、酸化物/タンタル酸化物/酸化物三層絶縁体、酸化物/ストロンチウム・チタン酸塩二層絶縁体、酸化物/バリウム・ストロンチウム・チタン酸塩二層絶縁体、酸化物/ストロンチウム・チタン酸塩/酸化物三層絶縁体、酸化物/ストロンチウム・チタン酸塩/バリウム・ストロンチウム・チタン酸塩三層絶縁体、および酸化物/酸化ハフニウム/酸化物三層絶縁体のうちのひとつを含む、請求項6記載の方法。
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