CN100407411C - 在sonos闪存中的双倍密度核心栅极 - Google Patents
在sonos闪存中的双倍密度核心栅极 Download PDFInfo
- Publication number
- CN100407411C CN100407411C CN028192834A CN02819283A CN100407411C CN 100407411 C CN100407411 C CN 100407411C CN 028192834 A CN028192834 A CN 028192834A CN 02819283 A CN02819283 A CN 02819283A CN 100407411 C CN100407411 C CN 100407411C
- Authority
- CN
- China
- Prior art keywords
- memory cell
- oxide
- dielectric medium
- cell control
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000012774 insulation material Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 229920005591 polysilicon Polymers 0.000 claims description 52
- 235000012239 silicon dioxide Nutrition 0.000 claims description 27
- 239000000377 silicon dioxide Substances 0.000 claims description 27
- 239000011810 insulating material Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 8
- 229910052712 strontium Inorganic materials 0.000 claims description 7
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 4
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- 229910052788 barium Inorganic materials 0.000 claims 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 claims 1
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical class [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 112
- 238000007667 floating Methods 0.000 description 15
- 239000000428 dust Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000012163 sequencing technique Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 229910015801 BaSrTiO Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- -1 Silicon Oxide Nitride Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HOTKXGWBYYQTME-UHFFFAOYSA-N CCO[Si]([O-])([O-])[O-].CCO[Si](O)(O)O.[B+3].P Chemical compound CCO[Si]([O-])([O-])[O-].CCO[Si](O)(O)O.[B+3].P HOTKXGWBYYQTME-UHFFFAOYSA-N 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- JOXCDOKKASTCHR-UHFFFAOYSA-N [Si](O)(O)(O)O.[P] Chemical compound [Si](O)(O)(O)O.[P] JOXCDOKKASTCHR-UHFFFAOYSA-N 0.000 description 1
- VWAGSGYWIGYIIZ-UHFFFAOYSA-N [Si](O)(O)(O)O.[P].[B] Chemical compound [Si](O)(O)(O)O.[P].[B] VWAGSGYWIGYIIZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 235000001729 chan in Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical group 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
一种形成非挥发性半导体内存装置的方法，包括在基板(12)的上方形成电荷捕捉介电质(114)；于核心区域中在该电荷捕捉介电质(114)的上方形成第一组存储单元栅极(116)；在该第一组存储单元栅极(116)的周围形成一致的绝缘材料层(118)；以及在该核心区域中形成第二组存储单元栅极(122)，其中该第二组存储单元栅极(122)的每一个存储单元栅极相邻于该第一组存储单元栅极(116)的至少其中一个存储单元栅极，该第一组存储单元栅极(116)的每一个存储单元栅极相邻于该第二组存储单元栅极(122)的至少其中一个存储单元栅极，以及该一致的绝缘材料层(118)置于已揭示的各个相邻的存储单元栅极之间。
Description
技术领域
本发明一般而言是关于非挥发性半导体内存装置的制造方法。特别是，本发明是关于SONOS型式的非挥发性内存装置的制造方法改良。
现有技术
现有的电可擦除的可程序只读存储器(electrically erasableprogrammable read only memory，EEPROM)的浮动栅极闪存型式为使用存储单元，该存储单元的特征为通过信道氧化物的垂直堆栈、在该信道氧化物上方的第一多晶硅层、在该第一多晶硅层上方的氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层间介电质、以及在该氧化物-氮化物-氧化物层间介电质上方的第二多晶硅层。例如，Guterman等人于文献(IEEE Transactions on Electron Devices，Vol.26，No.4，p.576，1979)中提到一种浮动栅极非挥发性存储单元，由夹层于栅极氧化物与层间氧化物之间的浮动栅极所组成，其中控制栅极位于层间氧化物的上方。
一般而言，快闪存储单元是通过从部分的基板，如接近漏极区域的信道部分，引入热电子注入至浮动栅极而编工艺式。电子注入携带负电荷至该浮动栅极。该注入机制可通过将该源极区域与该基板的大部分接地，并且施加相当高的正电压至控制电极以产生电子吸引场，并且施加适量的正电压至漏极区域以产生“热”(高能)电子。在足够的负电荷聚集在浮动栅极之后，浮动栅极的负电位上升至浮动栅极的场效应晶体管(field effect transistor，FET)的临界电压并且经由接续的“读出”模式禁止电流流经该信道区域。读出电流的量用于决定快闪存储单元是否被程序化。快闪存储单元的浮动栅极的放电的动作称为擦除功能。一般通过在晶体管的浮动栅极与源极区域之间(源极擦除或负栅极擦除)或者介于浮动栅极与基板之间(信道擦除)的伏勒-诺得汉(Fowler-Nordheim)穿隧机制实现擦除功能。当浮动(floating)个别的存储单元的漏极，通过施加高正电压至该源极区域并且接地该控制栅极与基板而引入源极擦除操作。
后来出现硅氧化物氮化物氧化物硅(Silicon Oxide Nitride OxideSilicon，SONOS)型式的内存装置。参考Chan等人于IEEE ElectronDevice Letters，Vol.8，No.3，p.93，1987所提出的文献。有一种SONOS型式快闪存储单元以具有电荷捕捉非导电介电质层而建构，一般而言是硅氮化物层，以夹层(sandwiched)方式介于两个二氧化硅层(绝缘层)之间。非导电介电质层功能为电荷捕捉媒介。导电栅极层放置于二氧化硅层的上方。因为电荷被局部地捕捉接近于作为漏极的那一侧，因此这个结构可说明为双晶体管单元或每个单元双位。如果使用多重层，那么能够达到每个单元四位或更多的位。多重位单元致能SONOS型式的内存装置以具有超过其它在制造中用于在集成电路芯片上信息保持/处理的量的增加的持续趋势的优点。
SONOS型式的内存装置提供不同的优点。特别是，存储单元的擦除机制会大幅地强化。存储单元的两个位可通过对右侧的位的栅极与漏极以及对左侧的位的栅极与源极施加适合的擦除电压而擦除。另一个优点包括减少来自循环的磨损，并且因此增加装置寿命。在相反方向中读出的效果为对相同量的程序化而言，非常较高的临界电压的是可行的。因此，为了在介于存储单元的已程序化状态与未程序化状态之间的临界电压中达到足够的颠峰，当在反向中读出存储单元时所需要的捕捉电荷的区域远小于在顺向中读出存储单元时所需要的捕捉电荷的区域。
当电荷捕捉区域做得尽可能的窄，会强化擦除机制。以顺向程序化与以反向读出允许限制电荷捕捉区域的宽度至接近漏极(右侧位)或源极的窄区域。这允许存储单元更多有效的擦除。
局部电荷捕捉的另一个优点是于擦除期间，因为擦除仅发生在接近漏极，因此远离漏极的氮化物的区域不会经历深的空乏区。在擦除之后，存储单元的最后临界是通过装置结构本身自我限制。这与现有的单一的晶体管浮动栅极快闪存储单元直接地形成对比，该现有单一的晶体管浮动栅极快闪存储单元往往具有深的空乏区的问题。
虽然以上说明许多的优点，关于SONOS型式内存装置至少具有两个缺点。一个缺点是以硅的局部氧化(LOCal Oxidation of Silicon，LOCOS)的绝缘占据相当大量的空间。假设持续的趋势是朝向微小化以及增加在集成电路芯片上的装置整合，空间的有效使用具有增加的重要性。通过硅的局部氧化的绝缘也导致掺杂的的气体外流，为所不希望者。
SONOS型式的内存装置的另一个缺点是LOCOS形成会导致短信道。关于LOCOS形成的高温往往从800℃至1,100℃。短信道为有效信道长度的减少，往往以Leff表示。有效信道长度的非必要的减少导致流经晶体管的不希望的大电流，其中该晶体管则处于低栅极电压，如同晶体管处于关闭的状态。
关于LOCOS形成的热循环也导致位线对位线凿孔贯穿泄漏的增加。也即，由热循环引起的扩散导致位线之间不希望的泄漏。
一般来说，于半导体工业中，持续的趋势为朝向更高的装置密度。为了达到这些高密度已有努力并且持续努力朝向在半导体晶圆上等比例地缩减装置的尺寸。为了完成如此高的装置封装密度，需要越来越小的结构体尺寸。这包括此类结构体的宽度与间隔。这趋势冲击非挥发性半导体内存装置的设计与制造，包括SONOS型式的内存装置。
参考第1图，为根据Mitchell等人的美国专利第5,168,334号所显示的现有技术SONOS型式的半导体内存装置的部分核心区域。第1图模拟于Mitchell等人的美国专利第5,168,334号的第5图。第1图显示硅基板25，具有场氧化区域38与40、位线44与46、ONO三层50/52/54、以及多晶硅字线56与66。如图所示，该结构已使用介于字线56与66之间的空间。在该现有技术中无法满足进一步按比例缩减半导体内存装置的需要，其中该半导体内存装置包括SONOS型式的内存装置。
发明内容
本发明提供一种用于制造具有增加的密度的SONOS型式的非挥发性内存装置的方法。特别是，本发明提供SONOS型式的非挥发性内存装置，在核心区域具有栅极/字线的增加的密度。在该数组中存储单元的数目能够实质地增加。双倍密度的SONOS型式的非挥发性内存装置一般具有大致上平坦的结构。本发明免除与在核心区域中LOCOS形成有关的高温热循环，藉以最小化及/或排除短信道。本发明也免除与LOCOS形成有关的不希望的鸟嘴(birds′beak)，以致较少的缺陷及/或改良的比例缩小。
本发明的一实施型态是关于一种形成非挥发性半导体内存装置的方法，包含在基板的上方形成电荷捕捉介电质，该基板具有核心区域；在该核心区域中的电荷捕捉介电质的上方形成第一组存储单元控制栅极；在该第一组存储单元控制栅极的周围形成共形的绝缘材料层，且不移除介于该第一组存储单元栅极间的该电荷捕捉介电质的至少下部；以及在该核心区域中形成第二组存储单元控制栅极，其中该第二组存储单元控制栅极的每一个存储单元控制栅极水平相邻于该第一组存储单元控制栅极的至少其中一个存储单元控制栅极，该第一组存储单元控制栅极的每一个存储单元控制栅极水平相邻于该第二组存储单元控制栅极的至少其中一个存储单元控制栅极，以及该共形的绝缘材料层置于各个水平相邻的存储单元控制栅极之间，而该电荷捕捉介电质的该至少下部则位于第一和第二组存储单元控制栅极之下。
本发明的另一实施型态是关于一种在非挥发性半导体内存装置中增加核心栅极密度的方法，包含在基板的上方形成电荷捕捉介电质，该基板具有核心区域；在该核心区域中的该电荷捕捉介电质的上方形成第一组存储单元控制栅极；在该第一组存储单元控制栅极的周围成长二氧化硅层，且不移除介于该第一组存储单元栅极间的该电荷捕捉介电质的至少下部；在该二氧化硅层的上方共形地沉积绝缘材料层；在该绝缘材料层的上方沉积多晶硅层；以及平坦化该基板以在该核心区域中形成第二组存储单元控制栅极，其中该第二组存储单元控制栅极的每一个存储单元控制栅极水平相邻于该第一组存储单元控制栅极的至少其中一个存储单元控制栅极，以及该二氧化硅层与该绝缘材料层置于各个水平相邻的存储单元控制栅极之间，而该电荷捕捉介电质的该至少下部则位于第一和第二组存储单元控制栅极之下。
本发明的又一实施型态是关于一种形成SONOS型式的非挥发性半导体内存装置的方法，包含在基板的上方形成ONO电荷捕捉介电质，该基板具有核心区域；在该ONO电荷捕捉介电质的上方沉积第一多晶硅层；图案化该第一多晶硅层，以在该核心区域中的该ONO电荷捕捉介电质的上方形成第一组存储单元控制栅极；在该第一组存储单元控制栅极的周围成长第1二氧化硅层；在该第1二氧化硅层的上方共形地沉积第2二氧化硅层；在该第2二氧化硅层的上方沉积第二多晶硅层；以及平坦化该基板以在该核心区域中形成第二组存储单元控制栅极，其中该第二组存储单元控制栅极的每一个存储单元控制栅极和该第一组存储单元控制栅极的至少其中一个存储单元控制栅极水平相邻，以及该第1二氧化硅层与该第2二氧化硅层置于各个水平相邻的存储单元控制栅极之间。
附图说明
第1图为表示现有技术SONOS型式的内存装置的部分核心区域的横剖视图。
第2图为表示以SONOS型式的内存装置为本发明的一实施型态时的部分核心区域的横剖视图。
第3图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第4图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第5图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第6图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第7图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第8图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
第9图为表示以SONOS型式的内存装置为本发明的一实施型态时的部分核心区域的横剖视图。
第10图为表示以SONOS型式的内存装置为本发明的另一实施型态中时的部分核心区域的横剖视图。
第11图为表示以SONOS型式的内存装置为本发明的另一实施型态时的部分核心区域的横剖视图。
具体实施方式
本发明是关于一种用以制造SONOS型式的非挥发性半导体内存装置的方法，并且特别是，具有在核心区域中栅极/字线的改善等比例缩放的SONOS型式的非挥发性半导体存储装置。数目增加的SONOS型式的存储单元可形成于数组中，藉以改善SONOS型式的半导体存储装置的存储容量。于一实施例中，在特定的数组中SONOS型式的存储单元的数目可较现有的制法增加多至约100％(二倍)。于另一实施例中，在特定的数组中SONOS型式的存储单元的数目较现有的制法可增加至少约50％。
本发明的一实施型态包括提供非挥发性半导体内存装置，其在核心区域具有双倍密度的栅极。结果是，可达到在等比例缩放中明显的改善。本发明的另一实施型态包括用以制造非挥发性半导体内存装置的方法，其中该装置在核心区域中不包含LOCOS。结果是，将不希望的鸟嘴以及关于LOCOS形成的高温热循环减至最少及/或免除。本发明也可提供具有大致上平坦的结构的内存装置。
兹参考图式以说明本发明，其中于全文中相似的结构组件附注相同的数字代号。因为本发明为关于在核心区域中栅极/字线的密度的增加，在图中仅显示核心区域(未显示于周边区域中的工艺)。可于周边区域中进行标准的工艺。该核心区域包含该存储单元以及该周边区域包含芯片的其余部分，如控制逻辑与输入/输出装置。
本发明的一实施型态说明于第2至6图。参照第2图，以在电荷捕捉介电质114的下方的半导体基板112显示半导体结构110。如图所示，电荷捕捉介电质114包含三层；也即，第一二氧化硅层114a、氮化硅层114b、以及第二二氧化硅层114c(ONO介电质)。特别是在ONO介电质的案例中，电子捕捉发生在氮化硅层114b中。
电荷捕捉介电质114可以是任何的介电质层或者是能够或有助于电子捕捉的层。换言之，为了有助于电子捕捉，电荷捕捉介电质具有比夹层屏障层者较低高度(具有相对较高的屏障高度的两个层夹层一个具有相对较低的屏障高度的层)。于ONO三层介电质的案例中，氧化物层具有屏障高度约3.1eV，而氮化物层则具有屏障高度约2.1eV。此时，在中间层产生井(well)。
例如，电荷捕捉介电质包括ONO三层介电质、氧化物/氮化物双层介电质、氮化物/氧化物双层介电质、氧化物/氧化钽双层介电质(SiO2/Ta2O5)、氧化物/氧化钽/氧化物三层介电质(SiO2/Ta2O5/SiO2)、氧化物/钛酸锶双层介电质(SiO2/SrTiO3)、氧化物/钛酸锶钡双层介电质(SiO2/BaSrTiO2)、氧化物/钛酸锶/氧化物三层介电质(SiO2/SrTiO3/SiO2)、氧化物/钛酸锶/钛酸锶钡三层介电质(SiO2/SrTiO3/BaSrTiO2)、氧化物/氧化铪/氧化物三层介电质等(于每一个案例中，所提到的第一层为底层，而所提到的最后层为顶层)。虽然于本文中时常使用该用词SONOS型式的非挥发性半导体内存装置，应了解如同本文中使用的SONOS型式的非挥发性半导体内存装置可包含以上说明的任何的电荷捕捉介电质。换言的，SONOS型式的非挥发性半导体内存装置包含任何的介电质层或者能够或有助于电子捕捉的层，并且SONOS型式的非挥发性半导体内存装置包含ONO电荷捕捉介电质，仅当明确指出这类的介电质时。
再者，于实施例中的电荷捕捉介电质为ONO介电质，二氧化硅层114a与114c的其中的一或二者可以是含硅丰富的二氧化硅层。二氧化硅层114a与114c的其中的一或二者也可以是含氧丰富的二氧化硅层。二氧化硅层114a与114c的其中的一或二者可以是热成长的氧化物或沉积的氧化物。二氧化硅层114a与114c的其中的一或二者可以是氮氧化物(nitrided oxide)层。氮化物114b可以是含硅丰富的氮化硅层。氮化物114b也可以是含氮丰富的氮化硅层。于一实施例中，电荷捕捉介电质114具有厚度从约75埃至约300埃。于另一实施例中，电荷捕捉介电质114具有厚度从约100埃至约275埃。于再另一实施例中，电荷捕捉介电质114具有厚度从约110埃至约250埃。
关于此种结构中，于一实施例中，氧化物层114a与114c个别地具有厚度从约50埃至约150埃，而氮化物层114b则有从约20埃至约80埃的厚度。于另一实施例中，氧化物层114a与114c个别地具有厚度从约60埃至约140埃。然而氮化物层114b具有厚度从约25埃至约70埃。于另一实施例中，氧化物层114a与114c个别地具有厚度从约70埃至约130埃，然而氮化物层114b具有厚度从约30埃至约70埃。
虽然未显示，但在该结构的上方形成电荷捕捉介电质114之前可执行临界植入步骤(VT调整植入)。例如，可在形成电荷捕捉介电质114之前施行硼的地毯式植入。如同以下的说明，在位线植入步骤之前或之后可施行此临界植入步骤。
再次地，虽然未显示，当覆盖结构10的周边区域时，使用诸如合适的光阻的屏蔽以部分地覆盖在核心区域中的电荷捕捉介电质114。于核心区域中，图案化该屏蔽以使得具有开口以辅助/响应至隐埋的位线的形成(也即，通过在屏蔽中的开口以曝露电荷捕捉介电质114的区域，该电荷捕捉介电质114的区域直接地位在接续所形成的隐埋的位线上方)。植入离子，形成植入区域。在植入之后，于适当的温度，依需要退火半导体结构110。
可使用一种或更多种植入材料。植入材料的选择主要是根据所使用基板的型式，例如是否使用p型或n型。植入材料的实例包括砷、硼、BF2+、锑、铟、以及磷的其中的一或更多。执行植入以达到合适的剂量。植入适合形成隐埋的位线的剂量的植入材料。关于这点，植入的区域形成在最终的SONOS型式的非挥发性内存装置中的隐埋的位线。
虽然未显示，在位线植入步骤之前或之后，可选择性地执行VT调整植入步骤。例如，结构110可相对于植入的角度而倾斜并且植入可经由在屏蔽中的开口而发生以形成相邻于该植入位线区域的植入区域。VT调整植入步骤一般使用典型的掺杂，其相对于位线植入种类的掺杂。
参照第3图，通过合适的技术以在电荷捕捉介电质114的上方沉积多晶硅。取代多晶硅，可使用掺杂的多晶硅或掺杂的非晶硅。于一实施例中，多晶硅层116具有厚度(在电荷捕捉介电质114的上方)从约500埃至约6000埃。于另一实施例中，多晶硅层116具有厚度从约1000埃至约4000埃。于再另一实施例中，多晶硅层116具有厚度从约1,500埃至约3,500埃。
参照第4图，接着以合适的技术图案化多晶硅层16以形成多晶硅闸/字线116。例如，使用标准微影技术以覆盖部分的多晶硅层116以及曝露其它部分的多晶硅层116，可沉积并且图案化光阻(未显示)。通过标准技术，如使用各异同性蚀刻，以移除多晶硅层的曝露部分。
于某些实例中，直接位于部分的多晶硅的下方的电荷捕捉介电质114的部分的顶部氧化物层114c也可通过多晶硅图案化过程而移除。于部分的顶部氧化物层114c并未移除或者仅部分地移除的实例中，结构110可受制于合适的蚀刻工艺以完全地移除位于已移除的部分的多晶硅的下方的电荷捕捉介电质114的顶部氧化物层114c。可使用湿式或干式蚀刻，虽然湿式蚀刻是较佳的。例如，结构可以氢氟酸的稀释溶液接触。
参照第5图，使用任何合适的工具，如化学蒸气沉积(chemical vapordeposition，CVD)、干式氧化、湿式氧化或快速热氧化。绝缘材料包括二氧化硅、氮化硅、低介电质常数(low K)材料、氧氮化硅(siliconoxynitride)、掺杂氟的硅玻璃(fluorine doped silicon glass，FSG)、原硅酸乙酯(tetraethylorthosilicate，TEOS)、硅酸磷玻璃(phosphosilicate glass，PSG)、硅酸磷硼玻璃(borophosphosilicate glass，BPSG)、磷硼原硅酸乙酯(borophosphotetraethylorthosilicate，BPTEOS)等。于一实施例中，通过以下其中的一：干式氧化、湿式氧化或于温度约750℃至1,100℃快速热氧化，可在已图案化多晶硅闸/字线116的曝露部分周围成长氧化物层。
于一些实例中，在移除直接位于已移除的部分多晶硅的下方的部分的顶部氧化物层114c期间，也可移除直接位于余留的已图案化多晶硅闸/字线116的下方的部分的顶部氧化物层114c。这现象称为边角切除。当在已图案化的多晶硅闸/字线116的曝露部分周围成长氧化物绝缘材料层118时，边角切除问题会减至最少及/或排除。
于一实施例中，该绝缘材料层118是作成具有从约50埃至350埃的厚度。于另一实施例中，该绝缘材料层118是作成具有从约75埃至325埃的厚度。于再另一实施例中，该绝缘材料层118是作成具有从约100埃至300埃的厚度。
参照第6图，使用任何合适的工具，如CVD、干式氧化、湿式氧化或快速热氧化，在该结构110的上方形成另一绝缘材料层120。如同以上说明，绝缘材料包括二氧化硅、氮化硅、低介电质常数(low K)材料、氧氮化硅、FSG、TEOS、PSG、BPSG、BPTEOS等。第二绝缘材料可相同或不同于该第一绝缘材料。CVD方法包括低压化学气相沉积(low
pressure chemical vapor deposition，LPCVD)、电浆强化化学气相沉积(PECVD)等。例如，以LPCVD技术于温度约700℃至900℃使用硅烷(silane)与氧化氮(N2O)沉积氧化物绝缘材料层120。虽然于第5图以及第6图中显示两个绝缘材料层的形成，有必要仅形成其中的一绝缘材料层。这于以下进一步地说明。
于一实施例中，绝缘材料层120具有的厚度约为顶部氧化物层114c的厚度20埃之内，于实施例中使用ONO电荷捕捉介电质。于另一实施例中，绝缘材料层120具有的厚度约为顶部氧化物层114c的厚度10埃之内，于实施例中使用ONO电荷捕捉介电质。于再另一实施例中，绝缘材料层120具有的厚度约相同于顶部氧化物层114c的厚度，于实施例中使用ONO电荷捕捉介电质。
于一实施例中，形成绝缘材料层以具有厚度约30埃至250埃。于另一实施例中，形成绝缘材料层120以具有厚度约40埃至225埃。于再另一实施例中，形成绝缘材料层120以具有厚度约50埃至200埃。
参照第7图，在结构110的上方沉积第二多晶硅层122。取代多晶硅，可使用掺杂的多晶硅或掺杂的非晶硅。多晶硅层122填充凹槽，该凹槽由该图案化的第一多晶硅层116与氧化物层所形成。
参照第8图，使用任何合适的技术，包括地毯式湿式蚀刻或干式蚀刻以及化学机械抛光(chemical mechanical polishing，CMP)，以平坦化该结构110。平坦化该结构110或者使得该第二绝缘材料120或该第一绝缘材料118变薄。选择性地，可在该第二多晶硅层122的上方形成硬屏蔽(未显示)，在核心区域中硬屏蔽被移除，并且接着使结构110径行CMP技术以移除在核心区域中而不是周边区域中的部分的第二多晶硅层122。
参照第9图，从该结构110移除(若有任何)第二绝缘材料120及/或第一绝缘材料118的残留部分，留下已曝露的第一形成的多晶硅层116以及第二多晶硅层122。最终的结构110为平坦的或大致上平坦的(于核心区域中)。第一形成的多晶硅层116以及第二多晶硅层122接续地形成该非挥发性存储单元的控制栅极/字线。
该第二绝缘材料120及/或该第一绝缘材料118的残留部分可使用地毯式湿式蚀刻而移除。选择该蚀刻剂以在氧化物与多晶硅(或者掺杂的非晶硅)之间提供合适的选择性。也即，该蚀刻剂选择性地移除/分解该绝缘材料，而不是大致上地移除/降解多晶硅。
于一实施例中，第二多晶硅层122具有厚度约从500埃至6,000埃。于另一实施例中，第二多晶硅层122具有厚度约从1,000埃至4,000埃。于再另一实施例中，第二多晶硅层122具有厚度约从1,500埃至3,500埃。
首先形成的多晶硅层116的各个栅极/字线相邻于第二多晶硅层122的栅极/字线；也即，第一形成的多晶硅层116的栅极/字线与第二多晶硅层122的栅极/字线交互排列。于此连接中，“相邻”意指栅极/字线互相接替，但它们可具有分隔它们的层(于此实例中，一或更多的氧化物层)。
虽然未显示，当多晶硅闸116与122形成于结构110的上方时，执行更进一步的处理以完成制造SONOS型式的闪存装置。例如，掺杂核心与周边源极/漏极区域与栅极，形成间隔物，完成SONOS型式的快闪存储单元的形成，选择栅极、高电压栅极、与低电压栅极等。可同时地或在不同时间形成在核心区域与周边区域中的栅极。例如，栅极可初始地形成于核心区域中并且稍后形成于周边区域中或者初始地形成于周边区域中并且稍后形成于核心区域中。再者，可同时地或于不同的时间于各个周边与核心区域中形成个别的栅极。SONOS型式的存储单元能够工作并且操作成单一位单元或双位单元。
参照第10图，于一些实例中，如与第9图有关的讨论，当从结构110移除第二绝缘材料120及/或第一绝缘材料118的残余部分时，则移除非需要的大量第二绝缘材料120及/或第一绝缘材料118，留下介于第一形成的多晶硅层116与第二多晶硅层122之间的区域(divots)124。因此于这些实例中没有达到平坦的结构。
参照第11图，通过以介电质材料填充区域124而将结构110制作成至少大致上平坦以形成间隔物126。介电质材料包括二氧化硅、氮化硅、硅酸盐(如FSG，TEOS，PSG，BPSG，BPTEOS)、氧氮化硅等。氮化硅为较佳的材料。通过沉积(例如通过CVD)该介电质材料以形成间隔物，并且接着通过CMP或地毯式湿式蚀刻以平坦化。再次地，虽然未显示，执行进一步的工艺以完成SONOS型式的闪存装置。
参照第9图或第11图的其中的一或二者，非挥发性存储单元的控制栅极/字线(已图案化的多晶硅层116与多晶硅层122)一起以相对靠近而间隔，其中相较于以现有方法制作的内存装置(特别是在核心区域中包含LOCOS的内存装置)，本发明的内存装置的核心区域可包含至多到二倍的控制栅极/字线。比较现有技术第1图中所显示的核心区域与本发明第9图或第11图的其中的一或二者中所显示的核心区域，这是显而易见的。于是，在一些实例中，根据本发明所制作的非挥发性内存装置具有双倍密度的核心栅极。
于一实施例中，根据本发明所制作的非挥发性存储单元的控制栅极/字线(在第9图或第11图的其中的一或二者中的图案化多晶硅层116与多晶硅层122)具有空间约介于25埃至600埃(少于约600埃)之间。于另一实施例中，根据本发明所制作的非挥发性存储单元的控制栅极/字线具有空间约介于100埃至550埃(少于约550埃)之间。于再另一实施例中，根据本发明所制作的非挥发性存储单元的控制栅极/字线具有空间约介于150埃至500埃(少于约500埃)之间。
一般而言，当半导体装置随着等比例缩放，信道长度变得更短并且保有短信道效应。因此相较于单一位晶体管的案例，于双位存储单元的案例中，因为各个位储存于晶体管的不同区域中，短信道效应可更快地占优势。然而，在本发明的SONOS型式的内存装置中，因为在核心区域中没有LOCOS，因此短信道效应减至最少。
虽然以特定较佳的实施例或以实施例说明并且显示本发明，对熟习本技术领域的其它技艺人士在阅读并且了解本说明书及所附的图式之后，本发明的等效替代与变型是显而易见的。特别是关于以通过以上说明的单元(组件、装置、电路等)所执行的不同的功能，除非特别指出，用于说明这些单元的用词(包括任何参照至“工具”(means))将对应至执行已说明的单元(也即，功能等效)的标示的功能的任何单元，即使非结构等效于已揭示的结构，其中该已揭示的结构执行说明于本文中的本发明的例式实施例的功能。此外，虽然仅以数个实施例中的其中一个可能已揭示本发明的特定特征，但是对任何指定或特定的应用，这样的特征可能与其它实施例的一或更多的特征结合则可以是较佳的并且是有益的。
工业实用性
本发明的方法对于制造非挥发性半导体内存的领域中。特别是，于制造非挥发性闪存，如EEPROMs，本发明的方法是有用的。
Claims (15)
1.一种形成非挥发性半导体内存装置的方法，包含：
在基板的上方形成电荷捕捉介电质，该基板具有核心区域；
在该核心区域中的该电荷捕捉介电质的上方形成第一组存储单元控制栅极；
在该第一组存储单元控制栅极的周围形成共形的绝缘材料层，且不移除介于该第一组存储单元栅极间的该电荷捕捉介电质的至少下部；以及
在该核心区域中形成第二组存储单元控制栅极，其中该第二组存储单元控制栅极的每一个存储单元控制栅极和该第一组存储单元控制栅极的至少其中一个存储单元控制栅极水平相邻，该第一组存储单元控制栅极的每一个存储单元控制栅极和该第二组存储单元控制栅极的至少其中一个存储单元控制栅极水平相邻，以及该共形的绝缘材料层置于各个水平相邻的存储单元控制栅极之间，而该电荷捕捉介电质的该至少下部则位于第一和第二组存储单元控制栅极之下。
2.如权利要求1所述的方法，其中该共形的绝缘材料层具有厚度从
至
3.如权利要求1所述的方法，其中两个共形的二氧化硅层围绕该第一组存储单元控制栅极。
4.如权利要求1所述的方法，其中该第一组存储单元控制栅极和该第二组存储单元控制栅极包含以下其中之一：多晶硅、掺杂的多晶硅以及掺杂的非晶硅。
5.如权利要求1所述的方法，还包含在形成该第一组存储单元控制栅极之前，在该核心区域中形成隐埋的位线。
6.如权利要求1所述的方法，其条件是在该核心区域中不形成硅的局部氧化。
7.如权利要求1所述的方法，还包括在平坦化之后，在相邻的存储单元控制栅极之间形成氮化硅间隔物。
8.一种在非挥发性半导体内存装置中增加核心栅极密度的方法，包含：
在基板的上方形成电荷捕捉介电质，该基板具有核心区域；
在该核心区域中的该电荷捕捉介电质的上方形成第一组存储单元控制栅极；
在该第一组存储单元控制栅极的周围成长二氧化硅层，且不移除介于该第一组存储单元栅极间的该电荷捕捉介电质的至少下部；
在该二氧化硅层的上方共形地沉积绝缘材料层；
在该绝缘材料层的上方沉积多晶硅层；以及
平坦化该基板以在该核心区域中形成第二组存储单元控制栅极，其中该第二组存储单元控制栅极的每一个存储单元控制栅极和该第一组存储单元控制栅极的至少其中一个存储单元控制栅极水平相邻，以及该二氧化硅层与该绝缘材料层置于各个水平相邻的存储单元控制栅极之间，而该电荷捕捉介电质的该至少下部则位于第一和第二组存储单元控制栅极之下。
9.如权利要求8所述的方法，还包含在形成该第一组存储单元控制栅极之前，在该核心区域中形成隐埋的位线。
10.如权利要求8所述的方法，其中该二氧化硅层具有厚度从
至
以及该绝缘材料层具有厚度从
至
11.如权利要求8所述的方法，其中第一组存储单元控制栅极具有厚度从
至
以及该第二组存储单元控制栅极具有厚度从
至
12.如权利要求8所述的方法，还包含在平坦化之后，在相邻的存储单元控制栅极之间形成氮化硅间隔物。
13.如权利要求8所述的方法，其中该电荷捕捉介电质包含以下其中之一：氧化物氮化物氧化物三层介电质、氧化物/氮化物双层介电质、氮化物/氧化物双层介电质、氧化物/氧化钽双层介电质、氧化物/氧化钽/氧化物三层介电质、氧化物/钛酸锶双层介电质、氧化物/钛酸钡锶双层介电质、氧化物/钛酸锶/氧化物三层介电质、氧化物/钛酸锶/钛酸锶钡三层介电质、以及氧化物/氧化铪/氧化物三层介电质。
14.如权利要求8所述的方法，其中该电荷捕捉介电质包含氧化物氮化物氧化物介电质，该氧化物氮化物氧化物介电质包含以下至少其中之一：氮氧化物层以及含硅丰富的氮化硅层。
15.如权利要求8所述的方法，其条件是在该核心区域中不形成硅的局部氧化。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/971,483 | 2001-10-05 | ||
| US09/971,483 US6630384B1 (en) | 2001-10-05 | 2001-10-05 | Method of fabricating double densed core gates in sonos flash memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1582493A CN1582493A (zh) | 2005-02-16 |
| CN100407411C true CN100407411C (zh) | 2008-07-30 |
Family
ID=25518442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN028192834A Expired - Lifetime CN100407411C (zh) | 2001-10-05 | 2002-09-30 | 在sonos闪存中的双倍密度核心栅极 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6630384B1 (zh) |
| EP (1) | EP1436833A2 (zh) |
| JP (1) | JP4482704B2 (zh) |
| KR (1) | KR20050032502A (zh) |
| CN (1) | CN100407411C (zh) |
| AU (1) | AU2002362647A1 (zh) |
| TW (1) | TW587331B (zh) |
| WO (1) | WO2003032393A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103946961A (zh) * | 2011-11-16 | 2014-07-23 | 圆益Ips股份有限公司 | 薄膜制造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835630B2 (en) | 2002-06-19 | 2004-12-28 | Promos Technologies, Inc. | Capacitor dielectric structure of a DRAM cell and method for forming thereof |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6797565B1 (en) * | 2002-09-16 | 2004-09-28 | Advanced Micro Devices, Inc. | Methods for fabricating and planarizing dual poly scalable SONOS flash memory |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6797567B2 (en) * | 2002-12-24 | 2004-09-28 | Macronix International Co., Ltd. | High-K tunneling dielectric for read only memory device and fabrication method thereof |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6939767B2 (en) * | 2003-11-19 | 2005-09-06 | Freescale Semiconductor, Inc. | Multi-bit non-volatile integrated circuit memory and method therefor |
| US6962849B1 (en) | 2003-12-05 | 2005-11-08 | Advanced Micro Devices, Inc. | Hard mask spacer for sublithographic bitline |
| US6872609B1 (en) | 2004-01-12 | 2005-03-29 | Advanced Micro Devices, Inc. | Narrow bitline using Safier for mirrorbit |
| US6958272B2 (en) * | 2004-01-12 | 2005-10-25 | Advanced Micro Devices, Inc. | Pocket implant for complementary bit disturb improvement and charging improvement of SONOS memory cell |
| US6989320B2 (en) * | 2004-05-11 | 2006-01-24 | Advanced Micro Devices, Inc. | Bitline implant utilizing dual poly |
| US7176113B1 (en) | 2004-06-07 | 2007-02-13 | Spansion Llc | LDC implant for mirrorbit to improve Vt roll-off and form sharper junction |
| US20060046403A1 (en) * | 2004-08-31 | 2006-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming separated charge-holding regions in a semiconductor device |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7652320B2 (en) * | 2005-03-03 | 2010-01-26 | Macronix International Co., Ltd. | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof |
| TWI246749B (en) * | 2005-03-08 | 2006-01-01 | Powerchip Semiconductor Corp | Method of fabricating a non-volatile memory |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7977227B2 (en) * | 2005-08-15 | 2011-07-12 | Macronix International Co., Ltd. | Method of manufacturing a non-volatile memory device |
| US7414282B2 (en) * | 2005-08-15 | 2008-08-19 | Macronix International Co., Ltd. | Method of manufacturing a non-volatile memory device |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US20080096357A1 (en) * | 2006-10-20 | 2008-04-24 | Spansion Llc | Method for manufacturing a memory device |
| US9281198B2 (en) * | 2013-05-23 | 2016-03-08 | GlobalFoundries, Inc. | Method of fabricating a semiconductor device including embedded crystalline back-gate bias planes |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424569A (en) * | 1994-05-05 | 1995-06-13 | Micron Technology, Inc. | Array of non-volatile sonos memory cells |
| WO1998006140A1 (de) * | 1996-08-01 | 1998-02-12 | Siemens Aktiengesellschaft | Verfahren zum betrieb einer speicherzellenanordnung |
| WO1999049516A1 (de) * | 1998-03-24 | 1999-09-30 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| WO1999049518A1 (de) * | 1998-03-24 | 1999-09-30 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| WO2000054335A1 (en) * | 1999-03-09 | 2000-09-14 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a non-volatile memory |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4173766A (en) | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory cell |
| US5168334A (en) | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP3358663B2 (ja) | 1991-10-25 | 2002-12-24 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
| US5644533A (en) | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| DE19505293A1 (de) | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| US5996603A (en) | 1996-03-21 | 1999-12-07 | Dupler; Marion Dale | Apparatus and method for an in-line valve-controllable outlet |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US5963465A (en) | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
| TW358236B (en) | 1997-12-19 | 1999-05-11 | Nanya Technology Corp | Improved local silicon oxidization method in the manufacture of semiconductor isolation |
| US6030871A (en) | 1998-05-05 | 2000-02-29 | Saifun Semiconductors Ltd. | Process for producing two bit ROM cell utilizing angled implant |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| DE10051483A1 (de) * | 2000-10-17 | 2002-05-02 | Infineon Technologies Ag | Nichtflüchtige Halbleiterspeicherzellenanordnung und Verfahren zu deren Herstellung |
-
2001
- 2001-10-05 US US09/971,483 patent/US6630384B1/en not_active Expired - Lifetime
-
2002
- 2002-09-30 KR KR1020047005018A patent/KR20050032502A/ko not_active Application Discontinuation
- 2002-09-30 AU AU2002362647A patent/AU2002362647A1/en not_active Abandoned
- 2002-09-30 WO PCT/US2002/031330 patent/WO2003032393A2/en active Application Filing
- 2002-09-30 CN CN028192834A patent/CN100407411C/zh not_active Expired - Lifetime
- 2002-09-30 JP JP2003535257A patent/JP4482704B2/ja not_active Expired - Lifetime
- 2002-09-30 EP EP02800870A patent/EP1436833A2/en not_active Withdrawn
- 2002-10-03 TW TW091122815A patent/TW587331B/zh not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424569A (en) * | 1994-05-05 | 1995-06-13 | Micron Technology, Inc. | Array of non-volatile sonos memory cells |
| WO1998006140A1 (de) * | 1996-08-01 | 1998-02-12 | Siemens Aktiengesellschaft | Verfahren zum betrieb einer speicherzellenanordnung |
| WO1999049516A1 (de) * | 1998-03-24 | 1999-09-30 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| WO1999049518A1 (de) * | 1998-03-24 | 1999-09-30 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| WO2000054335A1 (en) * | 1999-03-09 | 2000-09-14 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a non-volatile memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103946961A (zh) * | 2011-11-16 | 2014-07-23 | 圆益Ips股份有限公司 | 薄膜制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050032502A (ko) | 2005-04-07 |
| CN1582493A (zh) | 2005-02-16 |
| US6630384B1 (en) | 2003-10-07 |
| JP4482704B2 (ja) | 2010-06-16 |
| AU2002362647A1 (en) | 2003-04-22 |
| JP2005506692A (ja) | 2005-03-03 |
| TW587331B (en) | 2004-05-11 |
| WO2003032393A3 (en) | 2003-10-09 |
| EP1436833A2 (en) | 2004-07-14 |
| WO2003032393A2 (en) | 2003-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100407411C (zh) | 在sonos闪存中的双倍密度核心栅极 | |
| EP1338034B1 (en) | Simultaneous formation of charge storage and bitline for wordline isolation | |
| US6548861B2 (en) | Memory cell, memory cell arrangement and fabrication method | |
| US7390718B2 (en) | SONOS embedded memory with CVD dielectric | |
| US6468865B1 (en) | Method of simultaneous formation of bitline isolation and periphery oxide | |
| CN100492646C (zh) | 包括柱子图形的闪速存储器件及其制造方法 | |
| US6432778B1 (en) | Method of forming a system on chip (SOC) with nitride read only memory (NROM) | |
| US6373095B1 (en) | NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area | |
| US6649472B1 (en) | Method of manufacturing a flash memory cell with high programming efficiency by coupling from floating gate to sidewall | |
| WO2003003451A1 (en) | Isolation of sonos devices | |
| US6372564B1 (en) | Method of manufacturing V-shaped flash memory | |
| US7955960B2 (en) | Nonvolatile memory device and method of fabricating the same | |
| CN101308824A (zh) | 非易失性存储装置及其制造方法 | |
| US6465303B1 (en) | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory | |
| US6440798B1 (en) | Method of forming a mixed-signal circuit embedded NROM memory and MROM memory | |
| US20040152264A1 (en) | Methods of manufacturing and-type flash memory devices | |
| US7935596B2 (en) | HTO offset and BL trench process for memory device to improve device performance | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| JP2005197705A (ja) | 半導体デバイスを製造するための方法 | |
| US6716698B1 (en) | Virtual ground silicide bit line process for floating gate flash memory | |
| US6329245B1 (en) | Flash memory array structure with reduced bit-line pitch | |
| JP2006332098A (ja) | 半導体装置およびその製造方法 | |
| JP3837253B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| KR20040054342A (ko) | 저전압 구동 플래쉬 메모리 및 그 제조 방법 | |
| KR100568856B1 (ko) | 비휘발성 반도체 메모리소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SPANSION CO., LTD. Free format text: FORMER OWNER: SPANSION CO.,LTD. Effective date: 20070413 Owner name: SPANSION CO.,LTD. Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20070413 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070413 Address after: California, USA Applicant after: SPANSION LLC Address before: California, USA Applicant before: Spanson Co. Effective date of registration: 20070413 Address after: California, USA Applicant after: Spanson Co. Address before: California, USA Applicant before: ADVANCED MICRO DEVICES, Inc. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160411 Address after: California, USA Patentee after: CYPRESS SEMICONDUCTOR Corp. Address before: California, USA Patentee before: SPANSION LLC |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20080730 |