CN103946961A - 薄膜制造方法 - Google Patents

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Abstract

本发明涉及形成复合膜的薄膜的制造方法，层叠薄膜时改善表面状态的薄膜制造方法。本发明的实施形态，基板上制造不同薄膜的方法，包括：蒸镀第1薄膜的步骤；蒸镀第2薄膜的步骤；在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；在所述第1薄膜的表面上蒸镀第2薄膜之前，利用热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜而减少表面能量。

Description

薄膜制造方法
技术领域
本发明涉及形成复合膜的薄膜的制造方法，层叠薄膜时改善表面状态的薄膜制造方法。
背景技术
最近，半导体元件的线宽变得细微化(100nm以下)，因半导体基板的大型化及薄膜叠层的细微化及多层化，需要均匀的复合膜涂布和高的阶梯覆盖(step coverage)特性。尤其，随着半导体装置的集成度增加而图案的设计变小，元件的微细图案之间的电气性绝缘所需的复合膜蒸镀技术受到重视。
例如，制作纳米级场效应晶体管(Nanoscale MOSFET)而需具有小的线宽的线路图案等，为了呈现这种线路图案，利用硬掩膜等蚀刻线路图案而呈现。但是，所述硬掩膜可使用基板上反复层叠氮化膜、TEOS(TetraEthOxySilane，正硅酸乙酯)氧化膜的复合膜。
图1是图示基板上反复层叠氮化膜、氧化膜的复合膜的制作过程的流程图。
基板移动并安置于基板处理装置内部的蒸镀位置时(S101)，为补偿因气体注入导致的基板温度的降低，需要稳定化工艺温度的时间(S102)。等离子化学气相沉积(PECVD)所需的工艺温度稳定之后，注入用于蒸镀氮化膜的工艺气体，经过压力稳定化时间后，根据利用高频率或低频率或双重混合频率电力方式的等离子化学气相沉积(PECVD)，氮化膜被蒸镀(S103a)。之后，为了消除被蒸镀的氮化膜表面的不纯物，通过施加高频电力而处理薄膜表面(S104)过程后，通过排气泵消除反应腔室内部的未反应气体，为了氧化膜蒸镀(S103b)而反复进行所述过程(S101、S102、S103、S104)。判断是否反复所述过程而形成所需层数的复合膜(S105)，若已层叠所需层数的复合膜，基板处理装置搬出基板到外部(S106)。
但是，现有的复合膜蒸镀工艺的表面处理技术中，在蒸
镀工艺之前通过高频电力处理界面，或在蒸镀工艺之后处理薄膜的界面的技术，被半导体工艺广泛使用，也对根据氮化膜或氧化膜等薄膜种类而使用于表面处理的气体种类和浓度进行着多种研究。但是，问题点在于，这种薄膜表面处理技术因高频电力的强度强，增加了薄膜和薄膜之间或薄膜和平行板电极之间的表面能量及电荷，利用连续性工艺(In-Situ Process，原位处理)蒸镀复合膜时，使薄膜的表面产生纳米微粒(nano particle)，使薄膜表面状态变差。
先行技术文献：韩国注册专利10-0168197
发明内容
(要解决的技术问题)
本发明的技术课题是改善因施加高频电力导致的薄膜的表面状态。而且，本发明的技术课题是使得表面处理导致的纳米微粒的产生最小化。而且，本发明的技术课题是提高薄膜表面处理的效率性，制造优秀的复合膜。
(解决问题的手段)
根据本发明的实施形态，在基板上制造不同薄膜的方法，包括：蒸镀第1薄膜的步骤；蒸镀第2薄膜的步骤；在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；在所述第1薄膜的表面上蒸镀第2薄膜之前，利用热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜而改善表面状态。
而且，在基板上制造不同薄膜的方法，包括：蒸镀第1薄膜的步骤；蒸镀第2薄膜的步骤；在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；在所述第1薄膜的表面上蒸镀第2薄膜之前，对第1薄膜的表面进行放电处理而改善表面状态。
在基板上制造不同薄膜的方法，包括：蒸镀第1薄膜的步骤；蒸镀第2薄膜的步骤；在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；在所述第1薄膜的表面上蒸镀第2薄膜之前，对第1薄膜的表面进行放电处理而消除残留电荷之后，利用热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜而改善表面状态。
所述第1薄膜及第2薄膜根据等离子化学气相沉积(PECVD)而交互层叠，所述热化学气相沉积在比所述等离子化学气相沉积更高的温度条件下，蒸镀薄膜。
所述热化学气相沉积在500℃～600℃之间的温度条件下，蒸镀薄膜。
所述第1薄膜为氮化膜，在1.5～3.5[Torr]压力范围内，使用N23，000～15，000[sccm]，SiH450～350[sccm]，NH3200～1，000[sccm]，He2，000～5，000[sccm]的流量而进行蒸镀。
蒸镀到所述第1薄膜的表面的缓冲膜，根据与所述第1薄膜工艺条件相同的工艺条件下，以3秒～5秒范围内，500～600℃之间的温度条件下蒸镀薄膜的热化学气相沉积而形成。
所述第2薄膜为氧化膜，在1.5～3.5[Torr]压力范围内，使用TEOS150～350[sccm]，O23，000～20，000[sccm]，He2，000～5，000[sccm]的流量而进行蒸镀。所述缓冲膜形成为厚度的缓冲膜。
(发明的效果)
根据本发明的实施形态，通过减少薄膜的表面能量或消除薄膜表面的电荷，改善施加过高频电力的薄膜的表面状态。从而，因薄膜的表面状态的改善，有效地减少反应腔室内部的未反应气体被吸附到薄膜。而且，能够最小化薄膜表面的纳米微粒的产生。而且，根据本发明的实施形态，提高了薄膜表面处理的效率性，能够制造优秀品质的复合膜。
附图说明
图1是图示基板上反复层叠氮化膜、氧化膜的复合膜的制作过程的流程图。
图2是根据本发明的半导体元件的制造方法所利用的基板处理装置的概略截面图，化学气相沉积(Chemical Vaper Deposition；CVD)装置，例如，等离子化学气相沉积(Plasma Enhanced CVD；PECVD)的概略截面图。
图3是图示根据本发明的实施例的复合膜制作工艺的图。
图4是图示根据本发明的实施例的复合膜被蒸镀的顺序截面图的图。
图5是呈现相对于氮化膜平均基板粗糙度(SiN3average surfaceroughness)的TFT的移动度的图片。
图6是图示根据本发明的实施例的复合膜蒸镀中根据时间的气体流量的图。
图7呈现根据本发明的实施例的薄膜形成工艺时间的薄膜形成厚度。
图8呈现根据本发明的实施例的初期薄膜形成厚度的氧化膜均匀度。
图9呈现根据本发明的实施例的初期薄膜形成厚度的复合膜的粗糙度。
图10是图示根据本发明的实施例的复合膜蒸镀中根据时间的等离子频率电力大小的图。
图11、12、13是图示根据本发明的实施例的多种层叠例的复合膜的图。
具体实施方式
下面，参照附图，更详细地说明本发明的实施例。但是，本发明并不限定于以下公开的实施例，而呈现为互不相同的多种形态，本实施例只是为了本发明公开完整，向具有一般知识的人完整地告知本发明的范畴而提供。附图上的相同符号表示相同的要素。
图2是根据本发明的半导体元件的制造方法所利用的基板处理装置的概略截面图，化学气相沉积(Chemical Vaper Deposition；CVD)装置，例如，等离子化学气相沉积(Plasma Enhanced CVD；PECVD)的概略截面图。
参照图2，本发明所利用的PECVD装置，包括：反应腔室100，内部具备反应空间；基板支架110，具备于反应腔室100内部的下侧，支撑基板10；气体喷射工具120，具备于与基板支架110相对的反应腔室100内部的上侧，喷射供应气体，如喷头；第1蒸镀源供应部130，向气体喷射工具120供应第1蒸镀源；第2蒸镀源供应部140，蒸发第2蒸镀源并供应到气体喷射工具120；等离子产生部150，激发蒸镀源。
反应腔室100具备规定的反应区域，并维持该区域的气密。反应腔室100包括：反应部，包括大致圆形的平面部及从平面部向上延长的侧壁部并具有规定的空间；盖子，大致为圆形，位于反应部上，维持反应腔室100的气密。当然，反应部及盖子可制作成圆形以外的多种形状，例如，制作成其形状对应基板10的形状。
基板支架110具备于反应腔室100的下部，设置在与喷头120相对的位置。基板支架110，为了安置流入反应腔室100内的基板10，可具备静电吸盘等。而且，基板支架110大致可具备为圆形，或对应基板10的形状，制作成大于基板10。基板支架110的下部具备基板升降机111，使基板支架110升降。基板升降机111，在基板10安置于基板支架110上之后，移动基板支架110，使其邻近气体喷射工具120。而且，基板支架110的内部安装了加热器(未图示)。加热器以规定温度发热而加热基板10，使根据气相的蒸镀源的规定的膜，例如蚀刻停止膜及层间绝缘膜容易地蒸镀到基板10上。同时，基板支架110的内部除了加热器之外，还可具备冷却管(未图示)。冷却管使制冷剂在基板支架110的内部循环，冷热通过基板支架110而传达到基板10，控制基板10的温度达到所需温度。
气体喷射工具120在反应腔室100内的上部，设置在与基板支架110相对的位置，把第1蒸镀源及第2蒸镀源喷射到反应腔室100的下侧。气体喷射工具120的上部与第1蒸镀源供应部130、第2蒸镀源供应部140连接，下部形成多个喷射孔122，其向基板10喷射蒸镀源。气体喷射工具120大致制作成圆形，也可制作成基板10的形状。而且，气体喷射工具120可制作成与基板支架110相同的大小。
第1蒸镀源供应部130保存基板上蒸镀第1薄膜即氮化膜所需的源。为此，第1蒸镀源供应部130包括：第1蒸镀源供应管131，与气体喷射工具120的上部连接，把第1蒸镀源供应到气体喷射工具120，作为腔室供应管；第1-1蒸镀源132和第1-2蒸镀源134，保存第1蒸镀源。
第1-1蒸镀源132和第1-2蒸镀源134保存根据PECVD方式在基板上蒸镀第1薄膜即氮化膜(SiN3或Si3N4或SiN:H)所使用的硅含有源及氮气含有源，例如SiH4及NH3。因此，包括保存硅含有源(例如，SiH4)的第1-1蒸镀源132，保存氮气含有源(例如，NH3)的第1-2蒸镀源134。而且，蒸镀氮化膜时，可添加氦(He)、N2等其他源，为此，可另行构成其他工艺源保存部136。
而且，第1蒸镀源供应部130不向反应腔室100供应硅含有源(第1-1蒸镀源)，可向排气泵160直接排出硅含有源。为此，分别具备第1蒸镀源泵管135，根据第1蒸镀源阀门137的操作，向排气泵160直接排出硅含有源的排气供应管。蒸镀氮化膜时，为了氮化膜稳定的净化抽气，一定时间内，不把硅含有源或/及氮气含有源供应到反应腔室100，而排出到排气泵160。
第2蒸镀源供应部140保存在基板上蒸镀第2薄膜即氧化膜的源。为此，第2蒸镀源供应部140，与气体喷射工具120的上部连接而蒸发第2蒸镀源并供应到气体喷射工具120。第2蒸镀源供应部140包括：第2蒸镀源供应管141，与腔室供应管即第1蒸镀源供应管131分离，把蒸发的第2蒸镀源供应到气体喷射工具120，作为腔室供应管；蒸发器148，蒸发液状源；第2-1蒸镀源142，保存液状源的第2蒸镀源保存部；第2-2蒸镀源144，保存蒸发源即O2；气化源保存部146，保存蒸发源。因此，保存到第2-1蒸镀源142的液状源，通过蒸发器148蒸发并通过腔室供应管即第2蒸镀源供应管141供应到气体喷射工具120而被喷射。这时，保存到气化源保存部146的He气体也传达到蒸发器148。当然，蒸发器148若只利用气相的蒸发气体(He)，也可以只设置在第2蒸镀源保存部侧而蒸发液状源。同时，第2蒸镀源保存部是为了形成第2薄膜，例如，硅氧化膜(SiO2)的主要源，保存TEOS及O2。这种第2蒸镀源保存部可区分为第2-1蒸镀源(TEOS保存部)及第2-2蒸镀源(O2保存部)。
而且，第2蒸镀源供应部140不把TEOS源(第2-1蒸镀源)和O2源(第2-2蒸镀源)供应到反应腔室，向排气泵160直接排出TEOS源(第2-1蒸镀源)和O2源(第2-2蒸镀源)。为此，具备第2蒸镀源泵管143，根据第2蒸镀源阀门145的操作，向排气泵160直接排出TEOS源(第2-1蒸镀源)和O2源(第2-2蒸镀源)的排气供应管。氧化膜蒸镀时，为了氧化膜的稳定，蒸镀初期的一定时间内，不向反应腔室提供蒸发的第2蒸镀源，而向排气泵排出。
等离子产生部150是为了利用等离子把第1蒸镀源及第2蒸镀源激发为等离子状态而设置。等离子产生部150向反应腔室100的基板上部的喷头施加电力并嫁接到基板支撑板，通过基板的蒸镀空间即反应空间上利用RF而激发等离子的电容耦合等离子体(CCP；Capacitively Coupled Plasma)方式驱动。本发明的实施例说明中以电容耦合等离子体(CCP)方式为例，但并不限定于此，也可通过感应耦合等离子体(ICP:Inductively CoupledPlasma)方式呈现。
图3是图示根据本发明的实施例的复合膜制作工艺的图，图4是图示根据本发明的实施例的复合膜被蒸镀的顺序截面图的图。
下面说明复合膜制作工艺说明中反复进行第1薄膜及第2薄膜的顺次层叠而制作复合膜的工艺例。这时，第1薄膜以氮化膜，第2薄膜以氧化膜为例而说明，但并不限定于此，其他成分的薄膜也可被适用为第1薄膜及第2薄膜。
参考图2的基板处理装置进行说明，首先，为进行蒸镀工艺，利用基板安置工具，把形成规定结构的基板10移动到反应腔室内部的蒸镀工艺上所需的位置而安置基板(S301)。即，把基板引导到反应腔室内，基板被安置到基板支架110上，基板升降机向上部升降而使基板支架110和气体喷射工具120之间的间隔维持规定间隔。
基板被安置到基板处理装置的蒸镀位置后(S301)，为了补偿气体注入导致的基板温度的降低，而需要稳定化工艺温度的温度稳定化时间(S302)。利用基板支架内的加热器，使基板10维持规定温度，例如，300℃～400℃的等离子化学气相沉积(PECVD)工艺温度，使反应腔室内的压力维持真空状态。
稳定化等离子化学气相沉积(PECVD)工艺温度后，经过注入蒸镀氮化膜所需的工艺气体的氮化膜蒸镀过程(S303a)。所述氮化膜蒸镀过程，通过腔室供应管即第1蒸镀源供应管131，把保存到第1蒸镀源保存部的第1蒸镀源，例如第1-1蒸镀源132即硅含有源(SiH4)及第1-2蒸镀源134即氮气含有源(NH3)通过腔室供应管即第1蒸镀源供应管131，供应到气体喷射工具120，并通过气体喷射工具喷射到基板10上。这时，为使所述第1蒸镀源供应到反应腔室，第1蒸镀源阀门137开放腔室供应管即第1蒸镀源供应管131，阻隔向排气泵160的排气供应管即第1蒸镀源泵管135。
而且，根据第1蒸镀源的第1薄膜即氮化膜被蒸镀时，通过等离子产生部150产生等离子。以等离子为能量源，如图4(a)所图示，基板10上形成硅第1薄膜即氮化膜11。根据利用高频率或低频率或双重混合频率电力方式的等离子化学气相沉积(PECVD)而蒸镀氮化膜。如所述，蒸镀氮化膜后，为了使表面平坦，经过利用高频电力的等离子，施加500～750[W]的高频电力的过程(S304)。
具有所述表面处理过程的理由如下。氮化膜一般使用SiH4、NH3、N2、He等，利用300～400℃的等离子化学气相沉积(PECVD)而蒸镀，等离子滤气所需的频率电力(RF power)高于非晶质硅蒸镀。这种条件下，蒸镀的氮化膜会形成氮气较多的氮化膜，这会降低产品的品质。
例如，为制作高像素薄膜而用于转换元件的a-Si:H的移动度非常重要。a-Si:H和氮化膜(SiN3)的界面状态密度与移动度有密切关系。氮化膜(SiN3)表面的粗糙度(roughness)对初期产生的a-Si:H层的特性产生影响，这直接对移动度产生影响。图5呈现相对于氮化膜平均基板粗糙度(SiN3averagesurface roughness)的移动度。图中氮化膜的表面粗糙度越小，移动度会越大。因此，蒸镀氮化膜后，需经过平坦化表面粗糙度的表面处理过程。所述表面处理过程通过高频电力而在蒸镀工艺之前处理表面。表面处理之后，通过排气泵消除反应腔室内部的未反应气体。
但是，所述高频电力施加(S304)因高频电力的强度较强，增加薄膜与薄膜之间或薄膜与平行板电极之间的电荷共振及表面能量，以连续性工艺(In-Situ Process)蒸镀复合膜时，使薄膜的表面产生纳米微粒(nano particle)，导致薄膜的表面状态变差。
本发明的实施例经过因这种高频电力施加的表面处理过程后，为了防止薄膜的表面粘附纳米微粒而使薄膜表面状态变差，在蒸镀第2薄膜即氧化膜之前，经过改善第1薄膜即氮化膜的表面状态的表面状态改善过程(S305)。即，如图4(b)所图示，具有改善氮化膜表面状态的结构12a。因此，通过改善复合膜各层的表面状态，能够实现膜的平坦化(unroughness)并减少颗粒。本发明的实施例提议的改善所述表面状态的方法大体分为以下三种方式。
一种是形成氮化膜后，形成氧化膜之前，在氮化膜上形成初期氧化膜即缓冲膜而减少表面能量，从而改善表面状态的缓冲膜形成方式；另外一种是氮化膜形成之后，在氮化膜的表面进行放电处理，消除残留电荷而改善表面状态的表面放电方式，其余一种是组合所述缓冲膜形成方式和表面放电方式的复合方式。对所述表面状态改善方式的说明，后面将详细后述。
同时，经过根据本发明的实施例表面状态改善过程后，为蒸镀第2薄膜即氧化膜，反复进行所述过程(S302、S303、S304、S305)。即，蒸镀第1薄膜即氮化膜(S303a)之后，经过高频电力施加(S304)及表面状态改善过程(S305)，经过注入第2薄膜即氧化膜蒸镀气体的PECVD工艺温度稳定化时间后(S302)，经过第2薄膜即氧化膜的蒸镀(S303b)过程，如图4(c)所图示，蒸镀氧化膜12。为了蒸镀氧化膜，由第2蒸镀源供应部140通过气体喷射工具120，把第2蒸镀源供应到反应腔室100的内部，即，把作为蒸发源的O2供应到气体喷射工具120，通过蒸发器148，蒸发作为液状源的TEOS，通过腔室供应管即第2蒸镀源供应管141，供应到气体喷射工具120。这时，第2蒸镀源通过不同的供应路径供应，首先，为了稳定化而使首先第2蒸镀源供应到排气供应管即第2蒸镀源泵管143，控制第2蒸镀源阀门145而使其通过排气泵排出。经过一定时间后，实现稳定化的状态下，控制第2蒸镀源阀门145而使第2蒸镀源供应到第2蒸镀源供应管141，从而供应到反应腔室内部。
而且，根据第2蒸镀源形成第2薄膜即氧化膜的蒸镀时，通过等离子产生部150产生等离子，在基板10上蒸镀第2薄膜即氧化膜。根据利用高频率或低频率或双重混合频率电力方式的等离子化学气相沉积(PECVD)，蒸镀氧化膜。
完成所述氧化膜蒸镀后，具有与氮化膜蒸镀同样的高频电力施加(S304)及表面能量减少(S305)过程。这时，表面能量减少过程如所述说明，大体分为缓冲膜形成方式和表面放电方式两个方式，从而减少表面能量。所述过程反复进行，如图4(d)所图示，形成所需层数的复合膜，把基板搬出反应腔室外部。
以下，说明根据本发明的实施例的薄膜的表面状态的改善过程。
薄膜的表面状态的改善方式如所述说明，有缓冲膜形成方式、表面放电方式、及将这些组合的复合方式。
首先，参照图6说明缓冲膜形成方式。图6是图示复合膜蒸镀中根据时间的气体流量的图，能够发现第1薄膜即氮化膜与第2薄膜即氧化膜之间已形成减少氮化膜的表面能量的缓冲膜。
氮化膜11和氧化膜12在300℃～400℃下，以等离子化学气相沉积(PECVD)蒸镀，完成第1薄膜即氮化膜11的蒸镀后，根据PECVD形成氧化膜12之前，以大于所述等离子化学气相沉积的温度，进行热化学气相沉积。即，使500～600℃(优选550℃)下通过热化学气相沉积(Thermal-CVD)蒸发一定时间的TEOS和O2流动。根据这种热化学气相沉积而在氮化膜表面形成厚度的初期氧化膜材质的氧化缓冲膜13a，通过这种缓冲膜上的300℃～400℃的等离子化学气相沉积(PECVD)，形成氧化膜12。
减少表面能量的最佳缓冲膜13的厚度为实验结果，具有更小的厚度时，很难获得减少表面能量的效果，相反，具有更大的厚度时，导致复合膜的最终膜表面状态变差的结果。因此，需通过500～600℃的热化学气相沉积(Thermal-CVD)，形成厚度的缓冲膜13，这种厚度根据热化学气相沉积环境下气体流动的时间控制所决定。
参照图6的扩大图及图2的装置框图，进行详细说明时，300℃～400℃环境下，使第1蒸镀源阀门137向反应腔室方向开放，把N2、SiH4、NH3、He流到反应腔室内而形成氮化膜。
作为参考，氮化膜蒸镀时工艺气体总流量范围对纳米微粒(nanoparticle)的产生及薄膜的膜质产生影响。根据各工艺气体的各流量范围的工艺气体比率对薄膜的膜质产生影响。而且工艺压力对薄膜的蒸镀(deposition)/比率(rate)、湿法蚀刻速率(WER；Wet Etch Rate)产生影响，等离子RF功率对方位(D/R，Direction方向)、湿法蚀刻速率(WER)、翘曲(warpage)产生影响。
反映这些的根据本发明的实施例的氮化膜蒸镀工艺条件例示如下。
-工艺气体总流量范围:5，000～25，000[sccm]
-工艺气体各流量范围:N2(3，000～15，000[sccm])，SiH4(50～350[sccm])，NH3(200～1，000[sccm])，He(2，000～5，000[sccm])
-工艺压力:1.5～3.5[Torr]
-等离子RF功率:150～750[W]
使N2(3，000～15，000[sccm])，SiH4(50～350[sccm])，NH3(200～1，000[sccm])，He(2，000～5，000[sccm])流动而完成氮化膜11的蒸镀后，进入为表面处理而施加高频电力的步骤(treatment)后，关闭第1蒸镀源阀门而不使SiH4流入反应腔室100，只使N2，NH3，He流入反应腔室，施加高频电力而进行表面处理。表面处理后，不使NH3流入反应腔室100，只使N2、He流入反应腔室并净化后，通过抽气过程消除未反应气体。
完成所述表面处理及未反应气体消除后，为减少根据本发明的实施例表面处理产生的表面能量，具有形成初期氧化膜即缓冲膜的时间。为此，使蒸发的TEOS和O2流动，经过维持热化学气相沉积(Thermal-CVD)所需的500～600℃的温度稳定化时间。这种温度稳定化时间内，使第2蒸镀源阀门145向排气泵160开放，使O2和蒸发的液状源TEOS不流入反应腔室而流入排气泵160。
经过所述热化学气相沉积(Thermal-CVD)所需的500～600℃温度稳定化时间后，使第2蒸镀源阀门145向反应腔室转换开放，使第2蒸镀源流入反应腔室，形成氮化膜上形成初期氧化膜即氧化缓冲膜13a。这时，以的厚度形成氧化缓冲膜13a而进行控制。这种缓冲膜通过根据提供的气体流量及压力条件及热化学气相沉积(Thermal-CVD)温度的时间控制而形成。实验结果，作为第2蒸镀源，提供TEOS150[sccm]，O23000[sccm]，He2000[sccm]，共5150[sccm]时，流3秒时形成厚度的缓冲膜。而且，最多流5秒时，形成厚度的缓冲膜。
作为参考，图7、8、9、10是图示以的厚度形成缓冲膜时，根据正确的工艺条件的例示的图。图7呈现根据薄膜形成工艺时间的薄膜形成厚度，图8呈现根据初期薄膜形成厚度的氧化膜均匀度，图9呈现根据初期薄膜形成厚度的复合膜的粗糙度。参照图9，即使复合膜的厚度从增加到反之，表面粗糙度的因素(factor)即表面粗糙度(Roughness)从4.3nm变成4.0nm。且复合膜的厚度具有到的范围时，表面粗糙度具有4.0nm～5.5nm范围的值，从而改善表面粗糙度。
根据所述热化学气相沉积(Thermal-CVD)，初期氧化膜即缓冲膜以的厚度形成后，经过等离子化学气相沉积(PECVD)所需的工艺温度(℃)稳定化时间后，具有蒸镀氧化膜的过程。
氧化膜蒸镀工艺条件例示如下。
-工艺气体总流量范围:3，500～30，000[sccm]
-工艺气体各流量范围:O2(3，000～20，000[sccm])，TEOS(100～500[sccm])，He(500～7，000[sccm])
-工艺压力:1.5～3.5[Torr]
-等离子RF功率:150～750[W]
同时，通过形成缓冲膜而减少所述表面能量的工艺，形成氧化膜后，同样适用于氧化膜表面，初期氮化膜13B以500～600℃的热化学气相沉积(Thermal-CVD)形成缓冲膜。
同时，如所述，为减少表面能量，可具有在氮化膜与氧化膜之间，或氧化膜与氮化膜之间具备缓冲膜的结构，本发明的另一实施例为利用放电消除残留电荷的方式。
以下，说明根据本发明的实施例的通过放电处理消除氮化膜(或氧化膜)的残留电荷而改善表面状态的过程。
对利用放电的表面能量减少，参照图10进行说明。图10是图示复合膜蒸镀中根据时间的等离子频率电力大小的图，在氮化膜与氧化膜之间，为减少氮化膜的表面能量而进行放电。
氮化膜11为300℃～400℃、150W～500W的频率电力，以等离子化学气相沉积(PECVD)进行蒸镀，氮化膜蒸镀结束后，为消除氮化膜表面的不纯物，施加500～750W的高频电力(RF POWER)而进行表面处理。完成氮化膜11蒸镀后，根据PECVD形成氧化膜之前，为消除施加高频电力的表面的残留电荷，只使N2等的含氮气体流动，降低到小于等离子化学气相沉积的频率电力的频率电力即10～55W而进行放电(13a)。通过放电而减少电荷共振，有效地减少反应腔室内部的未反应气体被吸附到氮化膜的表面，改善氮化膜的表面状态。
同样，氧化膜12以300℃～400℃、150W～500W的频率电力，通过等离子化学气相沉积(PECVD)进行蒸镀，施加高频电力进行表面处理后，只使O2等含氧气体流动，以小于等离子化学气相沉积的频率电力的频率电力进行放电。即，把频率电力降低到10～55W而放电(13b)。通过放电减少电荷共振，有效地减少反应腔室内部的未反应气体被吸附到氧化膜的表面，改善氧化膜的表面状态。
同时，如所述说明，形成复合膜的氮化膜和氧化膜的各层表面，为了减少根据表面处理的表面能量，形成图6的初期膜即缓冲膜，或执行图10的放电处理。
此外，本发明的另一实施例，为改善表面状态，可采取同时进行缓冲膜的形成和放电处理的复合结构。即，包括：蒸镀第1薄膜的步骤；蒸镀第2薄膜的步骤；所述第1薄膜和第2薄膜蒸镀步骤后，把高频电力施加到所述薄膜表面而消除薄膜表面不纯物的步骤；在所述第1薄膜的表面蒸镀第2薄膜之前，对第1薄膜的表面进行放电处理而消除残留电荷后，通过热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜并减少表面能量的过程。
同时，层叠双重薄膜的复合层结构中，各薄膜通过多种组合的表面处理而形成。例如，如图11所图示，氮化膜->缓冲膜->氧化膜->放电->氮化膜->缓冲膜->氧化膜->放电->....的顺序实现交替表面处理，而且，氮化膜表面被放电处理而且氧化膜表面形成为缓冲膜。
而且，如图12所图示，氮化膜->缓冲膜->氧化膜->缓冲膜->氮化膜->放电->氧化膜->放电->....的形式完成表面处理。而且，如图13所示，可呈现为放电处理和缓冲膜的形成在两个薄膜之间依次同时进行的复合结构。此外，还可具有多种实施例。
参照附图及前述的优选实施例而说明了本发明，但本发明并不限定于此，而受限于后述的专利要求范围。因此，本技术领域内具有一般知识的人能够在不脱离专利权利要求范围的技术思想的范围内，可对本发明实施多种变形及修正。

Claims (13)

1.一种薄膜制造方法，作为基板上制造不同薄膜的方法，包括：
蒸镀第1薄膜的步骤；
蒸镀第2薄膜的步骤；
在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；
在所述第1薄膜的表面上蒸镀第2薄膜之前，利用热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜而改善表面状态。
2.一种薄膜制造方法，作为基板上制造不同薄膜的方法，包括：
蒸镀第1薄膜的步骤；
蒸镀第2薄膜的步骤；
在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；
在所述第1薄膜的表面上蒸镀第2薄膜之前，对第1薄膜的表面进行放电处理而改善表面状态。
3.一种薄膜制造方法，作为基板上制造不同薄膜的方法，包括：
蒸镀第1薄膜的步骤；
蒸镀第2薄膜的步骤；
在蒸镀所述第1薄膜和第2薄膜的步骤之后，向所述薄膜表面施加高频电力而消除薄膜表面的不纯物的步骤；
在所述第1薄膜的表面上蒸镀第2薄膜之前，对第1薄膜的表面进行放电处理而消除残留电荷之后，利用热化学气相沉积(Thermal-CVD)，在第1薄膜的表面形成缓冲膜而改善表面状态。
4.根据权利要求1至3的任意一项所述的薄膜制造方法，
所述第1薄膜及第2薄膜根据等离子化学气相沉积(PECVD)而交互层叠。
5.根据权利要求1或3所述的薄膜制造方法，
所述热化学气相沉积在比所述等离子化学气相沉积更高的温度条件下，蒸镀薄膜。
6.根据权利要求5所述的薄膜制造方法，
所述热化学气相沉积在500℃～600℃之间的温度条件下，蒸镀薄膜。
7.根据权利要求1或3所述的薄膜制造方法，
所述第1薄膜为氮化膜，在1.5～3.5[Torr]压力范围内，使用N23，000～15，000[sccm]，SiH450～350[sccm]，NH3200～1，000[sccm]，He2，000～5，000[sccm]的流量而进行蒸镀。
8.根据权利要求7所述的薄膜制造方法，
蒸镀到所述第1薄膜的表面的缓冲膜，根据与所述第1薄膜工艺条件相同的工艺条件下，以3秒～5秒范围内，500～600℃之间的温度条件下蒸镀薄膜的热化学气相沉积而形成。
9.根据权利要求1或3所述的薄膜制造方法，
所述第2薄膜为氧化膜，在1.5～3.5[Torr]压力范围内，使用TEOS150～350[sccm]，O23，000～20，000[sccm]，He2，000～5，000[sccm]的流量而进行蒸镀。
10.根据权利要求1或3所述的薄膜制造方法，
所述缓冲膜形成为厚度的缓冲膜。
11.根据权利要求2或3所述的薄膜制造方法，
所述放电处理，以低于等离子处理电力的电力进行放电处理。
12.根据权利要求11所述的薄膜制造方法，
所述放电处理，施加10W～55W的频率电力。
13.根据权利要求2或3所述的薄膜制造方法，
所述第1薄膜为氮化膜，第2薄膜为氧化膜时，所述第1薄膜的放电处理时，只流动含氮气体，所述第2薄膜的放电处理时，只流动含氧气体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110098113A (zh) * 2019-04-17 2019-08-06 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101869949B1 (ko) * 2013-09-03 2018-06-21 주식회사 원익아이피에스 복합막 증착방법 및 기판 처리 장치
KR101645139B1 (ko) 2015-11-27 2016-08-03 정용호 작업현장 관리 시스템 및 그 구동방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218015A (ja) * 1992-01-30 1993-08-27 Sumitomo Electric Ind Ltd 半導体装置
KR950030336A (ko) * 1994-04-22 1995-11-24 김주용 캐패시터의 유전체막 형성방법
US20060270157A1 (en) * 2005-05-30 2006-11-30 Hynix Semiconductor Inc. Method of manufacturing flash memory device
JP2007227816A (ja) * 2006-02-27 2007-09-06 Consortium For Advanced Semiconductor Materials & Related Technologies プラズマ処理終了方法
CN100407411C (zh) * 2001-10-05 2008-07-30 斯班逊有限公司 在sonos闪存中的双倍密度核心栅极
JP2009206368A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 半導体装置の製造方法、半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2779996B2 (ja) * 1993-02-25 1998-07-23 日本電信電話株式会社 半導体装置の製造方法
TW389963B (en) * 1997-04-30 2000-05-11 This Inv Is About The Method O Method of depositing uniform dielectric layers
KR100277884B1 (ko) * 1998-12-02 2001-02-01 김영환 반도체 장치의 퓨즈부 및 그 제조방법
US6372664B1 (en) * 1999-10-15 2002-04-16 Taiwan Semiconductor Manufacturing Company Crack resistant multi-layer dielectric layer and method for formation thereof
JP2003060164A (ja) * 2001-08-09 2003-02-28 Sharp Corp 半導体メモリ装置およびその製造方法
WO2006028215A1 (ja) * 2004-09-09 2006-03-16 Tokyo Electron Limited 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体
JP4320652B2 (ja) * 2005-09-08 2009-08-26 エプソンイメージングデバイス株式会社 層間絶縁膜の形成方法及び基板
KR100812933B1 (ko) * 2006-06-29 2008-03-11 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218015A (ja) * 1992-01-30 1993-08-27 Sumitomo Electric Ind Ltd 半導体装置
KR950030336A (ko) * 1994-04-22 1995-11-24 김주용 캐패시터의 유전체막 형성방법
KR0118878B1 (ko) * 1994-04-22 1998-08-17 김주용 캐패시터의 유전체막 형성방법
CN100407411C (zh) * 2001-10-05 2008-07-30 斯班逊有限公司 在sonos闪存中的双倍密度核心栅极
US20060270157A1 (en) * 2005-05-30 2006-11-30 Hynix Semiconductor Inc. Method of manufacturing flash memory device
JP2007227816A (ja) * 2006-02-27 2007-09-06 Consortium For Advanced Semiconductor Materials & Related Technologies プラズマ処理終了方法
JP2009206368A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 半導体装置の製造方法、半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110098113A (zh) * 2019-04-17 2019-08-06 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法

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Address after: Gyeonggi Do Korea Pyeongtaek paint 78-40 (jije Dong strange street)

Applicant after: Lap Yi Cmi Holdings Ltd.

Address before: Gyeonggi Do, South Korea

Applicant before: WONIK IPS Co.,Ltd.

COR Change of bibliographic data
TA01 Transfer of patent application right

Effective date of registration: 20160728

Address after: South Korea Gyeonggi Do Ping Ze Zhenwei Zhenwei group produced 75 road surface

Applicant after: WONIK IPS Co.,Ltd.

Address before: Gyeonggi Do Korea Pyeongtaek paint 78-40 (jije Dong strange street)

Applicant before: Lap Yi Cmi Holdings Ltd.

GR01 Patent grant