KR102426960B1 - 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법 - Google Patents

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Abstract

본 발명은 반도체 공정에서 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 관한 것으로서, 더욱 상세하게는 실리콘 산화막을 형성한 후 열처리를 진행하는 경우 높은 압축 스트레스(highly compressive stress)로 막질이 변화되어 박막의 주름(buckling), 균열(crack), 박리(peeling) 및 기판의 휨(warpage) 등의 불량이 발생하는 문제점을 해결하기 위하여, 플라즈마 발생 전원으로 초고주파(VHF) 전원을 이용하여 플라즈마 밀도를 증가시킴으로써 다공성의 높은 인장 스트레스를 가지는 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 관한 것이다.
또한, 본 발명은 상기 다공성 막질의 열화 특성을 보완하기 위하여 박막의 증착 과정에서 공정가스의 비율 조절 및/또는 각각 서로 다른 인장 스트레스 범위를 가지는 다층막 구조를 형성함으로써 다공성이면서도 막질의 열화가 없는 높은 인장 스트레스를 가지는 실리콘 산화막을 증착하는 방법에 관한 것이다.

Description

플라즈마를 이용하여 실리콘 산화막을 형성하는 방법{Method for forming silicon oxide film using plasmas}
본 발명은 반도체 공정에서 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 관한 것으로서, 더욱 상세하게는 실리콘 산화막을 형성한 후 진행되는 후속 열처리에 의하여 상기 실리콘 산화막이 높은 압축 스트레스(highly compressive stress)로 막질이 변화되어 박막의 주름(buckling), 균열(crack), 박리(peeling) 및 기판의 휨(warpage) 등의 불량이 발생하는 문제점을 해결하기 위하여, 플라즈마 발생 전원으로 초고주파(VHF) 전원을 이용하여 플라즈마 밀도를 증가시킴으로써 열처리 이전에 형성되는 실리콘 산화막이 다공성(porous)의 높은 인장 스트레스를 가지도록 하는 방법에 관한 것이다.
반도체 공정에서 박막을 증착한 기판의 스트레스는 0(zero) 값을 가지는 것이 이상적이다. 그러나 박막 형성 공정에 따라 높은 인장(+) 또는 높은 압축(-) 스트레스가 발생하여 박막 표면에 균열, 박리 등의 박막 자체의 불량과 기판의 휨 또는 뒤틀림에 의한 마스크 정렬 불량 등에 의해 수율 저하가 심각하며, 이러한 현상은 공정의 미세화에 따라 더욱 문제가 되고 있다.
상기와 같은 이유로 박막의 스트레스를 0(zero) 값에 가깝게 구현하는 기술이 더욱 필요한 상황인 바, 이와 관련하여 [비특허문헌 1]에는 TEOS를 원료로 이중 주파수 방식을 이용하여 고주파(HF)/저주파(LF)의 시간 비율을 달리하는 방법이 개시되어 있고, [특허문헌 1]에는 불포화 탄소 단일결합(C-C)을 포함하는 유기실리콘(organo-silicon) 전구체 등을 이용하여 이중 주파수 중 저주파 인가 비율을 높게 설정함과 동시에 탄소를 도핑(doping)함으로써 낮은 인장 스트레스를 가지는 탄소 도핑된 산화막(CDO)을 증착하는 방법이 개시되어 있다.
그럼에도 불구하고, 상기 방법들은 여전히 원하는 대역으로의 스트레스 조절이 쉽지 않고 불안정한 양상을 보임에 따라, 이를 보완하기 위하여 증착과 열처리의 교대 진행, 저주파만을 이용하여 박막 상부에 별도의 보호막(capping layer) 형성 또는 별도의 도핑 공정 추가 등 부가적인 방법을 제안하고 있다.
따라서 상기 선행기술의 방법들은 이중 주파수 채용에 따른 장치의 복잡성 및 제어의 곤란성, 부가 공정 등에 의한 공정의 복잡성 및 비용 증가 등으로 실제 제조 공정에 적용하기에는 많은 어려움이 있는 실정이다.
[특허문헌 1] 미국등록특허 US 7,781,351 (2010. 8. 24. 등록)
[비특허문헌 1] D Guan, et al., "Stress control of plasma enhanced chemical vapor deposited silicon oxide film from tetraethoxysilane", Journal of Micromechanics and Microengineering 24 (2014) 027001
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 낮은 스트레스를 가지는 실리콘 산화막을 형성한 경우에도 후속 열처리를 진행하면 높은 압축 스트레스를 가지는 방향으로 막질이 변화(shift)되는 경향이 있는 바, 박막 증착 과정에서 높은 인장 스트레스를 가지는 실리콘 산화막을 형성함으로써 상기 막질의 변화 경향과 상쇄되어 최종적으로 낮은 인장(또는 낮은 압축) 스트레스 범위를 가지는 실리콘 산화막을 형성하는 방법을 제공하는 것이다.
이에 따라, 본 발명은 플라즈마 발생 전원으로 초고주파(VHF)를 사용하여 플라즈마 밀도 및 증착 속도를 증가시킴에 따라 다공성 막질을 형성함으로써 상기 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 방법을 제공하고자 한다.
또한, 본 발명은 상기 다공성 막질의 열화 특성을 보완하기 위하여 단지 공정가스의 조성 비율을 조절하여 다공성 막질임에도 불구하고 상기와 같은 열화가 발생하지 않는 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 방법을 제공하고자 한다.
또한, 본 발명은 상기 다공성 막질의 열화 특성을 더욱 보완하기 위하여 실리콘 산화막의 증착 과정에서 각각 서로 다른 인장 스트레스 범위를 가지는 다층막(multiple stack) 구조를 형성함으로써 각 층간 스트레스 완충 효과로 인하여 다공성 막질임에도 불구하고 상기와 같은 열화가 발생하지 않는 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 방법을 제공하고자 한다.
상술한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 일 실시예는, 종래 단일의 고주파(RF, 13.56 MHz) 방식 또는 이중 주파수 방식과 달리 초고주파(VHF, 27.12 MHz ∼ 100 MHz) 전원의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴으로써 다공성 막질을 구현하여 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 것을 특징으로 한다.
또한, 상술한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 일 실시예는, 종래 단일의 고주파(RF) 전원을 이용하여 다공성 박막을 형성할 경우 주로 사용하는 첨가가스(N2O)에 의한 탄소 오염(carbon contamination)으로 막질의 열화가 발생하는 것과 달리, 초고주파(VHF) 전원의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴으로써 다공성 막질을 구현하되, 공정가스의 비율을 조절하여 실리콘 산화막 내 탄소 성분 함량을 조정함으로써 다공성 막질임에도 열화가 발생하지 않는 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 것을 특징으로 한다.
또한, 상술한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 일 실시예는, 초고주파 전원의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴으로써 다공성 막질을 구현하되, 공정 조건을 조절하여 각 층이 서로 다른 스트레스 범위를 가지는 다층막 구조를 형성함으로써 각 층간 스트레스 완충효과로 인하여 다공성 막질임에도 열화가 발생하지 않는 높은 인장 스트레스를 가지는 실리콘 산화막을 형성하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 증착 과정에서 높은 인장 스트레스를 가지는 실리콘 산화막을 형성함으로써 후속 열처리를 진행하는 경우 높은 압축 스트레스 방향으로 변화되는 경우에도 스트레스가 서로 상쇄되어 낮은 인장(또는 낮은 압축) 스트레스를 유지할 수 있는 바, 박막 및 기판의 불량을 해소하여 수율을 향상시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 종래 단일의 고주파(RF) 전원 또는 이중 주파수(dual frequency) 방식과 달리 초고주파(VHF) 전원의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴에 따라 다공성 막질을 구현하여 높은 인장 스트레스를 가지는 실리콘 산화막을 형성함으로써 공정의 단순화 및 비용을 절감할 수 있는 장점이 있다.
또한, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 단지 공정가스의 비율 조절을 통해 실리콘 산화막 내 탄소 성분을 조절함으로써 높은 인장 스트레스를 가지는 다공성 막질의 열화 특성을 보완할 수 있으며 특히, 종래 단일 고주파(RF) 방식에서 주로 사용하는 첨가가스(N2O)로 인한 탄소 오염에 의한 다공성 막질의 열화 문제를 해소할 수 있는 바, 공정을 단순화할 수 있는 장점이 있다.
또한, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 제1 및 제2 실리콘 산화막을 각각 인장 스트레스 범위를 달리하도록 조절하여 다층막 구조를 형성함으로써 각 층간 스트레스 완충효과로 인하여 다공성 막질임에도 열화가 발생하지 않는 높은 인장 스트레스를 가지는 실리콘 산화막을 형성할 수 있는 바, 공정의 단순화 및 원하는 수준으로 스트레스 조절이 용이한 장점이 있다.
도 1은 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 있어서 플라즈마 발생 장치의 개략도,
도 2는 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 있어서 높은 인장 스트레스를 가지는 실리콘 산화막을 증착하기 위한 공정 순서도,
도 3a와 도 3b는 본 발명의 일실시예에 따른 3D-NAND 메모리 소자의 단면 개략도와 높은 인장 스트레스를 가지는 실리콘 산화막의 증착 단면도.
이하에서는 본 발명의 바람직한 실시예를 첨부한 도면을 이용하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 있어서 플라즈마 발생 장치의 개략도이다.
본 발명에 의한 플라즈마 발생 장치(1)는 반응기(2, chamber), 샤워헤드(3, shower head), 서셉터(4, susceptor), 초고주파(VHF) 전원(5, generator) 및 제1 전극(6, electrode)을 구비한다.
상기 샤워헤드(3)는 상기 반응기(2) 내부의 상부 측에 구비되어 외부의 가스 공급장치(미도시)에 연결된 가스공급라인(S)를 통해 주입된 공정가스를 반응기 내부로 분사시킨다.
이 때, 상기 샤워헤드(3)는 상기 제1 전극(6)과 전기적으로 연결되어 상기 초고주파 전원(5)에 의해 단일 전극으로 구성될 수 있는 바, 이하 본 발명에서는 상기 샤워헤드(3)를 전극으로 구성하는 경우를 전제로 설명한다. 따라서 상기 초고주파 전원(5)은 초고주파를 발생시켜 상기 샤워헤드(3)를 통해 상기 반응기(2) 내부로 초고주파 전력을 인가한다.
상기 샤워헤드(3)에 대향하여 상기 반응기(2) 내부의 하부 측으로 반입된 기판(W)을 수용하여 지지하는 서셉터(4)가 구비된다. 상기 서셉터(4)는 온도조절수단을 포함하여 구성될 수 있고, 접지 전극으로 기능한다.
상기 서셉터(4)에 기판(W)이 반입되면 외부의 진공 시스템(미도시)에 의해 반응기(2) 내부를 진공 상태로 조절하고 공정가스를 주입한 후 상기 초고주파 전원(5)으로부터 초고주파 전력을 인가하여 상기 샤워헤드(3)와 상기 서셉터(4) 사이의 반응기(2) 내부에 플라즈마를 형성한다.
본 발명에 따른 플라즈마 발생 장치(1)는 종래의 고주파(RF, 13.56 MHz) 보다 높은 초고주파(VHF, 27.12 MHz ∼ 100 MHz) 전원(5)을 사용함에 따라 접지 성능이 중요하므로, 상기 서셉터(4)를 금속부재로 구성함으로써 접지 성능을 향상시켜 안정된 공정을 진행할 수 있다.
상기 샤워헤드(3)에 전기적으로 연결된 초고주파 전원(5)은 통상적인 접지부(ground)를 통해 접지되도록 구성되되, 상기 서셉터(4)에 연결된 서셉터 구동부(9) 내에 설치되는 접지선을 통해서도 접지될 수 있지만, 본 발명에서는 종래의 주파수 범위 보다 높은 초고주파 전원(5)을 이용하기 때문에 접지 성능을 더욱 향상시키기 위하여 별도의 추가접지라인(8)을 구비할 수 있다.
또한, 본 발명은 초고주파 필터부(7)를 더욱 구비할 수 있다. 상기 종래의 고주파 전원에 맞추어져 있는 고주파 필터를 사용할 경우, 반응기 주변의 전자통신 회로에 신호간섭을 발생시킬 염려가 있으므로, 초고주파를 사용하는 본 발명에서 상기 샤워헤드(3)에 인가되는 초고주파 전력에 최적화된 초고주파 필터부(7)를 구비하여 상기 반응기(2) 주변에 발생하는 신호간섭을 제거하는 것이 바람직하다.
도 2는 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 있어서 높은 인장 스트레스를 가지는 실리콘 산화막을 증착하기 위한 공정 순서도이다.
이하에서는 설명의 편의를 위하여 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법을 도 2에 도시한 순서도에 따라 각 단계별로 구분하여 설명하기로 한다.
(S10 단계: 기판 반입 및 공정가스 주입 단계)
먼저, 본 발명에서는 S10 단계에서 반응기 내부의 상기 서셉터(4) 상부로 기판(W)을 반입하고, 상기 기판(W)이 반입되어 상기 서셉터(4)에 안착되면 상기 샤워헤드(3)를 통해 공정가스를 공급한다. 이와 함께, 상기 서셉터(3)를 가열하여 기판(W)의 온도를 증착 공정에 필요한 온도까지 상승시킨다.
한편, 상기 공정가스는 아래 [반응식 1]과 같이 액상의 TEOS 전구체에 O2(또는 O3) 가스를 첨가하여 증착하는 방법과 [반응식 2]와 같이 사일렌(SiH4) 가스 전구체에 O2 (또는 N2O) 가스를 첨가하여 증착하는 방법이 대표적이다.
[반응식 1]
TEOS[Si(OC2H5)4)] + O2(or O3) + (He, Ar) → SiO2 + H2O + CO2
[반응식 2]
SiH4 + O2(or N2O) → SiO2 + H2 (+ N2)
본 발명은 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법으로서, 상기 [반응식 1]에 관련된 것이다.
한편, 종래 단일의 고주파(13.56 MHz)를 사용하는 경우 인장 스트레스를 가지는 다공성 막질을 구현하기 위한 공정가스로는 주로 TEOS/N2O가 이용되었다. 이는 첨가가스로 N2O를 사용할 경우 초고주파에 비해 상대적으로 주파수가 낮은 고주파에서도 산소 라디칼(O*)을 대량 생성함으로써 초고주파에 비해 상대적으로 낮은 플라즈마 밀도에 의한 증착 속도의 감소를 보상할 수 있기 때문이다.
즉, TEOS를 원료로 하여 실리콘 산화막을 증착하는 기작은 플라즈마에 의해 산소 원자를 함유하는 첨가가스(O2, N2O, O3 등)를 분해하여 반응성의 산소 라디칼(O*)을 생성하고, 이들이 TEOS 내부의 수소(H)와 결합(H2O 생성)하여 TEOS를 분해함으로써 실리콘 산화막(SiO2)을 생성하게 되는데 이 때, N2O(N≡NO)의 NO 단일결합(결합에너지 = 200 kJ/mol)이 O2의 이중결합(O=O, 결합에너지 = 498 kJ/mol)에 비해 결합에너지가 작기 때문에 산소의 분해가 원활한 점에 기인한다.
그러나 상기 종래 기술과 같이 첨가가스로 N2O를 사용하는 경우 TEOS가 분해될 때 여기되는 탄소의 제거가 용이하지 않은 바, 탄소가 불순물로 작용하여 박막의 오염(carbon contamination)으로 인해 다공성 막질이 더욱 열화되어 높은 두께로 증착하는 경우 또는 후속 열공정을 진행하는 경우 높은 인장 스트레스에 의한 균열, 박리 등이 발생하고 있다.
따라서 본 발명에서는 공정가스로 전구체인 TEOS와 첨가가스인 O2를 혼합하여 사용하고, 플라즈마 방전의 안정성 향상을 위하여 상기 공정가스 이외에 헬륨(He) 및/또는 아르곤(Ar) 등의 캐리어가스를 공정가스에 비해 다량으로 공급하여 공정을 진행한다.
(S20 단계: 초고주파 전력 인가 및 플라즈마 생성 단계)
상술한 바와 같이 기판(W)의 반입과 공정가스의 주입이 완료되면, 플라즈마 방전을 위하여 상기 샤워헤드(3)에 상기 초고주파 전원(5)으로부터 전력을 인가하여, 상기 샤워헤드(3)와 상기 서셉터(4) 사이에 플라즈마를 발생시킨다.
이 때, 상기 샤워헤드(3)에 인가되는 초고주파 전력은 27.12 MHz ∼ 100 MHz 범위의 주파수를 사용하되, 27.12 MHz 보다 작은 경우 증착 속도가 저하되고, 주파수가 너무 높은 경우 증착 속도가 과도하게 증가하여 증착 균일도(uniformity)를 저하시킬 우려가 있으므로 적정한 주파수 범위의 선정이 중요하다.
또한, 본 실시예에 있어서 플라즈마 발생 시 공정 압력이 낮으면 증착 속도가 감소하고, 공정 압력이 높으면 플라즈마 방전이 어렵기 때문에 상기 반응기 내부의 공정 압력은 3 ∼ 6 Torr의 범위로 설정하는 것이 바람직하다.
또한, 종래 단일의 고주파(13.56 MHz)에 비해 상기 초고주파를 이용하는 경우 동일한 전력에서 더 높은 증착 속도를 달성할 수 있으므로 상대적으로 낮은 전력을 사용할 수 있음을 고려할 때, 상기 초고주파 전원(5)에서 인가되는 초고주파 전력은 500 ∼ 2000 Watts(와트) 범위인 것이 바람직하다.
한편, 플라즈마 발생 주파수와 박막의 스트레스와의 관계는 주파수 변화를 통해 플라즈마 쉬쓰(sheath) 전압 및 플라즈마 밀도를 조절할 수 있는 점과 관련된다.
즉, 전자와 이온의 속도 차이로 인해 상기 초고주파 전원(5)을 사용하면 플라즈마 내의 전자는 빠른 주파수 변화에 반응하여 입자간 충돌 없이도 운동량의 이전(collisionless heating)을 통해 에너지를 얻게 되므로 고에너지 전자 밀도가 증가하여 방전 효율을 높이고 결국 플라즈마 밀도를 증가시킬 수 있게 된다.
반대로, 이온은 속도가 느려 빠른 주파수에 반응할 수 없으므로 에너지를 얻지 못해 고에너지 이온의 밀도는 상대적으로 감소하게 된다.
따라서 고에너지 전자밀도 증가에 의한 플라즈마 밀도의 증가는 공정가스의 분해율을 상승시키고 증착 속도를 증가시켜 박막의 밀도를 감소시킴으로써 다공성 막질을 가진 박막 즉, 인장 스트레스를 가지는 박막을 형성할 수 있다.
이러한 현상은 플라즈마 발생 전원의 주파수가 증가함에 따라 강화될 수 있지만, 주파수의 증가는 장치의 운용상 문제를 유발할 수 있으므로 제어가 가능한 적절한 주파수의 선택이 중요하다.
반면, 저주파 전력을 인가하는 경우에는 전자보다 속도가 느린 이온이 낮은 주파수에 반응하므로 플라즈마 쉬쓰에서 이온의 가속을 제어할 수 있고, 저주파 전력이 증가함에 따라 기판(W)에 충돌하는 이온 에너지가 증가하게 되므로 고에너지 이온 충돌(ion bombardment) 효과에 의해 증착 속도가 감소하여 막질이 치밀해지고 밀도가 증가한다. 박막 밀도의 증가는 박막을 그 체적에 저항하여 확장시키게 되어 결국 압축 스트레스가 증가하게 된다.
또한, 단일의 고주파(13.56 MHz) 전원을 이용하여 실리콘 산화막을 증착하는 경우, 상기 초고주파 전원(5)에 비해 상대적으로 낮은 플라즈마 밀도로 인해 박막의 증착 속도가 낮아서 다공성의 막질을 형성하기 어렵기 때문에 인위적으로 인장 스트레스를 가지는 박막을 증착하기에는 문제가 있다.
또한, 증착 속도의 감소로 인해 3 ㎛ 이상의 두꺼운 막을 증착하는 경우 생산성이 감소하고, 반응가스의 파우더(powder) 형성 및 탄소 오염으로 인하여 막질의 균일성이 저하되는 문제가 발생할 뿐만 아니라 증착 시간의 증가로 반응기 내부 온도가 상승하기 때문에 저온 공정을 유지하기 위하여 공정을 중단하거나 기판의 냉각에 많은 시간을 소비해야 하는 문제점이 있었다.
그러나 본 발명에 따른 상기 초고주파 전원(5)을 이용하는 경우 증착 속도의 향상은 물론, 두꺼운 막의 증착을 위해 공정 시간이 길어지더라도 상기 서셉터(4)로 입사하는 이온의 에너지가 낮아서 상기 서셉터(4)의 온도 증가가 크지 않게 된다.
따라서 종래와 같이 적정 공정 온도 유지를 위하여 공정을 중단하거나 상기 서셉터(4)의 냉각에 시간을 소요할 필요가 없으므로 증착 공정시간을 현저히 줄일 수 있을 뿐만 아니라 정밀 저온 공정에 유리하며, 박막을 다공성 막질로 개량할 수 있으므로 박막의 스트레스를 인위적으로 인장 스트레스를 가지는 대역으로 이동시킬 수 있는 장점이 있다.
(S30 단계: 제1 산화막 증착 단계)
본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 후술할 도 2의 S30 내지 S50의 순서에 의한 복수의 다층막이 아닌 단일막의 증착에 의해서도 가능하다.
다만, 상기 단일막 증착 공정을 이용할 경우 다공성 막질의 열화가 문제될 소지가 있는 바, 본 실시예에서는 상기 S30 내지 S50 단계에 따라 각각 서로 다른 인장 스트레스를 가지는 복수의 다층막 구조를 형성함으로써 상기 다공성 막질의 열화 문제를 더욱 보완하는 경우를 일예로 설명한다.
도 3a와 도 3b는 본 발명의 일실시예에 따른 3D-NAND 메모리 소자의 단면 개략도와 높은 인장 스트레스를 가지는 실리콘 산화막의 증착 단면도이다.
상술한 바와 같이, 반도체 제조 공정에서 박막의 스트레스는 증착 두께가 두꺼워질수록 스트레스의 축적이 증가하므로 더욱 심각해지는데, 이하에서는 일예로서 도 3a에 도시한 3D-NAND 메모리 소자의 제조 공정을 통해 이러한 문제점을 상술한다.
상기 3D-NAND 메모리 소자의 제조 공정은 산화막(O; oxide)과 질화막(N; nitride)의 적층 절연막 구조(ON multiple stack, 10)를 통해 수직으로 콘트롤 게이트(control gate, 30)를 포함하는 셀(cell) 영역을 형성한 후, 주변 로직(peripheral logic) 영역과 콘트롤 게이트의 전기적 연결을 위해 상기 셀 영역의 가장자리에 상기 콘트롤 게이트(30)가 노출되도록 상기 ON 적층 절연막(10) 구조 및 상기 콘트롤 게이트(30) 말단부를 계단형(staircase) 패턴으로 단차를 형성한다.
이후, 수 ㎛ 두께의 실리콘 산화막을 증착하고 포토 공정 및 식각(etching) 공정을 진행하여 계단형 패턴 단차부에 노출된 상기 콘트롤 게이트(30) 상에 콘택 홀(contact hole, 40)을 형성하는 방식으로 진행된다.
이 때, 상기 ON 적층 절연막(10)의 층수가 지속적으로 증가(32층 → 48층 → 64층) 함에 따라 상기 계단형 패턴이 형성된 기판 상에 증착해야 하는 실리콘 산화막(20)의 적층 두께가 5 ㎛ 수준까지 증가하므로 기판 자체의 스트레스가 증가하게 된다.
특히, 증착 후 후속 열처리 공정이 진행되면 높은 압축 스트레스를 가지는 방향으로 변화되는 경향을 보이고 있는 바, 이와 같은 문제점을 해결하기 위하여 증착하는 실리콘 산화막의 스트레스를 열처리 이전에 일정 수준 이상의 높은 인장 스트레스 대역으로 이동시키는 경우 열처리 이후에 0(zero) 값에 가까운 낮은 스트레스를 가지도록 유지할 수 있다.
상술한 바와 같은 이유로, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은, 도 3b의 제1 실리콘 산화막(20a)의 증착에 있어서 상기 초고주파 전원(5)의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴으로써 다공성 막질을 구현하되, 상기 공정가스 중 TEOS의 분해율을 낮춤으로써 실리콘 산화막의 증착 기작을 실리콘-산소(Si-O) 결합 증착 분율 보다 반응성의 TEOS 분자 및/또는 라디칼의 증착 분율을 높게 하여 높은 인장 스트레스를 가지는 박막을 형성하는 것을 특징으로 한다.
이에 따라, 실리콘 기판(bare silicon) 상에 상기 제1 실리콘 산화막(20a)을 1 ㎛ 두께로 증착하는 조건을 기준으로 할 때 상기 제1 실리콘 산화막의 인장 스트레스 범위는 10 ∼ 200 MPa 수준으로 높게 조절할 수 있다.
이 때, 상기 제1 실리콘 산화막(20a)의 두께는 증착하고자 하는 전체 다층막 두께의 10 ∼ 30 % 수준으로 증착하고, 공정 조건으로 상기 초고주파 전력은 700 ∼ 1500 Watts 수준으로 유지하고, 공정 압력은 3 ∼ 6 Torr 범위로 유지하며, 상기 공정가스 중 전구체와 첨가가스의 비율(TEOS/O2)을 40 ∼ 60% 수준으로 유지하는 것이 바람직하다.
특히, 상기 공정가스 중 전구체와 첨가가스의 비율을 40 ∼ 60 % 수준으로 유지하는 경우, TEOS에서 분해되는 탄소 성분의 상기 제1 실리콘 산화막 내 함유량을 조절할 수 있으므로 상기 초고주파 전원(5)의 사용에 의해 다공성 막질이 형성됨에도 불구하고 박막의 균열이나 박리가 없는 우수한 막질의 높은 인장 스트레스를 가지는 실리콘 산화막을 증착할 수 있다.
(S40 단계: 제2 산화막 증착 단계)
상술한 바와 같이, 상기 제1 실리콘 산화막(20a)을 증착한 이후 연속적으로 공정 조건의 변화를 통해 제2 실리콘 산화막(20b)을 증착한다.
상기 제2 실리콘 산화막의 증착은 상기 초고주파 전원(5)의 사용으로 플라즈마 밀도를 증가시켜 증착 속도를 향상시킴으로써 다공성 막질을 구현하되, 상기 공정가스 중 TEOS의 분해율을 낮춤으로써 실리콘 산화막의 증착 기작을 실리콘-산소(Si-O) 결합 증착 분율 보다 반응성의 TEOS 분자 및/또는 라디칼의 증착 분율을 높게 하여 높은 인장 스트레스를 가지는 박막을 형성하는 것을 특징으로 한다.
이에 따라, 실리콘 기판(bare silicon) 상에 상기 제2 실리콘 산화막(20b)을 1 ㎛ 두께로 증착하는 조건을 기준으로 할 때 상기 제2 실리콘 산화막의 인장 스트레스 범위는 -50 ∼ 100 MPa 수준으로 조절할 수 있다.
더불어, 공정 조건의 변화를 통해 상기 제2 실리콘 산화막(20b)의 인장 스트레스 범위를 상기 제1 산화막(20a)의 20 ∼ 60 % 수준으로 낮추어 증착함으로써 상기 제1 실리콘 산화막(20a)과 상기 제2 실리콘 산화막(20b) 간의 스트레스 완충 작용에 의해 실리콘 산화막의 균열, 박리 등의 다공성 막질에 의한 문제점을 해소할 수 있다.
이 때, 상기 제2 실리콘 산화막(20b)의 두께는 증착하고자 하는 전체 다층막 두께의 20 ∼ 30 % 수준으로 증착하고, 공정 조건으로 상기 초고주파 전력은 1000 ∼ 1600 Watts 수준으로 유지하고, 공정 압력은 3 ∼ 6 Torr 범위로 유지하며, 상기 공정가스 중 전구체와 첨가가스의 비율(TEOS/O2)을 20 ∼ 50 % 수준으로 유지하는 것이 바람직하다.
특히, 상기 공정가스 중 전구체와 첨가가스의 비율(TEOS/O2)을 20 ∼ 50 % 수준으로 유지하는 경우, TEOS에서 분해되는 탄소 성분의 제1 실리콘 산화막 내 함유량을 조절할 수 있으므로 상기 초고주파 전원(5) 사용에 의해 다공성 막질이 형성됨에도 불구하고 박막의 균열이나 박리가 없는 우수한 막질의 높은 인장 스트레스를 가지는 실리콘 산화막을 증착할 수 있다.
(S50 단계: 다층막 증착 완료 단계)
상기 S30 및 S40의 순서에 따라, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 도 3b의 제1 실리콘 산화막(20a) 및 제2 실리콘 산화막(20b)을 연속적으로 증착하여 다층막(20)을 형성할 수 있다.
이에 따라, 상기 제2 실리콘 산화막(20a)의 인장 스트레스 범위를 상기 제1 산화막(20a)의 20 ∼ 60 % 수준으로 낮추어 증착함으로써 상기 제1 및 제2 실리콘 산화막 간의 스트레스 완충 작용에 의해 상기 다층막(20)의 균열, 박리 등의 다공성 막질에 의한 문제점을 해소할 수 있다.
또한, 본 발명에 의한 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 도면에 도시하지는 않았으나, 상기와 같이 제1 실리콘 산화막(20a) 및 제2 실리콘 산화막(20b)을 1회 교번 증착한 이후 연속하여 1회 추가 증착(예를 들어, 도3b에서 20a-20b-20a-20b 구조) 또는 복수 회 반복 증착함으로써 다층막 구조를 형성할 수도 있다.
또한, 상기 교번 증착을 통해 증착하는 제1, 제2 산화막 각각의 두께는 교번 증착의 반복 횟수에 따라 적정하게 결정될 수 있으며, 상기 제1, 제2 산화막 두께의 비율도 원하는 인장 스트레스의 목표 값에 따라 상술한 실시예와 다르게 결정될 수도 있다.
결국, 상기와 같은 교번 증착을 통해 형성된 최종 다층막 구조의 실리콘 산화막의 인장 스트레스 범위는 50 ∼ 200 MPa 수준으로 높게 조절할 수 있는 바, 상기와 같이 높은 인장 스트레스를 가지는 실리콘 산화막을 증착함에도 불구하고 스트레스 완충 작용에 의해 실리콘 산화막의 균열, 박리 등의 다공성 막질에 의한 문제점을 해소할 수 있다.
따라서 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 따르면, 초고주파를 이용하여 플라즈마 밀도 증가에 따라 증착 속도를 증가시켜 다공성 막질의 실리콘 산화막을 증착하되, TEOS의 분해율을 낮추고 박막 내 탄소 성분 함량을 조절함으로써 상기 다공성 막질에 의한 박막의 불량이 해소된 높은 인장 스트레스를 가지는 두꺼운 실리콘 산화막을 증착할 수 있다.
또한, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 따르면, 일정한 대역의 인장 스트레스를 가지는 실리콘 산화막을 다층막 구조로 형성하여 각 층간 스트레스 완충 효과를 이용함으로써 상기 다공성 막질에 의한 불량이 최소화되는 높은 인장 스트레스를 가지는 두꺼운 실리콘 산화막을 증착할 수 있다.
결국, 본 발명에 따른 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 따르면, 실리콘 산화막 증착 후 후속 열처리 공정에 의해 높은 압축 스트레스 방향으로 변화되는 경향을 상쇄할 수 있고, 이전 공정에서 기판에 높은 압축 스트레스가 누적된 경우 이를 상쇄할 수도 있으므로 박막의 불량 및 후속 공정의 불량을 최소화하여 수율의 감소를 방지할 수 있는 효과가 있다.
본 발명이 제공하는 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법은 상기 3D-NAND 메모리 제조 공정에 한정되지 않고 반도체 공정의 다양한 분야에서 응용될 수 있으며, 특히 박막의 스트레스와 관련된 증착 공정 및 다층막의 구성이 필요한 반도체 전공정의 성막 공정에서 사용될 수 있다.
또한, 본 실시예에서는 PECVD를 이용하여 실리콘 산화막을 증착하는 경우를 일예로서 설명하였으나 이에 한정되지 아니하며, 본 발명에 따른 실리콘 산화막 증착 방법은 플라즈마를 이용하는 다른 박막 증착 방법에도 적용될 수 있다.
또한, 이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 아래 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용하여 통상의 기술자에 의한 다양한 변형 및 개량도 본 발명의 권리범위에 속하는 것이다.
1: 플라즈마 발생 장치 2: 반응기
3: 샤워헤드 4: 서셉터
5: 초고주파 전원 6: 제1 전극
7: 초고주파 필터부 8: 추가접지전극
9: 서셉터 구동부 10: ON 적층 절연막
20: 다층막 20a: 제1 실리콘 산화막
20b: 제2 실리콘 산화막
30: 콘트롤 게이트 40: 콘택홀

Claims (3)

  1. 초고주파 전원과 전기적으로 연결되어 반응기 내부로 초고주파 전력을 인가하는 샤워헤드와, 기판이 수용되며 접지전극으로 기능하는 서셉터를 구비한 플라즈마 발생장치를 이용한 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법에 있어서,
    상기 샤워헤드를 통해 실리콘 함유 전구체, 첨가가스 및 캐리어가스를 포함하는 공정가스를 공급하는 제1 단계;
    상기 샤워헤드에 상기 초고주파 전원으로부터 초고주파(VHF) 전원을 인가하여 상기 샤워헤드와 서셉터 사이에 플라즈마를 형성시키는 제2 단계;
    상기 플라즈마를 이용하여 인장 스트레스를 가지는 실리콘 산화막을 증착하는 제3 단계를 포함하는 것을 특징으로 하는 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법.
  2. 제1항에 있어서,
    상기 제2 단계의 초고주파는 27.12 MHz 이상 100 MHz 이하인 것으로 구성하되,
    상기 초고주파(VHF) 전원을 사용하여 증착 속도 증가에 따라 다공성 막질을 구현함으로써 인장 스트레스를 가지는 상기 실리콘 산화막을 형성하는 것을 특징으로 하는 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 단계의 실리콘 함유 전구체는 액상의 TEOS이고, 상기 첨가가스는 산소(O2)이며, 상기 캐리어가스는 헬륨(He) 및/또는 아르곤(Ar) 가스로 구성하되,
    상기 초고주파(VHF) 전원을 사용하고 상기 공정가스의 비율을 조절하여, 반응성 TEOS 분자 및/또는 라디칼의 증착 분율을 상대적으로 증가시킴으로써 인장 스트레스를 가지는 상기 실리콘 산화막을 형성하는 것을 특징으로 하는 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102651508B1 (ko) * 2019-12-02 2024-03-28 주식회사 원익아이피에스 박막 증착 방법
KR102651509B1 (ko) * 2019-12-10 2024-03-28 주식회사 원익아이피에스 갭필 절연막을 포함하는 반도체 소자의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249128A1 (en) 2006-04-19 2007-10-25 Junjung Kim Ultraviolet (UV) Radiation Treatment Methods for Subatmospheric Chemical Vapor Deposition (SACVD) of Ozone-Tetraethoxysilane (O3-TEOS)
JP2007311565A (ja) 2006-05-18 2007-11-29 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2009111371A (ja) 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335511B (en) * 1996-08-02 1998-07-01 Applied Materials Inc Stress control by fluorination of silica film
KR100557581B1 (ko) * 2003-11-28 2006-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
US7781351B1 (en) 2004-04-07 2010-08-24 Novellus Systems, Inc. Methods for producing low-k carbon doped oxide films with low residual stress
US8129290B2 (en) * 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US8524612B2 (en) * 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249128A1 (en) 2006-04-19 2007-10-25 Junjung Kim Ultraviolet (UV) Radiation Treatment Methods for Subatmospheric Chemical Vapor Deposition (SACVD) of Ozone-Tetraethoxysilane (O3-TEOS)
JP2007311565A (ja) 2006-05-18 2007-11-29 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2009111371A (ja) 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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