JP6047580B2 - 薄膜の製造方法 - Google Patents

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Description

本発明は、複合膜をなす薄膜を製造する方法に係り、薄膜を積層していくときに表面状態を改善する薄膜の製造方法に関する。
最近の半導体素子の線幅の微細化（１００ｎｍ以下）には目を見張るものがあり、半導体基板の大型化、薄膜積層の微細化及び多層化が進むに伴い、均一な複合膜の塗布と高いステップカバレージ（step coverage）特性が求められている。特に、半導体装置の集積度が増大してパターンのデザインルールが減るに伴い、素子の微細パターン間の電気的絶縁のための複合膜蒸着技術が重要視されている。
例えば、ナノスケールのＭＯＳＦＥＴを製作するために非常に細い線幅を有するラインパターンなどを有する必要があるが、これらのラインパターンを実現するために、ハードマスクなどを用いてラインパターンをエッチングする。ところが、上記のハードマスクとしては、基板の上に窒化膜、テトラエトキシシラン（ＴＥＯＳ：TetraEthOxySilane）酸化膜が繰り返し積層された複合膜が挙げられる。
図１は、基板の上に窒化膜、酸化膜が繰り返し積層された複合膜を製作する過程を示すフローチャートである。
基板処理装置の内部の蒸着位置に基板が移動されて載置されれば（Ｓ１０１）、ガスの注入に伴う基板温度の低下を補償するための工程温度が安定化される時間を有する（Ｓ１０２）。プラズマ化学気相蒸着（ＰＥＣＶＤ）のための工程温度が安定化されれば、窒化膜を蒸着するための工程ガスが注入され、圧力安定化時間を有した後、高周波数、低周波数又は二重混合周波数の電力方式を用いたプラズマ化学気相蒸着（ＰＥＣＶＤ）により窒化膜が蒸着される（Ｓ１０３ａ）。次いで、蒸着された窒化膜表面の不純物を除去するために高周波数電力の印加を用いた薄膜表面処理過程（Ｓ１０４）が行われた後、反応チャンバの内部の未反応ガスを排気ポンプにより除去し、酸化膜の蒸着（Ｓ１０３ｂ）のために上記の過程が繰り返し行われる（Ｓ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４）。上記の過程が繰り返し行われて所望の層数の複合膜が形成されたか否かを判断して（Ｓ１０５）、所望の層数の複合膜が積層された場合に基板処理装置の外部に基板を搬出する（Ｓ１０６）。
ところが、既存の複合膜蒸着工程の表面処理技術において、高周波数電力を用いて蒸着工程前に界面を処理したり、蒸着工程を行った後に薄膜の界面を処理したりする技術が半導体工程に際して種々に用いられており、窒化膜又は酸化膜などの薄膜の種類に応じて表面処理に用いられるガスの種類及び濃度への取り組みも種々に行われている。しかしながら、このような薄膜表面処理技術は、高周波数電力の強度が高い状態で行われるため、薄膜と薄膜との間、又は薄膜と平行な電極との間の表面エネルギー及び電荷が増加して、連続工程（In-Situ Process）により複合膜を蒸着するときに薄膜の表面にナノパーチクルを生じさせて薄膜表面の状態を悪化させる虞があるという問題点がある。
大韓民国登録特許第１０−０１６８１９７号公報
本発明の技術的課題は、高周波数電力の印加による薄膜の表面状態を改善することのできる薄膜の製造方法を提供することである。また、本発明の他の技術的課題は、表面処理によるナノパーチクルの発生を極力抑えることのできる薄膜の製造方法を提供することである。さらに、本発明のさらに他の技術的課題は、薄膜表面処理の効率性を向上させて優れた複合膜を製造することのできる薄膜の製造方法を提供することである。
本発明の実施形態は、基板の上に異なる薄膜を製造する方法において、第１薄膜を蒸着するステップと、第２薄膜を蒸着するステップと、前記第１薄膜と第２薄膜を蒸着した後に、前記薄膜の表面に高周波数電力を印加して薄膜表面の不純物を除去するステップと、を含み、前記第１薄膜の表面に第２薄膜を蒸着する前に、熱化学気相蒸着（Thermal−ＣＶＤ）により第１薄膜の表面にバッファ膜を形成して表面状態を改善する。
また、本発明の他の実施形態は、基板の上に異なる薄膜を製造する方法において、第１薄膜を蒸着するステップと、第２薄膜を蒸着するステップと、前記第１薄膜と第２薄膜を蒸着した後に、前記薄膜の表面に高周波数電力を印加して薄膜表面の不純物を除去するステップと、を含み、前記第１薄膜の表面に第２薄膜を蒸着する前に、第１薄膜の表面に放電処理を施して表面状態を改善する。
さらに、本発明のさらに他の実施形態は、基板の上に異なる薄膜を製造する方法において、第１薄膜を蒸着するステップと、第２薄膜を蒸着するステップと、前記第１薄膜と第２薄膜を蒸着した後に、前記薄膜の表面に高周波数電力を印加して薄膜表面の不純物を除去するステップと、を含み、前記第１薄膜の表面に第２薄膜を蒸着する前に、第１薄膜の表面に放電処理を施して残留電荷を除去した後、熱化学気相蒸着（Thermal−ＣＶＤ）により第１薄膜の表面にバッファ膜を形成して表面状態を改善する。
好ましくは、前記第１薄膜及び第２薄膜は、プラズマ化学気相蒸着（ＰＥＣＶＤ）により交互に積層され、前記熱化学気相蒸着は、前記プラズマ化学気相蒸着よりも高い温度条件下で薄膜を蒸着する。
また、好ましくは、前記熱化学気相蒸着は、５００℃〜６００℃の温度条件下で薄膜を蒸着する。
さらに、好ましくは、前記第１薄膜は窒化膜であり、１．５〜３．５［Ｔｏｒｒ］の圧力条件下で、Ｎ２の流量を３、０００〜１５、０００［ｓｃｃｍ］とし、ＳｉＨ４の流量を５０〜３５０［ｓｃｃｍ］とし、ＮＨ３の流量を２００〜１、０００［ｓｃｃｍ］とし、Ｈｅの流量を２、０００〜５、０００［ｓｃｃｍ］として蒸着する。
さらに、好ましくは、前記第１薄膜の表面に蒸着されるバッファ膜は、前記第１薄膜工程条件と同じ工程条件下で、３秒〜５秒の時間条件下及び５００〜６００℃の温度条件下で薄膜を蒸着する熱化学気相蒸着により形成される。
さらに、好ましくは、前記第２薄膜は酸化膜であり、１．５〜３．５［Ｔｏｒｒ］の圧力条件下で、ＴＥＯＳの流量を１５０〜３５０［ｓｃｃｍ］とし、Ｏ２の流量を３、０００〜２０、０００［ｓｃｃｍ］とし、Ｈｅの流量を２、０００〜５、０００［ｓｃｃｍ］として蒸着する。
さらに、好ましくは、前記バッファ膜は、５Å〜３０Åの厚さのバッファ膜から形成する。
本発明の実施形態によれば、薄膜の表面エネルギーを低減したり、薄膜表面の電荷を除去したりして高周波数電力が印加された薄膜の表面状態を改善することができる。したがって、薄膜の表面状態の改善により反応チャンバ内部の未反応ガスが薄膜に吸着されることを効率よく低減することができる。また、本発明の実施形態によれば、薄膜表面のナノパーチクルの発生を極力抑えることができる。さらに、本発明の実施形態によれば、薄膜表面処理の効率性を向上させて優れた品質の複合膜を製造することができる。
基板の上に窒化膜、酸化膜が繰り返し積層された複合膜を製作する過程を示すフローチャートである。 本発明による半導体素子の製造方法に用いられる基板処理装置の概略断面図であり、化学気相蒸着（Chemical Vaper Deposition；ＣＶＤ）装置、例えば、プラズマ化学気相蒸着（Plasma Enhanced ＣＶＤ；ＰＥＣＶＤ）の概略断面図である。 本発明の実施形態による複合膜製作工程を示す図である 本発明の実施形態による複合膜が蒸着されることを順次に示す工程断面図である。 窒化膜平均基板粗さ（ＳｉＮ３ average surface roughness）に対するＴＦＴの移動度を示す図である。 本発明の実施形態による複合膜蒸着における経時的なガスの流れ量を示す図である。 本発明の実施形態による薄膜形成工程時間による薄膜形成厚さを示す図である。 本発明の実施形態による初期の薄膜形成厚さによる酸化膜の均一度を示す図である。 本発明の実施形態による初期の薄膜形成厚さによる複合膜の粗さを示す図である。 本発明の実施形態による複合膜蒸着におけるプラズマ周波数電力の経時的な大きさを示す図である。 本発明の実施形態による様々な積層例の複合膜を示す図である。 本発明の実施形態による様々な積層例の複合膜を示す図である。 本発明の実施形態による様々な積層例の複合膜を示す図である
以下、添付図面に基づき、本発明の実施形態を詳述する。しかしながら、本発明は後述する実施形態に限定されるものではなく、互いに異なる態様で実現され、単にこれらの実施形態は本発明の開示を完全たるものにし、且つ、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図中、各種の層及び各領域を明確に表現するために厚さを拡大して表現し、同じ参照符号は同じ構成要素を示す。
図２は、本発明による半導体素子の製造方法に用いられる基板処理装置の概略断面図であり、化学気相蒸着（Chemical Vaper Deposition；ＣＶＤ）装置、例えば、プラズマ化学気相蒸着（Plasma Enhanced ＣＶＤ；ＰＥＣＶＤ）の概略断面図である。
図２を参照すると、本発明において用いられるＰＥＣＶＤ装置は、内部に反応空間が設けられた反応チャンバ１００と、反応チャンバ１００の内部の下側に設けられて基板１０を支持する基板支持台１１０と、基板支持台１１０と向かい合う反応チャンバ１００の内部の上側に設けられて供給ガスを噴射するシャワーヘッドなどのガス噴射手段１２０と、ガス噴射手段１２０に第１蒸着源を供給する第１蒸着源供給部１３０と、ガス噴射手段１２０に第２蒸着源を気化させて供給する第２蒸着源供給部１４０と、蒸着源を励起させるためのプラズマ発生部１５０と、を備える。
反応チャンバ１００には所定の反応領域を設けてこれを気密に維持する。反応チャンバ１００は、略円形状の平面部及び平面部から上向きに延びたサイドウォール部を備えて所定の空間を有する反応部と、略円形状に反応部の上に配設されて反応チャンバ１００を気密に維持する蓋体と、を備えていてもよい。もちろん、反応部及び蓋体は、円形状に加えて、様々な形状に製作可能であるが、例えば、基板１０の形状に対応する形状に製作可能である。
基板支持台１１０は反応チャンバ１００の下部におけるシャワーヘッド１２０と向かい合う個所に配設される。基板支持台１１０には、反応チャンバ１００内に搬入された基板１０が載置されるように、例えば、静電チャックなどが設けられてもよい。また、基板支持台１１０は略円形状に設けられてもよいが、基板１０の形状と対応する形状に設けられてもよく、基板１０よりも大きく製作されてもよい。基板支持台１１０の下部には、基板支持台１１０を昇降させる基板昇降器１１１が設けられる。基板昇降器１１１は、基板支持台１１０の上に基板１０が載置されれば、基板支持台１１０をガス噴射手段１２０の近くに移動させる。また、基板支持台１１０の内部にはヒータ（図示せず）が取り付けられる。ヒータは所定の温度で発熱して基板１０を加熱することにより、気相の蒸着源による所定の膜、例えば、エッチング停止膜及び層間絶縁膜が基板１０の上に蒸着され易くなる。一方、基板支持台１１０の内部にはヒータに加えて冷却管（図示せず）がさらに設けられてもよい。冷却管は、基板支持台１１０の内部に冷媒を循環させることにより、冷媒が基板支持台１１０を介して基板１０に伝わって基板１０の温度が所望の温度に制御される。
ガス噴射手段１２０は、反応チャンバ１００内の上部における基板支持台１１０と向かい合う個所に設けられ、第１蒸着源及び第２蒸着源を反応チャンバ１００の下側に噴射する。ガス噴射手段１２０は、上部が第１蒸着源供給部１３０、第２蒸着源供給部１４０と接続され、下部には基板１０に蒸着源を噴射するための複数の噴射孔１２２が形成される。ガス噴射手段１２０は略円形状に製作されるが、基板１０の形状と対応する形状に製作されてもよい。なお、ガス噴射手段１２０は基板支持台１１０と同じサイズに製作されてもよい。
第１蒸着源供給部１３０は、基板の上に第１薄膜としての窒化膜を蒸着するためのソースを貯溜している。このために、第１蒸着源供給部１３０は、ガス噴射手段１２０の上部と接続されて第１蒸着源をガス噴射手段１２０に供給するチャンバ供給管としての第１蒸着源供給管１３１と、第１蒸着源を貯溜する第１−１ソース源１３２と、第１−２ソース源１３４と、を備える。
第１−１ソース源１３２と第１−２ソース源１３４は、ＰＥＣＶＤ方式により基板の上に第１薄膜としての窒化膜（ＳｉＮ３又はＳｉ３Ｎ４又はＳｉＮ：Ｈ）を蒸着するのに用いられるシリコン含有ソース及び窒素含有ソース（例えば、ＳｉＨ４及びＮＨ３）を貯溜する。このため、シリコン含有ソース（例えば、ＳｉＨ４）を貯溜している第１−１ソース源１３２と、窒素含有ソース（例えば、ＮＨ３）を貯溜している第１−２ソース源１３４と、を備える。なお、窒化膜を蒸着するに際して、ヘリウム（Ｈｅ）、Ｎ２などのその他のソースをさらに添加してもよいが、このために、その他の工程ソース貯溜部１３６を別設してもよい。
また、第１蒸着源供給部１３０は、シリコン含有ソース（第１−１ソース）を反応チャンバ１００に供給することなく、排気ポンプ１６０に直接的にシリコン含有ソースを排出してもよい。このために、第１蒸着源弁１３７の操作により排気ポンプにシリコン含有ソースを排気ポンプ１６０に直接的に排出する排気供給管としての第１蒸着源ポンプ管１３５をそれぞれ備える。窒化膜の蒸着に際して窒化膜の安定化を図るためのパージポンピングを行うために、所定時間中にシリコン含有ソース又は／及び窒素含有ソースを反応チャンバ１００に提供することなく排気ポンプ１６０に排出する。
第２蒸着源供給部１４０は、基板の上に第２薄膜としての酸化膜を蒸着するためのソースを貯溜している。このために、第２蒸着源供給部１４０は、ガス噴射手段１２０の上部と接続されて第２蒸着源を気化させてガス噴射手段１２０に供給する。第２蒸着源供給部１４０は、チャンバ供給管としての第１蒸着源供給管１３１と分離されて気化された第２蒸着源をガス噴射手段１２０に供給するチャンバ供給管としての第２蒸着源供給管１４１と、液状ソースを気化させる気化器１４８と、液状ソースを貯溜する第２蒸着源貯溜部としての第２−１ソース源１４２と、気化ソースとしてのＯ２が貯溜される第２−２ソース源１４４と、気化ソースを貯溜する気化ソース貯溜部１４６と、を備えていてもよい。このため、第２−１ソース源１４２に貯溜された液状ソースは気化器１４８において気化されてチャンバ供給管としての第２蒸着源供給管１４１を介してガス噴射手段１２０に供給されて噴射される。このとき、気化ソース貯溜部１４６に貯溜されたＨｅガスもまた気化器１４８に伝わる。もちろん、気化器１４８は、気相の気化ガス（Ｈｅ）を用いれば、第２蒸着源貯溜部側にのみ設けられて液状ソースのみを気化させてもよい。一方、第２蒸着源貯溜部は、第２薄膜、例えば、シリコン酸化膜（ＳｉＯ２）を形成するための主ソースとしてのＴＥＯＳ及びＯ２を貯溜する。このような第２蒸着源貯溜部は、第２−１ソース源（ＴＥＯＳ貯溜部）及び第２−２ソース源（Ｏ２貯溜部）に仕切られてもよい。
また、第２蒸着源供給部１４０は、ＴＥＯＳソース（第２−１ソース）とＯ２ソース（第２−２ソース）を反応チャンバに供給することなく、排気ポンプ１６０に直接的にＴＥＯＳソース（第２−１ソース）とＯ２ソース（第２−２ソース）を排出してもよい。このために、第２蒸着源弁１４５の操作により排気ポンプ１６０にＴＥＯＳソース（第２−１ソース）とＯ２ソース（第２−２ソース）を排気ポンプに直接的に排出する排気供給管としての第２蒸着源ポンプ管１４３を備える。酸化膜の蒸着に際して、酸化膜の安定化を図るために、蒸着初期に所定時間中に気化された第２蒸着源を反応チャンバに提供することなく排気ポンプに排出するのである。
プラズマ発生部１５０は、プラズマを用いて第１蒸着源及び第２蒸着源をプラズマ状態に励起させるために設けられる。プラズマ発生部１５０は、反応チャンバ１００の基板上部のシャワーヘッドに電力を印加し且つ基板支持台に接地させて、基板の蒸着空間としての反応空間に高周波を用いてプラズマを励起させる容量結合プラズマ（ＣＣＰ：Capacitively Coupled Plasma）方式により駆動可能である。本発明の実施形態説明では、容量結合プラズマ（ＣＣＰ）方式を例示しているが、これに限定されるものではなく、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）方式によっても駆動可能である。
図３は、本発明の実施形態による複合膜製作工程を示す図であり、図４は、本発明の実施形態による複合膜が蒸着されることを順次に示す工程断面図である。
以下、複合膜の製作工程を説明するに当たって、第１薄膜及び第２薄膜の順次積層が繰り返し行われて複合膜が製作される工程例について説明する。このとき、窒化膜として第１薄膜を挙げ、酸化膜として第２薄膜を挙げて説明するが、これに限定されるものではなく、他の成分の薄膜が第１薄膜及び第２薄膜として用いられてもよいことはいうまでもない。
図２に示す基板処理装置を参照して説明すれば、先ず、蒸着工程を行うために、基板載置手段を用いて、所定の構造が形成された基板１０を反応チャンバ内部の蒸着工程上に必要な個所に移動させて基板を載置する（Ｓ３０１）。すなわち、基板を反応チャンバ内に搬入すれば、基板が基板支持台１１０の上に載置され、基板昇降器が上昇して基板支持台１１０とガス噴射手段１２０との間の間隔を所定の間隔に維持する。
基板処理装置の蒸着位置に基板が載置されれば（Ｓ３０１）、ガス注入による基板温度の低下を補償するための工程温度が安定化される温度安定化時間を有する（Ｓ３０２）。基板支持台内のヒータを用いて基板１０が所定の温度、例えば、３００℃〜４００℃のプラズマ化学気相蒸着（ＰＥＣＶＤ）工程温度に保たれ、反応チャンバ内の圧力が、例えば、真空状態に保たれる。
プラズマ化学気相蒸着（ＰＥＣＶＤ）工程温度が安定化されれば、窒化膜を蒸着するための工程ガスが注入される窒化膜蒸着過程が行われる（Ｓ３０３ａ）。前記窒化膜蒸着過程は、第１蒸着源貯溜部に貯溜された第１蒸着源、例えば、第１−１ソース源１３２としてのシリコン含有ソース（ＳｉＨ４）及び第１−２ソース源１３４としての窒素含有ソース（ＮＨ３）をチャンバ供給管としての第１蒸着源供給管１３１を介してガス噴射手段１２０に供給し、ガス噴射手段を介して基板１０の上に噴射する。このとき、前記第１蒸着源を反応チャンバに供給するために、第１蒸着源弁１３７はチャンバ供給管としての第１蒸着源供給管１３１に供給されるように開放し、排気ポンプ１６０に向かう排気供給管としての第１蒸着源ポンプ管１３５を閉止する。
また、第１蒸着源による第１薄膜としての窒化膜が蒸着されるとき、プラズマ発生部１５０を用いてプラズマを発生する。プラズマをエネルギー源として、図４（ａ）に示すように、基板１０の上にはシリコン第１薄膜としての窒化膜１１が形成される。高周波数、低周波数又は二重混合周波数の電力方式を用いたプラズマ化学気相蒸着（ＰＥＣＶＤ）により窒化膜が蒸着されるのである。このようにして窒化膜を蒸着した後には、表面を平坦化させるために、高周波数電力のプラズマを用いて５００〜７５０［Ｗ］の高周波数電力を印加する（Ｓ３０４）。
前記表面処理過程を行う理由は、下記の通りである。窒化膜は、一般に、ＳｉＨ４、ＮＨ３、Ｎ２、Ｈｅなどを用いて３００〜４００℃のプラズマ化学気相蒸着（ＰＥＣＶＤ）により蒸着するが、プラズマ励起のための高周波数電力（ＲＦ power）は非晶質シリコンの蒸着に比べて高い。このような条件下で蒸着された窒化膜は、多量の窒素を含んでいるが、これは、製品の品質低下につながる。
例えば、高解像度の薄膜を製作するためには、スイッチング素子として用いられるａ−Ｓｉ：Ｈの移動度が重要である。ａ−Ｓｉ：Ｈと窒化膜（ＳｉＮ３）との間の界面の密度は移動度と密接な関係がある。窒化膜（ＳｉＮ３）表面の粗さは初期に成長するａ−Ｓｉ：Ｈ層の特性に影響を及ぼし、これは、移動度に直接的に影響を及ぼす。図５は、窒化膜平均基板粗さ（ＳｉＮ３ average surface roughness）に対する移動度を示。図中、窒化膜の表面粗さが減るにつれて、移動度が増加する。このため、窒化膜の蒸着後には、表面粗さを平坦化させる表面処理過程を行う。前記表面処理過程は、高周波数電力を用いて蒸着工程前に表面を処理する。表面処理後には、反応チャンバ内部の未反応ガスを排気ポンプを用いて除去する。
ところが、前記高周波数電力の印加（Ｓ３０４）は高周波数電力の強度が高い状態で行われるため、薄膜と薄膜との間、又は薄膜と平行な電極との間の電荷共振及び表面エネルギーが増加されて連続工程により複合膜を蒸着するときに薄膜の表面にナノパーチクルを発生させて薄膜表面の状態を悪化させる虞がある。
本発明の実施形態は、このような高周波数電力の印加による表面処理過程を経た後に薄膜の表面にナノパーチクルが付着して薄膜の表面状態が悪化することを改善するために、第２薄膜としての酸化膜蒸着を行う前に、第１薄膜としての窒化膜の表面状態を改善する表面状態改善過程を有する（Ｓ３０５）。すなわち、図４（ｂ）に示すように、窒化膜の表面の状態を改善するような構造１２ａを有する。このため、複合膜の各層の表面状態を改善することにより、膜の平坦化が図られてパーチクルが低減される。本発明の実施形態は、前記表面状態を改善するための下記の３種類の方法を提案する。
先ず、第一の方法は、窒化膜の形成後に且つ酸化膜の形成前に初期の酸化膜としてのバッファ膜を窒化膜の上に形成して表面エネルギーを低減して表面状態を改善するバッファ膜の形成方式であり、第二の方法は、窒化膜の形成後に窒化膜の表面を放電して残留電荷を除去して表面状態を改善する表面放電方式であり、さらに、第三の方法は、前記バッファ膜の形成方式と表面放電方式を組み合わせた方法である。上記の表面状態の改善方法についての詳細については後述する。
一方、本発明の実施形態により表面状態の改善過程が行われた後には、第２薄膜としての酸化膜の蒸着のために前記過程（Ｓ３０２、Ｓ３０３、Ｓ３０４、Ｓ３０５）が繰り返し行われる。すなわち、第１薄膜としての窒化膜が蒸着（Ｓ３０３ａ）された後に、高周波数電力の印加（Ｓ３０４）及び表面状態の改善過程（Ｓ３０５）が行われ、次いで、さらに第２薄膜としての酸化膜蒸着ガスの注入によるＰＥＣＶＤ工程温度安定化時間を有し（Ｓ３０２）た後、第２薄膜としての酸化膜が蒸着（Ｓ３０３ｂ）される過程が行われて、図４（ｃ）に示すように、酸化膜１２が蒸着される。酸化膜の蒸着のために、第２蒸着源供給部１４０から第２蒸着源をガス噴射手段１２０を介して反応チャンバ１００の内部に供給するが、すなわち、気化ソースとしてのＯ２をガス噴射手段１２０に供給し、液状ソースとしてのＴＥＯＳを気化器１４８を用いて気化させてチャンバ供給管としての第２蒸着源供給管１４１を介してガス噴射手段１２０に供給する。このとき、第２蒸着源は異なる供給経路を経て供給されるが、先ず、安定化のために最初に供給される第２蒸着源が排気供給管としての第２蒸着源ポンプ管１４３に供給されるように第２蒸着源弁１４５を制御して排気ポンプを介して排出する。所定の時間が経過して安定化が行われた状態で第２蒸着源弁１４５を制御して、第２蒸着源が第２蒸着源供給管１４１に供給されるようにして反応チャンバの内部に導く。
さらに、第２蒸着源による第２薄膜としての酸化膜の蒸着が行われるとき、プラズマ発生部１５０を用いてプラズマを発生して、基板１０の上には第２薄膜としての酸化膜が蒸着される。高周波数、低周波数又は二重混合周波数の電力方式を用いたプラズマ化学気相蒸着（ＰＥＣＶＤ）により酸化膜が蒸着されるのである。
前記酸化膜の蒸着が終わると、窒化膜の蒸着後と同様に、高周波数電力の印加（Ｓ３０４）及び表面エネルギーの低減（Ｓ３０５）過程が行われる。このとき、表面エネルギー低減過程は、上述したように、大きく、バッファ膜の形成方式と表面放電方式の２種類の方式により行われる。上記の過程が繰り返し行われて、図４（ｄ）に示すように、所望の層数の複合膜を形成した後には、反応チャンバの外部に基板を搬出する。
以下、本発明の実施形態による薄膜の表面状態を改善する過程について説明する。
薄膜の表面状態を改善する方式としては、上述したように、バッファ膜の形成方式、表面放電方式及びこれらを組み合わせた方式が挙げられる。
先ず、バッファ膜の形成方式について、図６に基づいて説明する。図６は、本発明の実施形態による複合膜蒸着における経時的なガスの流れ量を示す図であり、第１薄膜としての窒化膜と第２薄膜としての酸化膜との間に窒化膜の表面エネルギーを低減するバッファ膜が形成されていることが分かる。
窒化膜１１と酸化膜１２は、３００℃〜４００℃の温度条件下でプラズマ化学気相蒸着（ＰＥＣＶＤ）により蒸着されるが、第１薄膜としての窒化膜１１の蒸着を終えた後に且つＰＥＣＶＤによる酸化膜１２の形成前に、前記プラズマ化学気相蒸着よりも高い温度の熱化学気相蒸着を行う。すなわち、５００〜６００℃（好ましくは、５５０℃）の温度条件下で熱化学気相蒸着により所定の時間中に気化されたＴＥＯＳとＯ２を流出させる。このような熱化学気相蒸着により窒化膜の表面に５Å〜３０Åの厚さの初期酸化膜材質の酸化バッファ膜１３ａが形成された後、このようなバッファ膜の上に３００℃〜４００℃のプラズマ化学気相蒸着（ＰＥＣＶＤ）により酸化膜１２を形成するのである。
表面エネルギーを低減する最適なバッファ膜１３の厚さは５Å〜３０Åであり、実験の結果、より小さな厚さを有するときには表面エネルギーの低減効果が奏され難く、逆に、より大きな厚さを有するときには複合膜の最終膜の表面状態が悪化してしまう。このため、５００〜６００℃の熱化学気相蒸着により５Å〜３０Åの厚さのバッファ膜１３を形成せねばならないが、このような厚さは、熱化学気相蒸着の環境下でガスの流出時間を制御することにより決定される。
この詳細について、図６の拡大図及び図２の装置ブロック図と結び付けて説明すれば、３００℃〜４００℃の温度条件下で、第１蒸着源弁１３７を反応チャンバに向かって開放して、Ｎ２、ＳｉＨ４、ＮＨ３、Ｈｅを反応チャンバ内に流し込んで窒化膜を形成する。
参考までに、窒化膜の蒸着に際して、工程ガスの合計の流量範囲は、ナノパーチクルの生成及び薄膜の膜質に影響を及ぼす。各工程ガスの流量範囲による工程ガスの割合は、薄膜の膜質に影響を及ぼす。また、工程圧力は、薄膜の蒸着／レート、ウェットエッチング比（ＷＥＲ：Wet Etch Rate）に影響を及ぼし、プラズマ高周波数電力はディレクション（Ｄ／Ｒ）、ウェットエッチング比（ＷＥＲ）、反り（warpage）に影響を及ぼす。
これを反映した本発明の実施形態による窒化膜蒸着の工程条件の例を下記に示す。
−工程ガスの合計の流量範囲：５、０００〜２５、０００［ｓｃｃｍ］
−各工程ガスの流量範囲：Ｎ２（３、０００〜１５、０００［ｓｃｃｍ］）、ＳｉＨ４（５０〜３５０［ｓｃｃｍ］）、ＮＨ３（２００〜１、０００［ｓｃｃｍ］）、Ｈｅ（２、０００〜５、０００［ｓｃｃｍ］）
−工程圧力：１．５〜３．５［Ｔｏｒｒ］
−プラズマ高周波数電力：１５０〜７５０［Ｗ］
Ｎ２（３、０００〜１５、０００［ｓｃｃｍ］）、ＳｉＨ４（５０〜３５０［ｓｃｃｍ］）、ＮＨ３（２００〜１、０００［ｓｃｃｍ］）、Ｈｅ（２、０００〜５、０００［ｓｃｃｍ］）を流出して窒化膜１１の蒸着が終わった後に表面処理のために高周波数電力を印加するステップ（treatment）に入ると、第１蒸着源弁を閉止てＳｉＨ４を反応チャンバ１００に流出することなく、Ｎ２、ＮＨ３、Ｈｅのみを反応チャンバに流出しながら高周波数電力を印加して表面処理を行う。表面処理後に、ＮＨ３を反応チャンバ１００に流出することなく、Ｎ２、Ｈｅのみを反応チャンバに流出してパージした後、ポンピング過程を経て未反応ガスを除去する。
前記表面処理及び未反応ガスの除去が終わった後には、本発明の実施形態により表面処理により発生された表面エネルギーを低減するために、初期酸化膜としてのバッファ膜を形成する過程が行われる。このために、気化されたＴＥＯＳとＯ２を流出しながら、熱化学気相蒸着のために５００〜６００℃を維持する温度安定化時間を有する。このような温度安定化時間には、第２蒸着源弁１４５を排気ポンプ１６０に向かって開放して、Ｏ２と気化された液状ソースＴＥＯＳを反応チャンバではない排気ポンプ１６０に流出する。
前記熱化学気相蒸着のために５００〜６００℃の温度を維持する温度安定化時間が経過した後には、第２蒸着源弁１４５を反応チャンバに切り換えて開放して第２蒸着源を反応チャンバに流出しながら、窒化膜の上に初期酸化膜リン酸化バッファ膜１３ａを形成する。このとき、５Å〜３０Åの厚さに酸化バッファ膜１３ａが形成されるように、提供されるガスの流量条件、圧力条件、熱化学気相蒸着温度条件及び時間条件を制御する。実験の結果、合計の流量が５１５０［ｓｃｃｍ］であり（第２蒸着源としてのＴＥＯＳの流量が１５０［ｓｃｃｍ］であり、Ｏ２の流量が３０００［ｓｃｃｍ］であり、Ｈｅの流量が２０００［ｓｃｃｍ］である）、且つ、３秒間流出したときに５Åの厚さのバッファ膜が形成される。なお、最大５秒間流量するときに３０Åの厚さのバッファ膜が形成される。
参考までに、図７から図１０は、５Å〜３０Åの厚さにバッファ膜を形成するときの正確な工程条件による例を示す図である。図７は、薄膜形成工程時間による薄膜形成厚さを示し、図８は、初期の薄膜形成厚さによる酸化膜の均一度を示し、図９は、初期の薄膜形成厚さによる複合膜の粗さを示す。図９を参照すると、複合膜の厚さが５Åから１６Åに増加すれば、表面が荒れているか否かを示す尺度である表面粗さの値は４．３ｎｍから４．０ｎｍへと高くなることが分かる。なお、複合膜の厚さが７．５Åから３２Åまでの範囲にあるときに、表面粗さは４．０ｎｍ〜５．５ｎｍの範囲の値を有して表面粗さが改善されることが分かる。
前記熱化学気相蒸着により初期酸化膜としてのバッファ膜が５Å〜３０Åの厚さに形成された後には、プラズマ化学気相蒸着（ＰＥＣＶＤ）のための工程温度安定化時間を有した後に酸化膜が蒸着される。
酸化膜蒸着の工程条件の例を下記に示す。
−工程ガスの合計の流量範囲：３、５００〜３０、０００［ｓｃｃｍ］
−各工程ガスの流量範囲：Ｏ２（３、０００〜２０、０００［ｓｃｃｍ］）、ＴＥＯＳ（１００〜５００［ｓｃｃｍ］）、Ｈｅ（５００〜７、０００［ｓｃｃｍ］）
−プラズマ高周波数電力：１５０〜７５０［Ｗ］
−工程圧力：１．５〜３．５［Ｔｏｒｒ］
−プラズマ高周波数電力：１５０〜７５０［Ｗ］
一方、バッファ膜の形成による上記の表面エネルギーの低減工程は、酸化膜の形成後に酸化膜の表面にも同様に適用されて、初期窒化膜１３Ｂが５００〜６００℃の熱化学気相蒸着によりバッファ膜として形成される。
一方、上述したように表面エネルギーの低減のために、窒化膜と酸化膜との間に、又は酸化膜と窒化膜との間にバッファ膜を設ける構造を採用してもよいが、本発明の他の実施形態として、放電を用いた残留電荷の除去方式も挙げられる。
以下では、本発明の実施形態による放電処理を用いて窒化膜又は酸化膜の残留電荷を除去して表面状態を改善する過程について説明する。
放電を用いた表面エネルギーの低減について、図１０に基づいて説明する。図１０は、複合膜蒸着におけるプラズマ周波数電力の経時的な大きさを示す図であり、窒化膜の表面エネルギーを低減するために、窒化膜と酸化膜との間で放電していることが分かる。
窒化膜１１は、３００℃〜４００℃の温度条件下で、１５０Ｗ〜５００Ｗの周波数電力を用いてプラズマ化学気相蒸着（ＰＥＣＶＤ）により蒸着するが、窒化膜蒸着を終えた後に窒化膜表面の不純物を除去するために、５００〜７５０Ｗの高周波数電力を印加して表面処理を行う。窒化膜１１の蒸着を終えた後に且つＰＥＣＶＤによる酸化膜の形成前に、高周波数電力が印加された表面の残留電荷を除去するために、Ｎ２などの窒素含有ガスのみを流出しながら、プラズマ化学気相蒸着の周波数電力よりも低い周波数電力である１０〜５５Ｗに下げて放電する（１３ａ）。放電により電荷共振を低減して反応チャンバ内部の未反応ガスが窒化膜の表面に吸着されることを効率よく低減して窒化膜の表面状態を改善することができる。
同様に、酸化膜１２は、３００℃〜４００℃の温度条件下で、１５０Ｗ〜５００Ｗの周波数電力を用いてプラズマ化学気相蒸着（ＰＥＣＶＤ）により蒸着するが、高周波数電力を印加して表面処理を施した後に、Ｏ２などの酸素含有ガスのみを流出しながら、プラズマ化学気相蒸着の周波数電力よりも低い周波数電力で放電する。すなわち、周波数電力を１０〜５５Ｗに下げて放電する（１３ｂ）。放電により電荷共振を低減して反応チャンバ内部の未反応ガスが窒化膜の表面に吸着されることを効率よく低減して酸化膜の表面状態を改善することができる。
一方、上述したように、複合膜をなす窒化膜と酸化膜の各層の表面には、表面処理に伴う表面エネルギーを低減するために、図６の初期膜であるバッファ膜を形成したり、図１０の放電処理を施したりする。
加えて、本発明の他の実施形態によれば、表面状態を改善するために、バッファ膜の形成と放電処理とが同時に行われる複合方式を採用してもよい。すなわち、第１薄膜を蒸着するステップと、第２薄膜を蒸着するステップと、前記第１薄膜と第２薄膜を蒸着した後に、前記薄膜の表面に高周波数電力を印加して薄膜表面の不純物を除去するステップと、を含み、前記第１薄膜の表面に第２薄膜を蒸着する前に、第１薄膜の表面に放電処理を施して残留電荷を除去した後、熱化学気相蒸着により第１薄膜の表面にバッファ膜を形成して表面エネルギーを低減してもよい。
一方、異種の薄膜が積層される複合層の構造において、各薄膜は、様々な組み合わせの表面処理が行われても良い。例えば、図１１に示すように、窒化膜→バッファ膜→酸化膜→放電→窒化膜→バッファ膜→酸化膜→放電→．．．といったように交互に表面処理が行われてもよく、窒化膜の表面が放電処理されてから酸化膜の表面にバッファ膜が形成されてもよい。
また、図１２に示すように、窒化膜→バッファ膜→酸化膜→バッファ膜→窒化膜→放電→酸化膜→放電→．．．といったように表面処理が行われてもよい。さらに、図１３に示すように、放電処理とバッファ膜の形成が２つの薄膜の間で順番に同時に行われる複合構造として実現されてもよい。これらに加えて、様々な実施形態が採用可能である。
本発明を添付図面及び上述した好適な実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、特許請求の範囲により限定される。よって、この技術分野における通常の知識を有する者であれば、特許請求の範囲の技術的思想から逸脱しない範囲内で本発明を種々に変形及び修正することができる。

Claims (11)

  1. 基板の上に異なる薄膜を製造する方法において、
    第１薄膜を蒸着するステップと、
    前記第１薄膜の表面に第１のバッファ膜を形成して表面状態を改善するステップと、
    前記第１のバッファ膜の表面に第２薄膜を蒸着するステップと、
    前記第１薄膜と第２薄膜を蒸着した後に、前記薄膜の表面に高周波数電力を印加して薄膜表面の不純物を除去するステップと、
    前記第２薄膜の表面に第２のバッファ膜を形成するステップと
    を含み、
    前記第１薄膜及び第２薄膜を蒸着した後に前記第１薄膜及び第２薄膜の表面を放電処理し、
    前記第１薄膜が窒化膜であり、第２薄膜が酸化膜であるとしたとき、前記第１薄膜の放電処理時には窒素含有ガスのみを流動させ、前記第２薄膜の放電処理時には酸素含有ガスのみを流動させる、薄膜の製造方法。
  2. 前記第１薄膜及び第２薄膜は、プラズマ化学気相蒸着（ＰＥＣＶＤ）により交互に積層される請求項１に記載の薄膜の製造方法。
  3. 前記第１のバッファ膜及び第２のバッファ膜は、熱化学気相蒸着（Ｔｈｅｒｍａｌ−ＣＶＤ）により形成される請求項２に記載の薄膜の製造方法。
  4. 前記熱化学気相蒸着は、５００℃〜６００℃の温度条件下で薄膜を蒸着する請求項３に記載の薄膜の製造方法。
  5. 前記第１薄膜は、１．５〜３．５［Ｔｏｒｒ］の圧力条件下で、Ｎ２の流量を３、０００〜１５、０００［ｓｃｃｍ］とし、ＳｉＨ４の流量を５０〜３５０［ｓｃｃｍ］とし、ＮＨ３の流量を２００〜１、０００［ｓｃｃｍ］とし、Ｈｅの流量を２、０００〜５、０００［ｓｃｃｍ］として蒸着する請求項１に記載の薄膜の製造方法。
  6. 前記第１薄膜の表面に蒸着される第１のバッファ膜は、前記第１薄膜工程条件と同じ工程条件下で、３秒〜５秒の時間条件下及び５００〜６００℃の温度条件下で薄膜を蒸着する熱化学気相蒸着により形成される請求項５に記載の薄膜の製造方法。
  7. 前記第２薄膜は、１．５〜３．５［Ｔｏｒｒ］の圧力条件下で、ＴＥＯＳの流量を１５０〜３５０［ｓｃｃｍ］とし、Ｏ２の流量を３、０００〜２０、０００［ｓｃｃｍ］とし、Ｈｅの流量を２、０００〜５、０００［ｓｃｃｍ］として蒸着する請求項１に記載の薄膜の製造方法。
  8. 前記第２薄膜の表面に蒸着される第２のバッファ膜は、前記第２薄膜工程条件と同じ工程条件下で、３秒〜５秒の時間条件下及び５００〜６００℃の温度条件下で薄膜を蒸着する熱化学気相蒸着により形成される請求項７に記載の薄膜の製造方法。
  9. 前記第１のバッファ膜及び第２のバッファ膜は、５Å〜３０Åの厚さのバッファ膜から形成する請求項１に記載の薄膜の製造方法。
  10. 前記放電処理は、プラズマ処理電力よりも低い電力で放電処理を行う請求項１に記載の薄膜の製造方法。
  11. 前記放電処理時には、１０Ｗ〜５５Ｗの周波数電力が印加される請求項１０に記載の薄膜の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101869949B1 (ko) * 2013-09-03 2018-06-21 주식회사 원익아이피에스 복합막 증착방법 및 기판 처리 장치
KR101645139B1 (ko) 2015-11-27 2016-08-03 정용호 작업현장 관리 시스템 및 그 구동방법
CN110098113A (zh) * 2019-04-17 2019-08-06 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218015A (ja) * 1992-01-30 1993-08-27 Sumitomo Electric Ind Ltd 半導体装置
JP2779996B2 (ja) * 1993-02-25 1998-07-23 日本電信電話株式会社 半導体装置の製造方法
KR0118878B1 (ko) * 1994-04-22 1998-08-17 김주용 캐패시터의 유전체막 형성방법
TW389963B (en) * 1997-04-30 2000-05-11 This Inv Is About The Method O Method of depositing uniform dielectric layers
KR100277884B1 (ko) * 1998-12-02 2001-02-01 김영환 반도체 장치의 퓨즈부 및 그 제조방법
US6372664B1 (en) * 1999-10-15 2002-04-16 Taiwan Semiconductor Manufacturing Company Crack resistant multi-layer dielectric layer and method for formation thereof
JP2003060164A (ja) * 2001-08-09 2003-02-28 Sharp Corp 半導体メモリ装置およびその製造方法
US6630384B1 (en) * 2001-10-05 2003-10-07 Advanced Micro Devices, Inc. Method of fabricating double densed core gates in sonos flash memory
JPWO2006028215A1 (ja) * 2004-09-09 2008-05-08 東京エレクトロン株式会社 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP4320652B2 (ja) * 2005-09-08 2009-08-26 エプソンイメージングデバイス株式会社 層間絶縁膜の形成方法及び基板
JP4678688B2 (ja) * 2006-02-27 2011-04-27 次世代半導体材料技術研究組合 プラズマ処理終了方法
KR100812933B1 (ko) * 2006-06-29 2008-03-11 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법
JP2009206368A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 半導体装置の製造方法、半導体装置

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