KR100603228B1 - 다이나믹 콘텐츠 주소 지정 가능 메모리 셀 - Google Patents

다이나믹 콘텐츠 주소 지정 가능 메모리 셀 Download PDF

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Abstract

2진식 및 3진식 저장능력을 가지고, 상대적으로 고속이고 대용량인 CAM 어레이를 만드는데 적합한, 다이나믹 콘텐츠 주소 지정 가능 메모리(CAM) 셀이 개시되어 있다. 상기 셀은 한 쌍의 저장 소자, 비교 수단 그리고 한 쌍의 메모리 억세스 소자로 구성된다. 비교 동작에서, 비교 수단은 한 쌍의 탐색 라인에 실어지는 한 쌍의 상보 탐색 비트와 메모리에 저장된 한 쌍의 상보 데이터 비트 사이의 비정합동안 정합 라인을 방전 라인에 결합시킨다. 기록 또는 판독 동작에서, 상기 한 쌍의 억세스 소자는 저장 캐패시터를 한 쌍의 비트 라인에 결합시키는 워드 라인에 의해 활성화된다. '0' 또는 '1'의 데이터 비트는 두 개의 저장 캐패시터가 상보 전하를 가질 때 저장된다. 두 캐패시터가 방전될 때 "don't care" 상태가 저장된다.

Description

다이나믹 콘텐츠 주소 지정 가능 메모리 셀{Dynamic content addressable memory cell}
본 발명은 다이나믹 콘텐츠 주소 지정가능 메모리(dynamic content addressable memory, 이하 다이나믹 CAM이라 약칭함), 보다 상세하게는 고속, 대용량 CAM 어레이를 만들기에 적합한 CAM에 관한 것이다.
CAM은 1군의 메모리 요소들이 그들의 물리적 위치가 아닌, 그들의 콘텐츠에 의해 선택 또는 식별되는 메모리(저장장치) 이다. 일반적으로, CAM은 행과 열로(in rows and column) 배열된 CAM 셀의 매트릭스를 포함한다. 각 CAM 셀은 1비트의 디지털 데이터를 저장하고, 저장된 데이터를 외부 탐색 데이터(externally provided search data)와 비교하도록 허용하기 위한 하나의 회로를 포함한다. 하나 또는 그 이상의 비트의 연속된 정보가 하나의 워드(word;단어)를 만든다. 하나의 CAM은 하나의 탐색어(search word)를 CAM에 저장된 하나의 세트의 워드와 비교한다. 하나의 탐색/비교 동작(a search-and compare operation) 중에, 각각의 저장된 워드와 연관된 하나의 지시기(indicator)가 하나의 비교결과를 내놓아서, 탐색어가 저장된 워드와 정합(match)하는지 표시한다.
CAM 셀에 대한 몇 가지의 공지된 어프로치가 있다. 1997년 발행 VLSI 저널 제23권 171∼188페이지의 "Integration"의 "A Survey of Content-addressable Memory Cell"이라는 제목의 케네쓰 제이. 슐츠의 논문이 몇 가지의 CAM 셀의 디자인을 기술하고, 그들 각각의 장점과 단점을 간략히 설명하고 있다. 종래 기술의 몇몇 CAM 셀은 하나의 정적 저장요소(a static storage element)를 사용하는 반면, 다른 것들은 하나의 동적 저장요소를 사용한다. 동적 저장 요소들은 하나의 반도체 기판 상의 하나의 보다 작은 구역을 차지하고, 그에 따라 하나의 단일 집적회로 칩상에 보다 큰 메모리 용량을 얻는 것이 바람직하다. 동적 저장 셀의 다른 장점은, 두 개의 저장 캐패시터상에 유사한 변화를 가짐으로써 0과 1 상태에 더하여, 하나의 제3 "don't care" 상태가 저장될 수 있는 3진식 저장(a ternary storage)에 대한 가능성(potential)이다. 최초의 5-트랜지스터 다이나믹 CAM 셀은 1972년 발행 IEEE Journal of Solid-State Circuits SC-7의 "저가 연관 메모리(associative memory)에 문디(Mundy) 등에 의해 공포되었다. 문디의 미국 특허 제 3,701,980호에도 나타나 있다. 도 1은 문디 등의 다이나믹 CAM 셀을 도 2의 본 발명의 설명과 일관성을 갖도록 재구성한 상태를 나타내고 있다. 도 1에 나타나 있듯이, 종래 기술의 첫 번째 CAM 셀(1)은, 트랜지스터(T1, T2)를 통해서 비트라인(BL1, BL2)에 액세스되는 캐패시터(C1, C2) 형태의 하나의 다이나믹 저장요소를 가진다. 기록 동작 또는 판독 동작은 워드라인(WL)을 사용하여 트랜지스터(T1, T2)를 턴온시킴으로써 수행되는 반면, 정합라인(ML1)은, 비트라인(BL1, BL2)으로부터 캐패시터(C1, C2)로, 그리고 그 반대 방향으로의 데이터 이전(data transfer)이 허용되도록, 로우(low)로 유지된다. 탐색/비교 동작에서, 트랜지스터(T1, T2)는 낮은 워드 라인(WL) 신호에 의해 오프로 유지되는 반면, 비트라인(BL1, BL2)과 정합라인(ML)은 하이(high)로 프리챠지된다(precharged). 탐색데이터는 그 다음에 비트라인(BL1, BL2)에 드라이브된다. 만약 캐패시터(C1)에 저장된 데이터가 하이이고 비트라인(BL1)에 드라이브된 탐색 데이터가 로우인 경우, 트랜지스터(T3, T4)를 통해 전류(i1)가 정합라인을 방전시키게 된다. 유사하게, 캐패시터(C2)에 저장된 데이터가 하이이고 비트라인(BL2)에 드라이브된 탐색 데이터가 로우이면, 정합라인(ML1)이 방전되게 된다. 만일, 비트라인(BL1, BL2)에 인가된 탐색 데이터가 캐패시터(C1, C2)에 각각 저장된 데이터에 정합하면, 정합라인(ML1)으로부터 비트라인(BL1 또는 BL2)의 어느 것까지도 전류통로가 존재하지 않고 정합라인(ML1)은 프리챠지된 하이레벨 상태로 남아 있다. 도 1은 또한 상이한 정합라인(ML1-1)을 가지는, 하나의 상이한 워드내의 제2 CAM 셀을 보여준다. 탐색동작 중의 정합라인(ML1-1)의 전압레벨도 또한, 비트라인(BL1, BL2)에 위치된 탐색 데이터와 캐패시터(C3, C4)에 저장된 값에 의해 영향을 받는다.
도 1의 종래 기술의 CAM 셀과 관련하여 2가지 단점이 있다. 첫째, 비트라인(BL1, BL2)의 캐패시탄스가, 그들 비트라인에 연결된 개별 CAM 셀에 저장된 데이터에 따라 여러가지로 변한다. 둘째, 탐색/비교 동작 동안에 얻어진, 어느 하나의 정합라인(예를 들어 ML1 또는 ML1-1)상의 전압은 하나의 워드에 저장된 데이터뿐 아니라 CAM 셀들의 서브어레이내의 다른 워드들에 저장된 데이터에 의해서도 달라진다. 이것은 비트라인 드라이버(T3, T4)가 제한된 전류용량을 가지고 있기 때문에 일어나지만, 비트라인(BL1, BL2)과 연관된 셀들의 데이터 콘텐츠[예를 들어 제1 CAM 셀(1)과 제2 CAM 셀(2)에 저장된 데이터]에 따라, 몇 개의 정합라인을 방전시키는 것이 필요하게 될 수도 있다.
이들 단점들은, 하나의 특정 비트라인에 연결될 수 있는 셀들의 수에 제한을 가하고, 그에 따라 서브어레이의 크기를 제한하고, 정합라인들의 전압레벨을 탐지하기 위한 신뢰성있는 회로를 설계하는 것을 더 어렵게 한다.
문디 등은 위의 논문에서 최초로 제안된 CAM의 몇 가지 변형(variations)에 대하여 기술하고 있는데, 웨이드와 소디니가 기고한 1985년 발행의 IEDM Digital Technology Papers의 284∼287페이지의 "고밀도 어레이용의 다이나믹 교차결합 비트라인 콘텐츠 주소 지정가능 메모리 셀(Dynamic cross-coupled bit line content addressable memory cell)"에 소개된 CAM 셀도 이에 포함된다. 웨이드와 소디니의 미국 특허 제4,831,585호에도 또한 기술되어 있다. 다이나믹 래치회로를 사용하는, 개선된 다른 CAM 셀로서, 죤스가 기고하여 1989년 발행된 IEEE Computers 22의 51∼64페이지에 게재된 "콘텐츠 주소 지정가능 메모리의 설계, 선택 및 구현: 통상의 RAM에 대한 대안(alternative)"이 있다. 그러나 이들 개선안의 어느 것도 비트라인 캐패시턴스와 정합라인 전압 탐지에 있어서의 여러가지 변형 문제를 적절히 다루고 있지 못하다.
1985년 발행된 IEEE Journal on Solid State Circuits SC-20의 951∼957페이지에 카도타등이 기고한 "8-Kbit 콘텐츠 주소 지정가능/재입가능(reentrant) 메모리"에 하나의 정적 CAM의 설계가 기술되어 있고, 카도타의 미국 특허 4,823,313도 참고가 된다. 이 설계에서는, 각각 2개의 직렬 트랜지스터로 구성된 한 쌍의 활성 풀 다운(active pull-down) 회로가 정합라인과 접지 터미널 사이에 사용되는데, 하나의 트랜지스터의 게이트가 2개의 셀 노드(node)의 하나에 연결되고 나머지 하나의 트랜지스터의 게이트가 해당 비트라인에 연결된다. 정적 타입의 저장소자의 사용으로 인해, 카도타 설계의 CAM 셀은 2진식 저장에 한정된다. 제3의 "don't care" 상태를 저장할 수 있기 위해서는, 하나의 추가적인 저장소자가 필요하기 마련이다.
위에 인용한 종래 기술의 CAM 셀은 모두 탐색/비교 동작을 위한 기록/판독 동작을 위해 그들의 비트라인을 사용한다. 그러한 구성은 CAM 셀 어레이의 전반적인 동작 속도에 제한을 가한다. 이러한 문제점은, 탐색/비교 동작 중에 탐색 데이터를 실어나르기 위해 탐색 라인을 이용하는 반면 기록과 판독 동작을 위해서만 비트라인을 사용함으로써, 완화시킬 수 있는데, 1990년 발행의 IEEE Journal on Solid-State Circuits SC-25의 912∼919페이지에 베르그등이 기고하여 게재된 "장애에 강한 고속동작 연관메모리(A fault-tolerant associative memory with high-speed operation)"가 하나의 예이다. 이것은 마찬가지로 2진식 저장용량에 한정되는 하나의 정적 메모리를 사용한다. 더욱이, 이 설계에서의 탐색 라인은 비교 회로의 소스터미널 또는 드레인 터미널에 연결되어 탐색 라인에 많은 로드가 걸리게 하고 그에 따라 상대적으로는 높은 전력소비를 가져오고 탐색/비교 동작을 더욱 느리게 한다. 유사한 회로가 신도(Shindo)의 JP-A-10050076호에 개시되어 있다.
상술한 바에 비추어, 3진식 저장능력(a ternary storage capability)을 제공하면서도, 상대적으로 낮은 전력손실이 필요하고, 상대적으로 보다 더 안정된 정합라인 전압과 비트라인 캐패시턴스에 의해 상대적으로 보다 빠른 탐색/비교 동작을 제공하는 CAM 셀 구조(configuration)가 필요한 것은 명백하다.
본 발명의 하나의 목적은, 2진식 및 3진식 저장능력을 가지고, 상대적으로 고속이고 대용량인 CAM 어레이를 만드는데 적합한, 개량된 다이나믹 CAM 셀을 제공하는 것이다.
정합라인에 상대적으로 안정된 전압레벨을 가지는 CAM 셀을 제공하는 것이 본 발명의 다른 목적이다. 본 발명의 또 다른 목적은 상대적으로 안정된 캐패시턴스를 비트라인에 가지는 CAM 어레이를 제공하는 것이다.
본 발명의 하나의 측면에 따라, 하나의 제1 데이터 비트를 저장하기 위한, 하나의 제1 저장 소자,
제1 데이터 비트로부터 독립된 하나의 값을 가지는 하나의 제2 데이터 비트를 저장하기 위한, 하나의 제2 저장 소자,
제1, 제2 데이터 저장 소자에 제1, 제2 데이터 비트를 독립적으로 기입하기 위하여, 제1, 제2 저장 소자에 각각 연결된, 제1, 제2 비트 라인, 그리고
제1, 제2 저장 소자와 제2, 제1 탐색 라인에 각각 연결되고 또한 하나의 정합 라인과 하나의 방전 라인의 사이에 연결된 제1, 제2 풀다운 회로를 가지며, 제2, 제1 탐색 라인에 실려있는 제2, 제1 탐색 비트를 제1, 제2 저장 소자에 각각 저장된 제1, 제2 데이터 비트와 비교하기 위한 것으로서, 만약 제1, 제2 탐색 비트와 각각의 제1, 제2 데이터 비트 사이에 하나의 부정합이 일어나고, 그리고 제1, 제2 데이터 비트가 상보값을 가질 때 정합 라인을 방전 라인에 결합시키는, 비교 수단을 특징으로 하는, 3진 데이터를 저장하고 엑세스하기 위한 다이나믹 콘텐츠 주소 지정 가능 메모리 셀이 제공된다.
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바람직하게는, 제1, 제2 저장 소자가 각각 하나의 캐패시터를 포함하여 구성되고, 제1, 제2 액세스 소자는 워드라인에 결합된(coupled) 하나의 게이트를 가지는 하나의 트랜지스터를 포함하여 구성되며, 비교수단은 제1 저장수단과 제2 탐색라인에 결합된 게이트들을 가지는 한 쌍의 제1 직렬 트랜지스터를 가지는 제 1 풀다운 회로와 제2 저장수단과 제1 탐색라인에 결합된 게이트들을 가지는 한 쌍의 제2 트랜지스터를 가지는 제2 풀다운 회로를 포함하여 구성된다.
본 발명의 다른 실시예들에 있어서는, 방전라인이, (a) 전원 터미널과 접지 터미널 사이의 전압 레벨 사이의 미리 정해진 전압레벨을 가지는 하나의 저전압 터미널에 선택적으로 결합되거나, (b) 하나의 전원 터미널에 결합된 게이트를 가지는 하나의 트랜지스터로 형성되는 것이 바람직한 하나의 전류제한기(a current limiter)를 통해 접지터미널에 결합된다.
본 발명의 하나의 실시예에 있어서, 트랜지스터들은 각각 하나의 드레인 터미널, 하나의 소스 터미널 및 하나의 게이트 터미널을 가지는 절연 게이트 전계효과 트랜지스터(FET)이다. 그러한 실시예에서, 메모리 셀은 복수의 반도체층을 사용하여 집적 회로내에 제조되며(fabricated), 그 반도체층은,
a) 그 안의 적어도 하나의 짙게 도핑된 구역(heavily doped area)이 상기 각 FET의 드레인 터미널과 소스 터미널을 형성하는, 하나의 활성영역,
b) 상기 각 FET의 게이트 터미널을 형성하는, 하나의 제1 폴리실리콘 도전층(conductive layer),
c) 상기 활성 영역과 제1 폴리실리콘 도전층 사이의 적어도 하나의 내부 연결부(inter connection)와 제1, 제2 비트 라인을 형성하는, 하나의 제2 폴리실리콘 도전층,
d) 상기 활성 영역의 짙게 도핑된 구역내의 선택된 포인트에 대한 접촉점(contacts)을 형성하고, 상기 제1, 제2 폴리실리콘 도전층 사이에 내부 연결부를 형성하기 위한, 하나의 금속 도전층, 그리고
e) 상기 각 캐패시터의 제1, 제2 플레이트를 제1, 제2 플레이트를 형성하는 제3, 제4 폴리실리콘 도전층을 포함하여 구성되며,
상기 활성 영역이 상기 제2 폴리실리콘 도전층과 금속 도전층에 의해 형성된 하나의 내부 연결부를 통해, 상기 비교 수단의 하나의 게이트를 형성하는 상기 제1 폴리실리콘 도전층의 하나의 구역에 결합된다.
바람직하게는, 메모리 셀이 복수의 반도체층을 사용하여 하나의 집적회로내에 제조되는데, 그 반도체층은,
a) 그 안의 적어도 하나의 짙게 도핑된 구역(heavily doped area)이 상기 각 FET의 드레인 터미널과 소스 터미널을 형성하는, 하나의 활성영역,
b) 상기 각 FET의 게이트 터미널을 형성하는, 하나의 제1 폴리실리콘 도전층(conductive layer),
c) 상기 활성 영역과 제1 폴리실리콘 도전층 사이의 적어도 하나의 내부 연결부(inter connection)와 제1, 제2 비트 라인을 형성하는, 하나의 제2 폴리실리콘 도전층,
d) 상기 각 캐패시터의 제1, 제2 플레이트를 제1, 제2 플레이트를 형성하는 제3, 제4 폴리실리콘 도전층을 포함하여 구성되며,
상기 활성 영역이 상기 제2 폴리실리콘 도전층과 금속 도전층에 의해 형성된 하나의 내부 연결부를 통해, 상기 비교 수단의 하나의 게이트를 형성하는 상기 제1 폴리실리콘 도전층의 하나의 구역에 결합된다.
바람직하게는, 제1, 제2 비트 라인이 각각 하나의 개방 라인 형태로(in an open line configuration) 구성된다.
본 발명의 또 다른 측면에 따라 아래의 방법들이 제공된다.
1. 다이나믹 콘텐츠 주소 지정가능 메모리 셀에 비트 데이터를 기록하는 방법으로서,
a) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 유지하는 단계,
b) 제1, 제2 탐색 라인을 하나의 낮은 논리 레벨로 유지하는 단계,
c) 상기 비트 데이터를 제1, 제2 비트 라인에 위치시키는 단계,
d) 워드 라인을 하나의 높은 논리 레벨로 높이는 단계, 그리고
e) 워드 라인을 하나의 낮은 논리 레벨로 낮추어서, 상기 데이터를 제1, 제2 저장 소자에 저장하는 단계를 포함하여 구성되는, 다이나믹 콘텐츠 주소 지정가능 메모리 셀에 대한 비트 데이터 기입방법.
2. 탐색 데이터를 다이나믹 콘텐츠 주소 지정가능 메모리 셀에 저장된 데이터와 비교하는 방법에 있어서,
a) 워드 라인을 하나의 낮은 논리 레벨에 유지시키는 단계,
b) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 프리챠지하는 단계,
c) 상기 탐색 데이터를 제1, 제2 탐색 라인에 위치시키는 단계, 그리고
d) 정합 라인상의 하나의 전압 변화를 탐색 데이터와 저장 데이터 사이의 비교 결과의 표시로서 탐지하는 단계를 포함하여 구성되는, 탐색 데이터와 다이나믹 콘텐츠 주소 지정가능 메모리 셀 저장 데이터의 비교방법.
3. 다이나믹 콘텐츠 주소 지정가능 메모리 셀로부터 저장 데이터를 판독하는 방법에 있어서,
a) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 유지하는 단계,
b) 제1, 제2 탐색 라인을 하나의 낮은 논리 레벨로 유지하는 단계,
c) 제1, 제2 비트 라인을 하나의 중간 전압 레벨에서 유도하도록 허용하는 단계,
d) 워드 라인을 하나의 높은 논리 레벨로 높이는 단계,
e) 판독 데이터를 표시하기 위해 상기 중간 전압 레벨로부터의 제1, 제2 비트 라인의 전압 레벨의 차이를 감지하고 증폭시키는 단계, 그리고
f) 판독 데이터를 제1, 제2 저장 소자에 재저장하는 단계를 포함하여 구성되는, 다이나믹 콘텐츠 주소 지정가능 메모리 셀로부터 저장 데이터를 판독하는 방법.
본 발명의 또 다른 측면에 의해 다이나믹 콘텐츠 주소 지정가능 메모리 셀에서 하나의 탐색/비교 동작을 수행하는 방법이 제공되는데, 그 방법은,
a) 복수의 메모리 셀에 결합된 하나의 정합 라인을 하나의 프리챠지 전압 레벨 로 프리챠지하는 단계,
b) 상반되거나 유사한 논리 레벨의 탐색 데이터를 복수의 메모리 셀에 결합된 제1, 제2 탐색 라인에 위치시키는 단계,
c) 상기 정합 라인에 결합된 상기 복수의 메모리 셀에 저장된 데이터를 탐색하고 상기 탐색 데이터와 비교하는 단계, 그리고
d) 만약 복수의 상기 메모리 셀의 적어도 하나가 상기 탐색 데이터와 상반되는 논리 위상의 데이터를 저장하는 경우 비교 수단을 통해 상기 정합 라인을 하나의 방전 라인에 결합시키는 단계를 포함하여 구성된다.
본 발명의 또 하나의 측면에 의해 하나의 다이나믹 콘텐츠 주소 지정가능 메모리 셀이 제공되는데, 그것은,
a) 제1, 제2 데이터 비트를 각각 저장하기 위한, 제1, 제2 저장수단,
b) 제1, 제2 비트 라인에 실려있는 제1, 제2 탐색 비트를 상기 제1, 제2 저장 수단에 저장된 제1, 제2 데이터 비트와 비교하기 위한 것으로서, 만일 상기 제1, 제2 탐색 비트와 상기 제1, 제2 데이터 비트 사이에 하나의 부정합이 일어나고, 상기 제1, 제2 데이터 비트가 상반되는 레벨을 가질 때 하나의 정합 라인을 하나의 방전 라인에 결합시키는, 비교 수단 그리고
c) 하나의 워드 라인에 의해 활성화될 때, 상기 제1, 제2 저장 수단을 상기 제1, 제2 비트 라인에 각각 결합시키기 위한 제1, 제2 억세스 수단을 포함하여 구성된다.
본 발명의 모범적인 실시예를 첨부도면을 참조하여 상세히 설명하고자 하는 바,
도 1은 종래 기술의 다이나믹 CAM 셀을 회로도로 표시한 도면이고;
도 2는 본 발명의 바람직한 실시예에 의한 다이나믹 CAM 셀을 회로도로 나타낸 도면이며;
도 3a, 3b, 3c는 도 2의 다이나믹 CAM 셀을 위한 3가지 대체성(alternative) 판독 시퀀스를 보여주고;
도 4는 도 2의 다이나믹 CAM 셀의 탐색 시퀀스용 타이밍과 신호 레벨들을 도시한 도면이며;
도 5는 도 2의 다이나믹 CAM 셀의 판독 시퀀스용 타이밍과 신호 레벨들을 나타낸 도면이고;
도 6a는 본 발명의 하나의 실시예에 의한 도 2의 다이나믹 CAM 셀의 제조를 위한 마스크 레이아웃 도면이며;
도 6b는 도 6a의 다이나믹 CAM 셀의 A-A'선 단면도이고;
도 7a는 본 발명의 하나의 바람직한 실시예에 의한 도 2의 다이나믹 CAM 셀을 제조하기 위한 마스크 레이아웃을 나타내며;
도 7b는 도 7a의 다이나믹 CAM 셀의 A-A' 단면도이고;
도 8은 본 발명에 따라 도 1의 CAM 셀을 연결하기 위해 사용되는 개방 비트 형태를 나타낸다.
본 발명의 바람직한 실시예에 의한 다이나믹 CAM 셀이 하나의 트랜지스터 회로 형태로 도 2에 도시되어 있다. 도 2에 나타나 있듯이, CAM 셀은 캐패시터(C1, C2) 형태의 제1, 제2 저장 소자(storage device)를 포함한다. 각 저장 소자는 '1'(저장 전압이 Vcp에 대하여 높음) 또는 '0'(저장 전압이 Vcp에 대하여 낮음)을 저장할 수 있다. 2진식 구조에서, CAM 셀은 C1에 '0' 그리고 C2에 '1', 또는 C1에 '1' 그리고 C2에 '0'과 같이 2진 비트의 디지털 정보를 저장한다. 나아가, 3진식 구조에서, CAM 셀은, 두 저장 소자가 '0'을 저장할 때, 예를 들어 C1과 C2 둘이 모두 '0'을 저장할 때, 하나의 추가적인 "don't care" 상태를 달성한다.
이들 캐패시터들은 일반적으로 각각 70fF의 값을 가지며, 종래 기술을 사용하여 전체 CAM 셀 어레이의 집적회로구현의 부분으로서 제조된다.
도 2에 도시된 CAM 셀에는, 그 회로의 서로 다른 부분에 서로 다른 전압 레벨을 공급하기 위하여 아래와 같은 다수의 전압 터미널이 사용된다.
- 전원 터미널 VDD
- 접지 터미널 Vss
- VDD와 Vss 사이의 전압 레벨을 가지는 셀 플레이트 전압 터미널 Vcp
- VDD와 Vss 사이의 전압 레벨, 또는 접지 터미널(Vss)과 같은 전압 레벨을 가지는 저전압 터미널 VG
VDD, Vcp 및 Vss의 일반적인 값은 각각 3.3V, 1.65V 및 0V이다.
아래의 설명에서, 도 2의 회로도의 여러 지점이, 접지 터미널(Vss)의 그것에 가깝게 취해지는 하나의 논리 로우 레벨('0' 레벨)과 전원 터미널(VDD)의 그것에 가깝게 취해지는 하나의 논리 하이 레벨('1' 레벨)사이에서 변화하는, 그들의 전압을 가진다.
도 2에 도시된 바와 같이, 제1, 제2 저장소자(C1, C2)는, CAM 셀에 저장된 데이터에 해당하는 신호 레벨을 실어나르는(carry), 제1, 제2 셀 노드(cell nodes)(N1, N2)를 가지며, 즉 '0', '1' 또는 "don't care" 메모리 콘텐츠를 가진다. 이들 두 노드(N1, N2)는 제1, 제2 억세스 소자(T1, T2)를 각각 거치는 기입/판독 동작을 위해 억세스할 수 있다. 저장 소자(C1, C2)의 나머지 두 터미널은 셀 플레이트 전압 터미널(Vcp)에 연결된다. T1과 T2의 소스 터미널은 N1과 N2에 각각 연결되는 한편, 그들이 드레인 터미널은 제1, 제2 비트 라인(BL1, BL2)에 각각 연결된다. 제1, 제2 억세스 소자(T1, T2)는, WL에 그들의 게이트 터미널을 연결시킴으로써 하나의 워드 라인에 반응한다(responsive). 저장 소자(C1, C2)에 기입될 데이터는, 워드 라인(WL)의 전압 레벨을 VDD보다 더 높은 전압(Vpp)으로 상승시킴으로써 그들의 게이트 터미널을 통해 제1, 제2 억세스 소자(T1, T2)를 활성화시키는 동안, 제1, 제2 비트 라인(BL1, BL2)에 위치시켜진다. 그렇게 기입된 데이터는, 아래에서 설명하듯이 제1, 제2 억세스 소자(T1, T2)를 또한 활성화시킴으로써, 제1, 제2 비트 라인(BL1, Bl2)에서 판독될 수 있다.
CAM 셀은 제1, 제2 풀다운 회로를 가지는 비교 수단을 포함한다. 제1 풀다운 회로는, 각각 직렬로 정합 라인(ML)과 방전 라인(DL) 사이에 연결된 제3, 제4 풀다운 소자(T3, T4)로 이루어지는데, T3의 드레인 터미널은 T4의 소스 터미널에 연결되어 있다. 제3 풀다운 소자(T3)는 그 게이트를 제1 셀 노드(N1)에 연결되도록 함으로써 제1 셀 노드(N1)에 반응하는 반면, T4의 게이트는 제2 탐색 라인(BL2)에 연결되어 있다. 유사하게, 제2 풀다운 회로는, 각각 ML과 DL 사이에 연결된, 제5, 제6 풀다운 소자(T5, T6)로 이루어지고, T5의 드레인 터미널은 T6의 소스 터미널에 연결되며, T5의 드레인 터미널은 T6의 소스 터미널에 연결되고, T5의 게이트 터미널은 N2에 연결되며, T6의 게이트는 제1 탐색 라인(SL1)에 연결된다. 제1, 제2 풀다운 회로의 결합(combination)은 C1, C2에 저장된 상보 데이터 비트들과 SL1과 SL2에 실린 상보 탐색 비트들 사이의 비교를 제공하며, 그러한 비교의 결과는, 아래에 설명하듯이, 만일 하나의 데이터 부정합이 있는 경우 제1 또는 제2 풀다운 회로에 의해 방전되어, ML에 반영된다. 그와 달리, T3와 T4 그리고 T5와 T6의 직렬 연결의 순서는 비교 동작에 영향을 미치지 아니하고 바뀔 수 있다.
하나의 실시예에서, 방전 라인(DL)이 접지 터미널(Vss)에 직접 결합된다. 대체 실시예에서, 방전 라인(DL)이, 전원 터미널(VDD)에 결합된 게이트 터미널을 가지는 전류 제한기 트랜지스터(T7)를 통해, 접지 터미널(Vss)에 간접적으로 결합된다. 이 트랜지스터는 하나의 부정합이 존재하는 모든 CAM 셀로부터 그라운드에 흐르는 전류를 제한하도록 동작한다. 또 다른 실시예에서, 전력 소모를 절약하기 위하여 제어 회로(도시되지 않음)에 의해 선택적으로 그라운드에 연결된(brought) 하나의 전압 터미널에 방전 라인이 결합된다.
CAM 셀 회로는, 회로의 서로 다른 지점에 2진 신호 레벨(하이 또는 로우)을 가함으로써, 기입 동작, 판독 동작, 탐색/비교 동작의 어느 하나를 수행하도록 동작된다. 아래의 표는 아래에 설명하는 동작에서 여러 회로 지점에서의 상이한 신호 레벨들의 요약을 나타낸다.
동작 기입 버스트 기입 3진식 기입 판독 탐색(정합) 저장된("don't care") 탐색(부정합) WL 1+ 1+ 1+ 1+ 0 0 0 0 0 0 BL1 0 1 0 N1 X X X X X X BL2 1 0 0 N2 X X X X X X N1 0 1 0 N1 1 0 0 0 1 0 N2 1 0 0 N2 0 1 1 0 0 1 SL1 0 0 0 0 1 0 0 X 0 1 SL2 0 0 0 0 0 1 0 X 1 0 ML 1 1 1 1 1 1 1 1 VG VG
기입 동작, 판독 동작 또는 탐색/비교 동작을 시작하기 전에, 정합 라인(ML)이 미리 정해진 프리챠지 레벨로 프리챠지되는데, 본 실시예에서는 VDD의 약간 아래의 전압으로 프리챠지된다.
도 3a, 3b, 3c는 도 2의 다이나믹 CAM 셀을 위한 3가지의 대체성(alternative) 기입 시퀀스를 나타낸다. 이들 도면에 도시되어 있듯이, 하나의 기입 시퀀스는 다음 단계들로 이루어진다.
(a) 정합 라인(ML)이 그 프리챠지 레벨로 유지되고, 제1, 제2 탐색 라인(SL1, SL2)은 로우 레벨로 유지된다.
(b) CAM 셀에 기입될 데이터에 해당하는 2진 신호 레벨(논리 하이 및 로우)이 제1, 제2 비트 라인(BL1, BL2) 상에 위치되어진다.
(c) 워드 라인(WL)이 Vpp 레벨(VDD보다 높음)로 상승되어, 제1 저장 캐패시터(C1)가 충전되어 제1 셀 노드(N1)가 BL1의 신호 레벨을 갖게 되고 제2 저장 캐패시터(C2)가 충전되어 제2 셀 노드(N2)가 BL2의 신호 레벨을 갖게 된다.
(d) 워드 라인(WL)의 신호 레벨은 그 다음에 Vss로 낮아지고, 제1, 제2 노드(N1, N2)에서 얻어진 신호레벨들은 제1, 제2 캐패시터(C1, C2)에 각각 저장된다.
도 3a 및 도 3b에 도시된 시퀀스는 비트 라인(BL1, BL2)에 위치된 한 쌍의 상보 신호[로우(0)와 하이(1)]에 의해 나타내어지는 하나의 2진 비트의 기입에 관한 것이다. 실선(BL1, BL2, N1, N2)은 한 쌍의 상보 신호(one complementary pair of signals)를 나타내는 한편, 점선들은 실선들에 의해 도시된 것과 반대되는 다른 상보쌍을 나타낸다. 도 3은 하이와 로우의 사이에 해당하는 중간 레벨의 비트 라인(BL1, BL2)으로 시작되는 하나의 기입 시퀀스에 관한 것이다. 중간 레벨은 일반적으로 Vss에 대하여 VDD의 2분의 1이다.
도 3b는, 예를 들어 미리 정해진 수의 CAM 셀이 순차적으로 기입되는 동안 비트 라인(BL1, BL2)이 그 중간 레벨로 복귀하기에 충분한 시간을 갖지 않았던 선행 기입 시퀀스의 바로 다음의 기입 시퀀스의 경우와 같이, 중간 레벨이 아닌 상태의 비트 라인(BL1, BL2)으로 시작되는 하나의 기입 시퀀스에 관한 것이다.
도 3c에, 하나의 3진식 데이터 기입예가 설명되어 있다. 이 시퀀스에서, 두 비트 라인(BL1, BL2)이 모두 메모리셀의 각 2분의 1로 각 각 노드(N1, N2)로 기입될 로우(D)를 가진다(carry). 3진식 데이터 기입 시퀀스에 포함된 단계들은 상술한 통상의 2진식 기입 시퀀스에 포함된 것들과 동일하며, 다음과 같다.
(a) 제1, 제2 탐색 라인(SL1, SL2)이 로우 레벨로 유지되는 한편, 정합 라인(ML)은 그 프리챠지 레벨로 유지된다.
(b) 로우 논리 레벨 신호('0')가 비트 라인(BL1, BL2) 상에 각각 위치된다.
(c) 엑세스 트랜지스터(T1, T2)가 완전히 도통되어 비트 라인 데이터를 노드(N1, N2)에 각각 통과시키도록, 워드 라인(WL)이 Vpp로 상승된다.
(d) 워드 라인(WL)이 Vss로 강하되고 노드(N1, N2)의 '0' 데이터가 캐패시터(C1, C2)에 각각 저장된다.
노드(N1, N2)가 모두 논리 로우 또는 '0'이므로, 풀다운 트랜지스터(T3 또는 T5)의 어느 것도 인에블되지(enabled) 않는다. 그 결과, 탐색/비교 동작중에 풀다운 트랜지스터(T4, T6)의 게이트에 제공된(presented) 여하한 탐색 데이터도 효과적으로 무시되고, 정합 라인(ML)과 방전 라인(DL) 사이에 통로(path)를 만들지 못하며, 그 결과 두 노드(N1, N2)에 저장된 이 데이터('0')는 CAM 셀의 "don't care" 상태, 즉 그에 의해 저장될 수 있는 제3 형태의 상태를 나타낸다.
도 4는 도 2의 다이나믹 CAM 셀의 탐색/비교 시퀀스를 나타낸 것으로서, 다음 단계를 포함하여 구성된다.
(a) 전체 탐색/비교 시퀀스동안에, 워드 라인(WL)이 로우 레벨로 유지되는 한편, 제1, 제2 비트 라인(BL1, BL2)은 그들의 프리챠지 레벨로 유지되거나 '0' 또는 '1'로 드라이브되거나 유동할(float) 수도 있다.
(b) 정합 라인(ML)이 VDD의 프리챠지 레벨 또는 VDD 바로 아래로 시작된다.
(c) CAM 셀에 저장된 데이터와 비교될 탐색데이터에 상응하는 2진 신호 레벨(하이, 로우)이 제1, 제2 탐색 라인(SL1, SL2)에 위치되는데, 여기서는 SL1 = '1', SL2 = '0'이다.
(d) 탐색 데이터를 저장된 데이터와 비교한 결과가 그에 잇달은(ensuing) 신호 레벨에 의해 정합 라인(ML)에 표시된다. 만일 탐색 데이터가 저장된 데이터와 같으면, 즉 하나의 정합이 있으면, 제1 또는 제2 풀다운 회로의 두 트랜지스터들이 도통하고 있지 않으므로 정합 라인(ML)은 그 프리챠지 레벨에 머물러 있게 된다. 만일 탐색 데이터가 저장된 데이터와 다르면, 즉 부정합이 있으면, 두 풀다운 회로의 하나는, 두 트랜지스터가 도통하고 있을 것이므로, 활성화될 것이고, 그에 따라 그들을 통해 전류가 흐르게 하고 정합 라인을 그 프리챠지 레벨 아래의 신호 레벨까지 끌어 내린다(pull off). 이 경우, 예를 들어 SL1 = '0'이고 SL2 = '1'이며 N1 = '1'이면, 부정합이 있게 되고 트랜지스터(T3, T4)가 도통되어, 도 4의 점선과 같이 정합 라인(ML)을 그 프리챠지로부터 끌어내린다.
제1, 제2 풀다운 회로가, 제1, 제2 탐색 라인(SL1, SL2)에 실린 탐색 데이터를 제1, 제2 노드(N!, N2)에 있는 저장 데이터와 함께 비교한다는 것을 알아야 한다. 정합이 일어나도록 하기 위해서는, 제1, 제2 풀다운 회로의 어느 것도 도통되지 않아야 한다. 부정합이 일어나도록 하기 위해서는, 제1, 제2 풀다운 회로의 어느 것 이라도 도통되어야 한다. 제4도에 있어서, 실선은 탐색 데이터가 저장 데이터와 정합하는 경우에 관한 것이고, 점선은 탐색 데이터가 저장 데이터에 부정합하는 경우에 관한 것이다.
도 5는 도 2의 다이나믹 CAM 셀의 판독 시퀀스를 도시한 것으로 다음 단계로 이루어진다.
(a) 전체 판독 시퀀스 동안, 정합 라인(ML)이 그 프리챠지 레벨로 유지되는 한편, 탐색 라인(SL1, SL2)은 로우 레벨로 유지된다.
(b) 비트 라인(BL1, BL2)이 그들의 중간 레벨(VDD/2)로 프리챠지됨으로써 시작된다.
(c) 워드 라인(WL)이 비트 라인(BL1)과 캐패시터(C1) 사이의 챠지 분할(charge sharing) 그리고 비트 라인(BL2)과 캐패시터(C2) 사이의 챠지 분할을 허용하기 위하여 Vpp 레벨까지 상승되어 캐패시터(C1, C2)에 저장된 데이터를 트랙하기 위하여 비트 라인(BL1, BL2)의 전압 레벨이 초기 프리챠지 레벨로부터 편위되기 시작된다.
(d) 프리챠지 레벨로부터 편위된 비트 라인(BL1, BL2)의 신호 레벨의 차이들이, 판독 시퀀스의 출력을 제공하기 위하여, 제1, 제2 비트 라인 감지 증폭기(도 8에 SA1, SA2로 각각 표시됨)에 의해 감지되고 증폭된다.
(e) 판독 시퀀스의 증폭된 출력은 캐패시터(C1, C2)를 판독 시퀀스의 직전 상태까지 재충전함으로써, CAM 셀에 최초로(originally) 저장된 데이터를 복구하기 위해 사용된다.
종래 기술의 회로와 달리, 상술한 본 발명의 실시예는 하나의 개방 비트 라인 구조(architecture)를 가진다는 것, 즉 비트 라인(BL1, BL2)이 필수적으로 "반대의" 위상이지 아니하고(not necessarily "of opposite" phase) 그리고 사실상 별개의 감지 증폭기를 가진다는 것을 아는 것이 중요하다. 개방 비트 라인 구조는 3진 데이터 저장과 억세스를 가능하게 한다.
본 발명의 다른 실시예에 있어서, 도 8에 도시된 바와 같이, 비트 라인들이 하나의 개방 비트 라인 형태로 구성되어 있어 비트 라인(BL1)의 우측(BL1R)과 비트 라인(BL2)의 우측(BL2R)이 비트 라인(BL1, BL2)의 각각의 좌측(BL1L, BL2L)으로부터 상대적으로 멀리 떨어져 위치한다. 감지 증폭기의 각 측면의 비트 라인들은, 감지하는 동안 균형된 부하를 제공하기 위해, 동일한 길이로 되어 있다. 이 구조는 도 1에 관하여 위에 기술한 CAM 셀내에 하나의 3진 데이터 저장 능력을 가지게 한다.
도 6a와 도 6b는 도의 다이나믹 CAM 셀의 하나의 실시예의 집적회로제조를 위한 하나의 마스크 레이아웃과 하나의 단면도를 나타낸다. 여기서, 도 2에 도시된 각 트랜지스터 소자(T1∼T7)는 하나의 절연 게이트 전계 효과 트랜지스터(FET)이며, 그것은 하나의 드레인 터미널, 하나의 소스 터미널, 하나의 게이트 터미널 그리고 드레인 터미널과 소스 터미널 사이의 하나의 채널을 가지며, DRAM 업계에서 알려져 있듯이 각 저장 소자(C1, C2)는 하나의 유전체에 의해 분리된 2개의 폴리실리콘층(P3, P4)으로 만들어져 있다. 도 6a와 도 6b에 도시된 집적회로 레이아웃은,
(a) 드레인 터미널과 소스 터미널 그리고 각 FET(T1∼T7)용 채널을 형성하기 위한, 하나의 짙게 도핑된 반도체 활성(ACT) 영역,
(b) 각 FET 용 게이트 터미널을 형성하기 위한, 하나의 제1 폴리실리콘층(P1),
(c) 제1, 제2 비트 라인(BL1, BL2)과 국부 내부 연결부(local interconnections)를 형성하기 위한, 하나의 제2 폴리실리콘층(P2),
(d) 셀 캐패시터(C1, C2)의 저부 플레이트를 형성하기 위한, 하나의 제3 폴리실리콘층(P3),
(e) 셀 캐패시터(C1, C2)의 상부 플레이트를 형성하기 위한, 하나의 제4 폴리실리콘층(P4),
(f) 아래에 설명하는 활성 영역에 대한 접촉점(contracts)과 함께 국부 내부 연결부를 더 제공하기 위한, 하나의 도전 금속층(M1)으로 구성된다.
도 6a와 도 6b를 참고로, 본 발명의 하나의 실시예에 의한 셀구조를 적층 캐패시터 DRAM 제조 공정에 대하여 설명하기로 한다, 도 6a에 도시된 요소들은 도 2에 도시된 전체 CAM 셀의 오직 2분의 1, 트랜지스터(T1, T3, T4)와 제1 캐패시터(C1)를 포함하는 특히 도 2의 좌측 2분의 1과 일치할 뿐이다. 도 6a의 좌측 2분의 1은, 트랜지스터(T1)와 캐패시터(C1)를 포함하여 구성된 CAM 셀의 저장부이다. 도 6a의 우측 절반부는 트랜지스터(T3, T4)를 포함하여 구성된 CAM 셀의 탐색부이다. 트랜지스터(T1)의 소스/드레인 터미널들의 하나가 제2 폴리실리콘층(P2)의 제1 비트 라인(BL1)에 연결된다. "1/2 셀 아우트라인"이라는 표시와 함께 띄선(dashed line)으로 도시된 바와 같이, 비트 라인(BL1) 접촉점은, 도 6a에 도시된 구조의 좌 측에 하나의 셀과 트랜지스터(T1) 사이에 사실상 분할된다. 제1 폴리실리콘층(P1)이 트랜지스터(T1)의 게이트를 형성한다. 트랜지스터[T1(N1)]의 다른 소스/드레인 터미널은 제3 폴리실리콘층(P3) 접촉점을 통해 캐패시터(C1)에, 그리고 국부 내부 연결부 P2 세그멘트에 연결된다. 제1 캐패시터(C1)는 도 6a에 도시된 P3/P4 구조에 의하여 트랜지스터(T1)의 상부에 형성된다(섹숀 A-A'를 통한 단면도에 대해 도 6b도 참조). 도 6b에 있어서, P4와 P3는, 도시되지는 않았으나 이 분야의 통상의 기술자들에게 공지된, 유전체에 의해 분리된다. 제1 셀 노드(N1)는 다시 국부 내부 연결부(PC)로부터 제1 금속층(M1)의 금속 연결부(a metal connection)에 의해 트랜지스터(T3)의 게이트에 연결된다. 이러한 제1 금속층(M1) 접촉점은, 도 6b에 도시된 P4층의 구역밖에 위치되어야 하지만, P3를 직접 P1에 연결하거나 P1을 직접 P2에 연결하는데 필요한 추가 공정단계들이 없다면 하나의 적합한 연결책(a suitable connection solution)이다(도 7a와 도 7b를 참조하여 상세히 설명할 바람직한 실시예임). 트랜지스터(T3)는 활성 영역(ACT)과 P1 게이트에 의해 형성되고, 트랜지스터(T4)는, 제2 탐색 라인(SL2)에 대한 하나의 접촉점을 가지는 다른 P1 게이트와 활성영역에 의해 형성되는데, 제2 탐색 라인(SL2)은 다른 인접셀과도 분할된다(shared). 방전 라인(DL)과 정합 라인(ML)에 대한 트랜지스터(T3, T4)의 M1 접촉점은, BL1 접촉점에 관하여 기술한 바와 같이, 인접 셀들과 분할된다.
도 7a와 도 7b에 도시된 본 발명의 바람직한 실시예에 의해, 셀 구조는 도 6a에 도시된 셀에 비해 상당히 감소된다. 도 6a의 구조에 대한 개량은, 정합 라인(ML)과 방전 라인(DL)의 위치를 교환하는 것(swapping)과 그 후의 P2의 노드(N1)로부터 P1의 T3의 게이트에 대한 하나의 직접 접촉점을 만드는 것으로 구성된다. 그 결과, 도 6a에 도시된 실시예의 M1 접촉점이 필요없게 되고 그에 따라 N1으로부터 T3의 게이트에 대한 연결점이 P3-P4 캐패시터의 아래에 위치할 수 있어서 셀이 훨씬 더 밀도높게 패킹되게(much more densely packed) 해준다. 이것은 2개의 폴리실리콘층을 연결하기 위한 추가공정단계를 필요로 한다. 이러한 추가공정단계를 이용할 수 있으면, 이러한 바람직한 실시예가, 하나의 밀도높은 어레이를 이루기 위해, 사용되어야 한다. 감소된 비트 라인 길이로 인해, 비트 라인 용량에 대한 DRAM 셀이 감소되고, 동작 속도는 상응하게 증가된다. 유사하게, 만일 P1에 대한 P3의 직접 접촉점이 사용가능하다면, T3의 게이트에 대한 N1 접촉점은 P3-P4 캐패시터의 아래에 위치할 수 있을 것이다. 그러한 추가공정단계가 사용불가능하다면, 도 6a와 도 6b의 실시예가 사용되어야 한다.
도 2의 회로 설계는 본 발명의 하나의 바람직한 실시예이며, 설명의 목적으로만 제시된 것이다.

Claims (30)

  1. 하나의 제1 데이터 비트를 저장하기 위한, 하나의 제1 저장 소자,
    제1 데이터 비트로부터 독립된 하나의 값을 가지는 하나의 제2 데이터 비트를 저장하기 위한, 하나의 제2 저장 소자,
    제1, 제2 데이터 저장 소자에 제1, 제2 데이터 비트를 독립적으로 기입하기 위하여, 제1, 제2 저장 소자에 각각 연결된, 제1, 제2 비트 라인, 그리고
    제1, 제2 저장 소자와 제2, 제1 탐색 라인에 각각 연결되고 또한 하나의 정합 라인과 하나의 방전 라인의 사이에 연결된 제1, 제2 풀다운 회로를 가지며, 제2, 제1 탐색 라인에 실려있는 제2, 제1 탐색 비트를 제1, 제2 저장 소자에 각각 저장된 제1, 제2 데이터 비트와 비교하기 위한 것으로서, 만약 제1, 제2 탐색 비트와 각각의 제1, 제2 데이터 비트 사이에 하나의 부정합이 일어나고, 그리고 제1, 제2 데이터 비트가 상보값을 가질 때 정합 라인을 방전 라인에 결합시키는, 비교 수단을 특징으로 하는, 3진 데이터를 저장하고 엑세스하기 위한 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  2. 제1항에 있어서, 하나의 워드 라인에 의해 활성화될 때, 제1, 제2 저장 수단을 제1, 제2 비트 라인에 각각 결합시키기 위한 제1, 제2 억세스 소자를 더 포함하는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  3. 제1항에 있어서, 제1, 제2 비트 라인이 개방 비트 라인인, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  4. 제1항에 있어서, 제1, 제2 데이터 비트가 상보적인 제1, 제2 저장 상태를 가지며, 제1, 제2 데이터 비트가 비상보적인 그러한 하나의 제3 저장 상태를 가지는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  5. 제1항에 있어서, 각각의 제1, 제2 저장 수단이 하나의 캐패시터를 포함하는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  6. 제2항에 있어서, 각각의 제1, 제2 억세스 소자가, 워드 라인에 결합된 하나의 게이트를 가지는, 하나의 트랜지스터를 포함하는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  7. 제1항에 있어서, 제1 풀다운 회로는 게이트들이 제1 저장수단과 제2 탐색 라인에 결합되고 직렬을 이루는 한 쌍의 제1 트랜지스터를 포함하고, 제2 풀다운 회로는 게이트들이 제2 저장 수단과 제1 탐색 라인에 결합되고 직렬을 이루는 한 쌍의 제2 트랜지스터를 포함하는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  8. 제1항에 있어서, 방전 라인이, 하나의 전원 터미널과 하나의 접지 터미널의 전압레벨사이의 미리 정해진 전압 레벨을 가지며, 하나의 저전압 터미널에 선택적으로 결합된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  9. 제1항에 있어서, 방전 라인이 하나의 전류제한기를 통해 하나의 접지 레벨에 결합된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  10. 제9항에 있어서, 상기 전류제한기가, 하나의 전원 터미널에 결합된 하나의 게이트를 가지는, 하나의 트랜지스터로 형성된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  11. 제6항에 있어서, 각각의 트랜지스터가, 하나의 드레인 터미널, 하나의 소스 터미널 그리고 하나의 게이트 터미널을 가지는, 하나의 절연게이트 전계 효과 트랜지스터인, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  12. 제11항에 있어서, 복수의 반도체층을 가지는 하나의 집적회로내에 제조되고, 그 복수의 반도체층이,
    그 안의 적어도 하나의 짙게 도핑된 구역이 상기 각 전계효과 트랜지스터의 드레인 터미널과 소스 터미널을 형성하는, 하나의 활성 영역,
    상기 각 전계효과 트랜지스터의 게이트 터미널을 형성하는, 하나의 제1 폴리실리콘 도전층,
    상기 활성영역과 제1 폴리실리콘 도전층사이의 적어도 하나의 내부 연결부와 제1, 제2 비트 라인을 형성하는, 하나의 제2 폴리실리콘 도전층,
    상기 활성 영역의 짙게 도핑된 구역내의 선택된 포인트에 대한 접촉점을 제공하고, 상기 제1, 제2 폴리실리콘 도전층 사이에 내부 연결부를 제공하기 위한, 하나의 금속 도전층, 그리고
    상기 각 캐패시터의 제1, 제2 플레이트를 각각 형성하는, 제3, 제4 폴리실리콘 도전층을 포함하여 구성되며,
    상기 활성 영역이, 상기 제2 폴리실리콘 도전층과 금속 도전층에 의해 형성된 하나의 내부 연결부를 통해, 상기 비교 수단의 하나의 게이트를 형성하는 상기 제1 폴리실리콘 도전층의 하나의 구역에 결합된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  13. 제11항에 있어서, 복수의 반도체층을 가지는 하나의 집적회로내에 제조되고, 그 복수의 반도체층이,
    그 안의 적어도 하나의 짙게 도핑된구역이 상기 각 전계효과 트랜지스터의 드레인 터미널과 소스 터미널을 형성하는, 하나의 활성 영역,
    상기 각 전계효과 트랜지스터의 게이트 터미널을 형성하는, 하나의 제1 폴리실리콘 도전층,
    상기 활성영역과 제1 폴리실리콘 도전층사이의 적어도 하나의 내부 연결부와 제1, 제2 비트 라인을 형성하는, 하나의 제2 폴리실리콘 도전층,
    상기 각 캐패시터의 제1, 제2 플레이트를 각각 형성하는, 제3, 제4 폴리실리콘 도전층을 포함하여 구성되며,
    상기 활성 영역이, 상기 제2 폴리실리콘 도전층내에 형성된 하나의 내부 연결부를 통해, 상기 비교 수단의 하나의 게이트를 형성하는 상기 제1 폴리실리콘 도전층의 하나의 구역에 결합된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  14. 제2항 내지 제13항의 어느 하나에 있어서, 제1, 제2 비트 라인이 각각 하나의 개방 라인 형태로 형성된, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀.
  15. 제1항의 다이나믹 콘텐츠 주소 지정 가능 메모리 셀에 비트 데이터를 기입하는 방법으로서,
    a) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 유지하는 단계,
    b) 제1, 제2 탐색 라인을 하나의 낮은 논리 레벨로 유지하는 단계,
    c) 제1, 제2 데이터 비트를 제1, 제2 비트 라인에 각각 위치시키는 단계,
    d) 워드 라인을 하나의 높은 논리 레벨로 높이는 단계, 그리고
    e) 워드 라인을 하나의 낮은 논리 레벨로 낮추어서, 제1, 제2 데이터 비트를 제1, 제2 저장 소자에 저장하는 단계를 포함하여 구성되는, 다이나믹 콘텐츠 주소 지정가능 메모리 셀에 대한 비트 데이터 기입방법.
  16. 탐색 데이터를 제1항의 다이나믹 콘텐츠 주소 지정가능 메모리 셀에 저장된 데이터와 비교하는 방법에 있어서,
    a) 워드 라인을 하나의 낮은 논리 레벨에 유지시키는 단계,
    b) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 프리챠지하는 단계,
    c) 상기 탐색 데이터를 제1, 제2 탐색 라인에 위치시키는 단계, 그리고
    d) 정합 라인상의 하나의 전압 변화를 탐색 데이터와 저장 데이터 사이의 비교 결과의 표시로서 탐지하는 단계를 포함하여 구성되는, 탐색 데이터와 다이나믹 콘텐츠 주소 지정 가능 메모리 셀 저장 데이터의 비교방법.
  17. 제1항의 다이나믹 콘텐츠 주소 지정가능 메모리 셀로부터 저장 데이터를 판독하는 방법에 있어서,
    a) 정합 라인을 하나의 미리 정해진 프리챠지 전압 레벨로 유지하는 단계,
    b) 제1, 제2 탐색 라인을 하나의 낮은 논리 레벨로 유지하는 단계,
    c) 제1, 제2 비트 라인을 하나의 중간 전압 레벨에서 유동하도록 허용하는 단계,
    d) 워드 라인을 하나의 높은 논리 레벨로 높이는 단계,
    e) 판독 데이터를 표시하기 위해 상기 중간 전압레벨로부터의 제1, 제2 비트 라인의 전압 레벨의 차이를 감지하고 증폭시키는 단계, 그리고
    f) 판독 데이터를 제1, 제2 저장 소자에 재저장하는 단계를 포함하여 구성되는, 다이나믹 콘텐츠 주소 지정가능 메모리 셀로부터 저장 데이터를 판독하는 방법.
  18. 다이나믹 콘텐츠 주소 지정가능 메모리 셀에서 하나의 탐색/비교 동작을 수행하는 방법에 있어서,
    a) 복수의 메모리 셀에 결합된 하나의 정합 라인을 하나의 프리챠지 전압 레벨로 프리챠지하는 단계,
    b) 상반되거나 유사한 논리 레벨의 탐색 데이터를 복수의 메모리 셀에 결합된 제1, 제2 탐색 라인에 위치시키는 단계,
    c) 상기 정합 라인에 결합된 상기 복수의 메모리 셀에 저장된 데이터를 탐색하고 상기 탐색 데이터와 비교하는 단계, 그리고 d) 만약 복수의 상기 메모리 셀의 적어도 하나가 상기 탐색 데이터와 상반되는 논리 위상의 데이터를 저장하는 경우 비교 수단을 통해 상기 정합 라인을 하나의 방전 라인에 결합시키는 단계를 포함하여 구성되는, 다이나믹 콘텐츠 주소 지정 가능 메모리 셀내의 탐색/비교 동작 수행방법.
  19. 적어도 두 개의 감지 증폭기의 하나에 각각 결합되고, 하나의 개방 비트라인 구성의 적어도 두 개의 감지 증폭기의 양 측면에 결합된 적어도 두 쌍의 비트라인과; 그리고,
    적어도 두 쌍의 비트라인들의 각각에 결합된 복수의 3진식 다이나믹 콘텐츠 주소지정가능 메모리 셀을 포함하여 구성되는, 콘텐츠 주소지정가능 메모리.
  20. 제19항에 있어서, 적어도 두 쌍의 감지 증폭기의 각 측면상의 적어도 두 쌍의 비트라인이 동일한 길이인, 콘텐츠 주소지정가능 메모리.
  21. 제19항에 있어서, 각 3진식 다이나믹 콘텐츠 주소지정가능 메모리 셀이 한 쌍의 탐색 라인, 하나의 정합라인, 하나의 워드 라인 그리고 하나의 방전 라인에 결합된, 콘텐츠 주소지정가능 메모리.
  22. 제21항에 있어서, 상기 쌍의 탐색 라인이 비트라인들에 평행하는, 콘텐츠 주소지정가능 메모리.
  23. 제21항에 있어서, 각 3진식 다이나믹 콘텐츠 주소지정가능 메모리 셀이,
    a) 적어도 두 쌍의 비트라인들 중의 하나에 실린 하나의 데이터 비트를 저장하기 위한 제1 저장부와;
    b) 적어도 두 쌍의 비트라인들 중의 다른 하나에 실린 하나의 데이터 비트를 저장하기 위한 제2 저장부와;
    c) 상기 두 개의 저장된 데이터 비트를 상기 쌍의 탐색라인에 실린 두 개의 탐색 비트와 비교하기 위한 하나의 비교 회로를 포함하는, 콘텐츠 주소지정가능 메모리.
  24. 제23항에 있어서, 상기 제1 및 제2 저장부가, 적어도 두 쌍의 비트라인의 하나에 연결된 하나의 드레인 터미널과 하나의 저장 노드에 연결된 하나의 소스 터미널을 가지는 하나의 엑세스 트랜지스터와; 상기 저장 노드와 하나의 셀 플레이트 전압 터미널 사이에 연결된 하나의 저장 캐패시터를 각각 포함하는, 콘텐츠 주소지정가능 메모리.
  25. 제24항에 있어서, 상기 저장 캐패시터가 적층 캐패시터(stacked capacitor)인, 콘텐츠 주소지정가능 메모리.
  26. 제23항에 있어서, 상기 비교 회로가 상기 정합라인을 상기 방전 라인에 결합시키기 위한 제2 풀 다운 회로와 평행인 제1 풀 다운 회로를 포함하는, 콘텐츠 주소지정가능 메모리.
  27. 제26항에 있어서, 상기 제1 및 제2 풀 다운 회로가, 한 쌍의 상기 탐색 라인들 중의 하나와 상기 저장 노드들 중의 하나에 각각 연결된 게이트 터미널을 구비하고, 상기 정합라인과 방전 라인 사이에 직렬로 연결된 한 쌍의 트랜지스터를 각각 포함하는, 콘텐츠 주소지정가능 메모리.
  28. 제21항에 있어서, 상기 방전 라인이, 하나의 전원 공급 터미널과 하나의 접지 터미널의 전압 레벨 사이의 미리 정해진 전압 레벨을 갖는 저전압 터미널에 선택적으로 결합되는, 콘텐츠 주소지정가능 메모리.
  29. 제28항에 있어서, 상기 방전 라인이 전류 제한기를 통해 접지 터미널에 결합되는, 콘텐츠 주소지정가능 메모리.
  30. 제29항에 있어서, 상기 전류 제한기가 전원 공급 터미널에 결합된 하나의 게이트를 구비한 하나의 트랜지스터를 포함하는, 콘텐츠 주소지정가능 메모리.
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