CN112259147B - 内容可寻址存储器、阵列及处理器系统 - Google Patents

Abstract

本申请提供一种内容可寻址存储器、阵列及处理器系统，包括存储单元和比较单元，两者连接；存储单元包括互补的第一存储节点和第二存储节点；四个开关包括：第一开关、第二开关、第三开关以及第四开关，第一开关与第二开关串联于电源与匹配线之间，第一开关的控制端与SL线连接，第二开关的控制端与第一存储节点连接；第三开关与第四开关串联于电源与匹配线之间，第三开关的控制端与SLB线连接，第四开关的控制端与第二存储节点连接，其中，SL线与SLB线互补。由于四个开关中，至少一个开关为电流导通能力可调节的PMOS管，与现有技术相比，可以在电源与匹配线之间的两条通路的一条处于导通状态时，更加快速地传输电流，减少了比较过程所耗费的时长。

Description

内容可寻址存储器、阵列及处理器系统

技术领域

本申请涉及集成电路领域，具体而言，涉及一种内容可寻址存储器、阵列及处理器系统。

背景技术

CPU访问内存的速度与CPU核心运行速度存在着较大的差异，CPU核心的运行速度远高于CPU访问内存的速度。为了提高CPU访问速度，可以设置高速缓存。高速缓存设置在仅次于CPU寄存器的位置，高速缓存的读写速度接近处理器的频率，但高速缓存的容量小于内存。

为了减少对高速缓存的存储空间的占用，CPU需要将虚拟地址转换为占用存储空间更小的物理地址。在将虚拟地址转换为物理地址的过程中，需要进行从转换后援缓冲器(Translation Lookaside Buffer，简称TLB)获取的部分虚拟地址与从地址总线获取的虚拟地址的对应位之间的比较。上述比较过程发生在内容可寻址存储器(content-addressable memory，简称CAM)。

CAM通过包括四个NMOS管的比较单元执行上述的比较过程。然而，NMOS管的电流导通能力是固定的，因此，导致从TLB获取的虚拟地址的部分地址，与从地址总线获取虚拟地址的部分地址的比较过程所耗费的时长是固定的。

发明内容

本申请实施例的目的在于提供一种内容可寻址存储器、阵列及处理器系统，用以改善现有技术中比较过程耗费的时长固定的问题。

第一方面，本申请实施例提供了一种内容可寻址存储器，包括存储单元和与所述存储单元对应的比较单元，所述存储单元与所述比较单元连接；所述存储单元包括互补的第一存储节点和第二存储节点，所述第一存储节点用于存储从转换后援缓冲器TLB获取的地址信息；所述比较单元包括四个开关，所述四个开关的开关特性相同，所述四个开关中的至少一个开关为电流导通能力可调节的PMOS管；所述四个开关包括：第一开关、第二开关、第三开关以及第四开关，所述第一开关的连通端与所述第二开关的连通端串联于电源与匹配线之间，所述第一开关的控制端与SL线连接，所述第二开关的控制端与所述第一存储节点连接，其中，所述SL线经反相器与地址总线连接，所述地址总线用于输出地址信息；所述第三开关的连通端与所述第四开关的连通端串联于所述电源与所述匹配线之间，所述第三开关的控制端与SLB线连接，所述第四开关的控制端与第二存储节点连接，其中，所述SL线与所述SLB线互补。

在上述的实施方式中，四个开关中的第一开关与第二开关串联于电源和匹配线之间，第一开关的控制端与SL线连接，SL线经反相器与输出地址信息的地址总线连接，第二开关的控制端与第一存储节点连接，可以根据第一开关、第二开关的导通或断开来判断第一存储节点存储的地址位与地址总线输出的地址位是否相同。若上述两个地址位相同，由于SL线与地址总线之间连接了反相器，因此第一开关与第二开关中一个导通，一个断开；第三开关与第四开关中一个断开，一个导通，使得电源与匹配线之间的两条通路均断开，匹配线为低电平。若上述两个地址位不同，由于SL线与地址总线之间连接了反相器，因此第一开关与第二开关同时导通或同时断开，即使第一开关与第二开关同时断开，但相应的，第三开关与第四开关会处于同时导通的状态，即电源与匹配线之间的两条通路总有一条处于导通状态，匹配线为高电平。由于四个开关中，至少一个开关为电流导通能力可调节的PMOS管，与现有技术相比，可以在电源与匹配线之间的两条通路的一条处于导通状态时，更加快速地传输电流，减少了比较过程所耗费的时长。

在一个可能的设计中，还包括调节电路，所述电流导通能力可调节的PMOS管的衬底偏置电压受所述调节电路控制。

在上述的实施方式中，可以通过调节电路调节PMOS管的衬底偏置电压的方式来调节PMOS管的电流导通能力。调节电路可以将PMOS管的衬底偏置电压调小，从而在衬偏效应的影响下，提高PMOS管传输电流的能力，传输电流的能力的提高，使得电源与匹配线之间的通路导通时，匹配线能更快速地变为高电平，从而减少比较过程耗费的时长。

在一个可能的设计中，所述第一开关、第二开关、第三开关以及第四开关均为PMOS管，所述第一开关、第二开关、第三开关以及第四开关的衬底偏置电压均受所述调节电路控制。

在上述的实施方式中，第一开关、第二开关、第三开关以及第四开关均可以为PMOS管，且均为电流导通能力可调节的PMOS管，使得电源与匹配线之间的通路导通时，匹配线能进一步更快速地变为高电平，从而进一步减少比较过程耗费的时长。而且四个PMOS管可以共用同一衬底，可以减小内容可寻址存储器占用的物理体积。

在一个可能的设计中，所述调节电路包括：多个分压单元、与每个所述分压单元对应的控制开关以及供电单元；所述多个分压单元依次串联，且所述多个分压单元串接于所述供电单元与地之间；所述多个分压单元中的每个分压单元均与对应的控制开关并联，所述控制开关用于在控制信号的控制下，令对应的分压单元正常工作或短接；所述可调节的PMOS管的衬底偏置电压对应的控制信号线与所述调节电路连接于所述供电单元与所述分压单元之间的目标节点。

在上述的实施方式中，多个分压单元依次串联，多个分压单元串接于供电单元与地之间，并且每个分压单元均与对应的控制开关并联，可以通过导通或断开控制开关令对应的分压单元正常工作或短接。目标节点的电压值与衬底偏置电压相等，被短接的分压单元越多，则目标节点的电压值越小，即衬底偏置电压越小，从而使得PMOS管导通电流的能力越强；被短接的分压单元越少，则目标节点的电压值越大，即衬底偏置电压越大，从而使得PMOS管导通电流的能力越弱。因此，可以通过改变控制开关的导通或断开来调节PMOS管导通电流的能力。

在一个可能的设计中，所述多个分压单元中的每个分压单元均为MOS管，所述MOS管的栅极以及漏极相连接作为一端，源极作为另一端；多个所述MOS管的任意相邻两个MOS管中，一个MOS管的栅极以及漏极与另一MOS管的源极连接；多个所述MOS管中的靠近所述供电单元的MOS管通过源极与所述供电单元连接，多个所述MOS管中的靠近所述地端的MOS管通过栅极以及漏极与所述地端连接。

在上述的实施方式中，分压单元可以为MOS管，且MOS管可以采用二极管接法，即MOS管的栅极以及漏极相连接作为一端，源极作为另一端。MOS管采用二极管接法，使得MOS管既可以实现分压的作用，又因为MOS管的体积小，进一步减小了内容可寻址存储器占用的物理体积。

在一个可能的设计中，所述多个控制开关中的每个控制开关均包括PMOS管和NMOS管，所述PMOS管与所述NMOS管并联，所述PMOS管的栅极与所述NMOS管的栅极连接一对差分控制信号。

在上述的实施方式中，可以通过PMOS管与NMOS管并联的方式组成控制开关，PMOS管与NMOS管并联组成的控制开关的导通电阻小，可以更好地实现对应的分压单元的短接。控制开关可以由PMOS管与NMOS管并联组成，也可以为其他的开关类型，例如，用单独的PMOS管作为控制开关，或者用单独的NMOS管作为控制开关，控制开关的具体类型不应该理解为是对本申请的限制。

在一个可能的设计中，所述供电单元包括电源和PMOS管；所述PMOS管的栅极接地，所述PMOS管的源极与所述电源连接，所述PMOS管的漏极与所述多个分压单元中靠近所述供电单元的分压单元连接。

在上述的实施方式中，供电单元可以包括电源和PMOS管，PMOS管的连通端串接于供电单元与分压单元之间，PMOS管的栅极始终接地，可以保持PMOS管的弱导通，提供微弱电流维持电压。供电单元可以包括电源和PMOS管，也可以包括电源和NMOS管，还可以为另一个电压值较小的电源，供电单元的具体组成不应当理解为是对本申请的限制。

在一个可能的设计中，所述调节电路还包括使能单元，所述使能单元包括一PMOS管和一NMOS管；所述PMOS管的栅极与使能信号线连接，所述PMOS管的源极与电源连接，所述PMOS管的漏极与所述目标节点连接；所述NMOS管串接于所述分压单元与地之间，所述NMOS管的栅极与所述使能信号线连接。

在上述的实施方式中，还可以包括使能单元，使能单元可以包括PMOS管和NMOS管，其中，NMOS管的连通端串接在分压单元与地之间，用于控制调节电路的导通或关断，PMOS管的连通端串接在电源与目标节点之间，可以在调节电路关断时，连通电源与目标节点之间的通路，直接令衬底偏置电压与电源电压相等，从而不进行电流导通能力可调节的PMOS管的电流调节。

第二方面，本申请实施例提供了一种内容可寻址存储器阵列，包括第一方面及第一方面中的任一可能的设计的内容可寻址存储器。

在上述的实施方式中，可以利用同属一行的多个内容可寻址存储器对虚拟地址的部分地址进行同时验证，同属一行的多个内容可寻址存储器与同一匹配线连接，若同属一行的多个内容可寻址存储器对应的地址位中有一位不同，匹配线均会被拉升成高电平；只有在同属一行的多个内容可寻址存储器对应的地址位中的每一个地址位均对应相同时，匹配线才会保持在低电平，通过上述的内容可寻址存储器阵列可以更加快速地执行虚拟地址的地址位之间的比较过程，减少比较耗费的时间。

第三方面，本申请实施例提供了一种处理器系统，包括第二方面的内容可寻址存储器阵列。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是现有技术中虚拟地址转换为物理地址的示意性框图；

图2是现有技术中的内容可寻址存储器的示意性结构框图；

图3是本申请实施例提供的内容可寻址存储器的示意性结构框图；

图4示出了内容可寻址存储器的比较单元中的开关的一种具体实施方式的示意图；

图5示出了内容可寻址存储器的比较单元中的开关的另一种具体实施方式的示意图；

图6是本申请实施例提供的内容可寻址存储器的一种具体实施方式的示意性结构框图；

图7示出了内容可寻址存储器的调节电路的示意性结构框图；

图8示出了内容可寻址存储器的调节电路的一种具体实施方式的示意性结构框图。

具体实施方式

CPU访问内存的速度与CPU核心运行速度存在着较大的差异，CPU核心的运行速度远高于CPU访问内存的速度。为了提高CPU访问速度，可以设置高速缓存。高速缓存设置在仅次于CPU寄存器的位置，高速缓存的读写速度接近处理器的频率，但高速缓存的容量小于内存。

为了减少对高速缓存的存储空间的占用，CPU需要将虚拟地址转换为占用存储空间更小的物理地址。在对照实施例中，将虚拟地址转换为物理地址的具体做法可以通过如下方式进行：

请参见图1，获取TLB的页表中存储的标识信息，其中，标识信息为虚拟地址的部分地址，具体可以为虚拟地址的19位至31位的地址。

从地址总线获取虚拟地址全部位数中的第19位至第31位，其中，地址总线存储有虚拟地址的全部位数。

比较从TLB获取的虚拟地址的19位至31位的地址与从地址总线获取虚拟地址的19位至31位的是否对应相同。

若对应相同，则根据图1示出的页表，获取标识信息对应的物理地址的高位地址(即页物理地址的13至31位)，物理地址的高位地址与从地址总线获取的虚拟地址的页内偏移(即虚拟地址的0位至12位)共同组成物理地址。

在上述的对照实施例中，从TLB获取的虚拟地址的19位至31位的地址与从地址总线获取虚拟地址的19位至31位的对应位的比较过程，可以通过如图2示出的内容可寻址存储器(content-addressable memory，简称CAM)实现。

内容可寻址存储器包括存储单元20和比较单元10，存储单元20和比较单元10连接。

存储单元20位于存储单元阵列(图未示)，存储单元阵列包括m列、n行存储单元20，同属一列的存储单元20与相同的BL线、BLB线连接，同属一行的存储单元20与相同的WL线连接。存储单元20的列数大于或等于标识信息对应的虚拟地址的部分地址的位数，不妨设存储单元20的列数为13列，对应虚拟地址的19位至31位：共13位地址。

同一行存储单元20中，13列存储单元20的每列存储单元20对应存储虚拟地址19位至31位中的一位。存储单元20通过互补的Q节点与QB节点来存储从TLB获取的虚拟地址。

比较单元10位于比较单元阵列(图未示)，比较单元阵列同样包括m列、n行比较单元10，同属一列的比较单元10与相同的SL线、SLB线连接，同属一行的比较单元10与相同的ML线连接，不同列的比较单元10对应的SL线、SLB线不同，不同行的比较单元10对应的ML线不同。SL线与SLB线互补。

比较单元阵列通过SL线经反相器(图未示)与地址总线连接，用于从地址总线获取虚拟地址全部位数中的第19位至第31位中的一位。

请参见图1，比较单元10包括N4、N5、N6、N7四个NMOS管，N4、N6的连通端串联于ML线与地端之间，N4的栅极与存储单元20的Q节点连接，N6的栅极与SL线连接；N5、N7的连通端串联于ML线与地端之间，N5的栅极与存储单元20的QB节点连接，N7的栅极与SLB线连接。

若地址总线输出的地址数据与Q节点存储的地址数据相等，由于地址总线经反相器与SL线连接，因此，会导致N4的栅极和N6的栅极接收的地址数据不相等，即N4与N6中一个处于导通状态，另一个处于断开状态，使得ML线维持高电平。

若地址总线输出的地址数据与Q节点存储的地址数据不相等，由于地址总线经反相器与SL线连接，因此，会导致N4的栅极和N6的栅极接收的地址数据相等，即N4与N6均处于导通状态，或N4与N6均处于断开状态。

当N4与N6均处于导通状态时，会将ML线拉低至地电位，使得ML线变为低电平。

当N4与N6均处于断开状态时，由于N5的栅极连接的电平与N4的栅极连接的电平相反，且N7的栅极连接的电平与N6连接的电平相反，因此，N5与N7均处于导通状态，同样会拉低ML线的电平，使ML线变为低电平。

综上，在对照实施例中，可以根据ML线的电平状态，判断同属一行的比较单元10所比较的19位至31位的虚拟地址是否相同。

在对照实施例中，比较单元10使用的是NMOS管。NMOS管的电流导通能力是固定的，因此，对照实施例中，从TLB获取的虚拟地址的部分地址，与从地址总线获取虚拟地址的部分地址的比较过程所耗费的时长是固定的，不利于虚拟地址向物理地址进行转换的转换性能的提升。

本申请实施例提供的内容可寻址存储器的比较单元的四个开关中，至少一个开关为电流导通能力可调节的PMOS管，与现有技术相比，可以在电源与匹配线之间的两条通路的一条处于导通状态时，更加快速地传输电流，减少了比较过程所耗费的时长。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

请参见图3，图3示出了本申请实施例提供的内容可寻址存储器，包括存储单元20和与存储单元20对应的比较单元10，存储单元20与比较单元10连接。

存储单元20包括互补的第一存储节点Q和第二存储节点QB，第一存储节点用于存储从TLB获取的地址信息。第一存储节点Q与第二存储节点QB存储的电平信号相反，若第一存储节点Q存储的为1，则第二存储节点QB存储的便为0；若第一存储节点Q存储的为0，则第二存储节点QB存储的便为1。

比较单元10包括四个开关，四个开关的开关特性相同，四个开关中的至少一个开关为电流导通能力可调节的PMOS管。由于四个开关中至少一个开关是PMOS管，且四个开关的开关特性相同，因此四个开关均为在控制端接收到低电平时导通，控制端接收到高电平时断开的开关。

不妨以四个开关中的一开关为例进行说明：

请参见图4，在一种具体实施方式中，在控制端接收到低电平时导通，控制端接收到高电平时断开的开关110可以为PMOS管，该PMOS管的栅极与SL线连接，该PMOS管的连通端串接在电源电压VDD与另一开关之间。

请参见图5，在另一种具体实施方式中，在控制端接收到低电平时导通，控制端接收到高电平时断开的开关110也可以包括反相器和NMOS管，反相器的输入端与SL线连接，反相器的输出端与NMOS管的栅极连接，该NMOS管的连通端串接在电源电压VDD与另一开关之间。

与PMOS管的开关特性相同的开关可以由反相器和NMOS管组成，也可以由其他元件组成，例如，可以由反相器与NPN三极管组成，或者也可以是PNP三极管，组成开关的具体元件不应该理解为是对本申请的限制。

可选地，本申请实施例提供的内容可寻址存储器还可以包括调节电路，可以通过调节电路控制上述PMOS管的衬底偏置电压Vpp，从而调整PMOS管的电流导通能力。调节电路控制PMOS管的衬底偏置电压Vpp的方式将在下文中进行详细描述。

请参见图3，四个开关包括：第一开关110、第二开关120、第三开关130以及第四开关140。

第一开关110的连通端与第二开关120的连通端串联于电源VDD与匹配线ML之间，第一开关110的控制端与SL线连接，第二开关120的控制端与第一存储节点Q连接。其中，SL线经反相器与地址总线连接，地址总线用于输出地址信息。匹配线ML在不进行第一存储节点Q存储的地址位与地址总线输出的地址位的比较时，被预充至VSS。

第三开关130的连通端与第四开关140的连通端串联于电源VDD与匹配线ML之间，第三开关130的控制端与SLB线连接，第四开关140的控制端与第二存储节点QB连接，其中，SL线与SLB线互补。

四个开关中的第一开关110与第二开关120串联于电源VDD和匹配线ML之间，第一开关110的控制端与SL线连接，SL线经反相器与输出地址信息的地址总线连接。第二开关120的控制端与第一存储节点Q连接。因此，可以根据第一开关110、第二开关120的导通或断开来确定第一存储节点Q存储的地址位与地址总线输出的地址位是否相同。

若第一存储节点Q存储的地址位与地址总线输出的地址位相同，由于SL线与地址总线之间连接了反相器，因此第一开关110与第二开关120中一个导通，一个断开。

不妨设第一存储节点Q存储的地址位与地址总线输出的地址位均为1，则地址总线输出的地址位1经反相器反向后，翻转为0，即SL线传输的是信号0。

由于四个开关的开关特性相同，均为控制端接收到低电平时导通，控制端接收到高电平时断开的开关，因此，第一开关110的控制端接收到0，第一开关110导通；第二开关120的控制端接收到1，第二开关120断开。

由于第三开关130的控制端与SLB线连接，且SLB线与SL线互补，则SLB线传输的是信号1；由于第四开关140的控制端与第二存储节点QB连接，且QB与Q互补，则QB存储的为信号0。因此，第三开关130的控制端接收到信号1，第三开关130断开；第四开关140的控制端接收到信号0，第四开关140导通。

不妨设第一存储节点Q存储的地址位与地址总线输出的地址位均为0，则地址总线输出的地址位0经反相器反向后，翻转为1，即SL线传输的是信号1。

由于四个开关的开关特性相同，均为控制端接收到低电平时导通，控制端接收到高电平时断开的开关，因此，第一开关110的控制端接收到1，第一开关110断开；第二开关120的控制端接收到0，第二开关120导通。

由于第三开关130的控制端与SLB线连接，且SLB线与SL线互补，则SLB线传输的是信号0；由于第四开关140的控制端与第二存储节点QB连接，且QB与Q互补，则QB存储的为信号1。因此，第三开关130的控制端接收到信号0，第三开关130导通；第四开关140的控制端接收到信号1，第四开关140断开。

综上，在第一存储节点Q存储的地址位与地址总线输出的地址位相同的情况下，无论两者是同时为1，还是同时为0，电源VDD与匹配线ML之间的两条通路均会断开，匹配线为低电平。

若在第一存储节点Q存储的地址位与地址总线输出的地址位不同，由于SL线与地址总线之间连接了反相器，因此对于第一开关110与第二开关120来说，会接收到相同的电平信号，即第一开关110与第二开关120会同时导通，或同时断开。

在第一开关110与第二开关120同时导通的情况下，电源VDD与匹配线ML之间的通路导通，会将匹配线拉升为高电平。

在第一开关110与第二开关120同时断开的情况下，相应的，第三开关130与第四开关140会处于同时导通的状态，会将匹配线拉升为高电平。

综上，在第一存储节点Q存储的地址位与地址总线输出的地址位不同的情况下，电源VDD与匹配线ML之间的两条通路总有一条处于导通状态，匹配线为高电平。因此，可以根据匹配线的电平的高低确定第一存储节点Q存储的地址位与地址总线输出的地址位是否相同。

由于四个开关中，至少一个开关为电流导通能力可调节的PMOS管，与现有技术相比，可以将上述PMOS管的电流导通能力调节得更强，使得在电源VDD与匹配线ML之间的两条通路的一条处于导通状态时，更加快速地传输电流，减少了比较过程所耗费的时长。

四个开关中的至少一个开关为电流导通能力可调节的PMOS管，即四个开关中，可以有一个开关是电流导通能力可调节的PMOS管，也可以有两个开关、三个开关或全部四个开关是电流导通能力可调节的PMOS管。

请参见图6，在一种具体实施方式中，第一开关110、第二开关120、第三开关130以及第四开关140均为PMOS管，且所述第一开关110、第二开关120、第三开关130以及第四开关140的衬底偏置电压Vpp均受所述调节电路控制。其中，第一开关110对应图6中的PMOS管P6，第二开关120对应图6中的PMOS管P4，第三开关130对应图6中的PMOS管P7，第四开关140对应图6中的PMOS管P5。

第一开关110、第二开关120、第三开关130以及第四开关140均可以为PMOS管，且均为电流导通能力可调节的PMOS管，使得电源与匹配线之间的两条通路中的一条通路导通时，匹配线能进一步更快速地变为高电平，从而进一步减少比较过程耗费的时长。而且，四个PMOS管可以共用同一衬底，可以减小内容可寻址存储器占用的物理体积。

接下来将对调节电路进行详细说明：

请参见图7，调节电路可以包括多个分压单元310、多个控制开关320以及供电单元330，分压单元310的数量与控制开关320的数量相同，多个分压单元310与多个控制开关320一一对应。

多个分压单元310依次串联，且多个分压单元310串接于所述供电单元330与地之间。

多个分压单元310中的每个分压单元310均与对应的控制开关320并联，控制开关320用于在控制信号的控制下，令对应的分压单元310正常工作或短接。

可调节的PMOS管的衬底偏置电压Vpp对应的控制信号线与调节电路连接于供电单元330与分压单元310之间的目标节点N。

调节电路可以通过调节PMOS管的衬底偏置电压的方式来调节PMOS管的电流导通能力。具体地，调节电路可以将PMOS管的衬底偏置电压调小，从而在衬偏效应的影响下，提高PMOS管传输电流的能力，传输电流的能力的提高，使得电源VDD与匹配线ML之间的一条通路导通时，匹配线能更快速地变为高电平，从而减少比较过程耗费的时长。

请参见图7，多个分压单元310依次串联，多个分压单元310串接于供电单元330与地之间，并且每个分压单元310均与对应的控制开关320并联,。可以通过导通或断开控制开关320，令该控制开关320对应的分压单元310正常工作或短接。

目标节点N的电压值与衬底偏置电压相等，且目标节点N位置的电压与落在分压单元310上的电压相等。被短接的分压单元310越多，则目标节点的电压值越小，即衬底偏置电压越小，从而使得PMOS管导通电流的能力越强；被短接的分压单元310越少，则目标节点的电压值越大，即衬底偏置电压越大，从而使得PMOS管导通电流的能力越弱。因此，可以通过改变控制开关320的导通或断开来调节PMOS管导通电流的能力。

可选地，请参见图8，在一种具体实施方式中，每个分压单元310均可以为MOS管，四个分压单元310对应四个MOS管，四个MOS管按照从地端至目标节点N的顺序，依次为P10、P11、P12、P13。

MOS管的栅极以及漏极相连接作为一端，源极作为另一端。多个MOS管的任意相邻两个MOS管中，一个MOS管的栅极以及漏极与另一MOS管的源极连接。

多个所述MOS管中的靠近供电单元330的MOS管通过源极与供电单元330连接，多个所述MOS管中的靠近地端的MOS管通过栅极以及漏极与所述地端连接。

分压单元310可以为MOS管，且MOS管可以采用二极管接法，即MOS管的栅极以及漏极相连接作为一端，源极作为另一端。MOS管采用二极管接法，使得MOS管既可以实现分压的作用，又因为MOS管的体积小，进一步减小了内容可寻址存储器占用的物理体积。

可以理解，分压单元310可以为采用二极管接法的MOS管，也可以为其他元件，例如二极管、三极管、电阻等元件。分压单元310在能够满足分压功能的前提下，具体的元件类型不应当理解为是对本申请的限制。

可选地，请参见图8，在一种具体实施方式中，多个控制开关320中的每个控制开关320均包括PMOS管和NMOS管，PMOS管与NMOS管并联，PMOS管的栅极与NMOS管的栅极连接一对差分控制信号。

PMOS管P14与NMOS管N14并联组成控制开关，该控制开关对应控制PMOS管P10的短接与否；PMOS管P14与NMOS管N14分别受控制信号S0和S0B控制，其中，S0与S0B互补。

PMOS管P15与NMOS管N15并联组成控制开关，该控制开关对应控制PMOS管P11的短接与否；PMOS管P15与NMOS管N15分别受控制信号S1和S1B控制，其中，S1与S1B互补。

PMOS管P16与NMOS管N16并联组成控制开关，该控制开关对应控制PMOS管P12的短接与否；PMOS管P16与NMOS管N16分别受控制信号S2和S2B控制，其中，S2与S2B互补。

PMOS管P17与NMOS管N17并联组成控制开关，该控制开关对应控制PMOS管P13的短接与否；PMOS管P17与NMOS管N17分别受控制信号S3和S3B控制，其中，S3与S3B互补。

可过PMOS管与NMOS管并联的方式组成控制开关320，PMOS管与NMOS管并联组成的控制开关320的导通电阻小，可以更好地实现对应的分压单元310的短接。

可以理解，控制开关320可以由PMOS管与NMOS管并联组成，也可以为其他的开关类型，例如，用单独的PMOS管作为控制开关，或者用单独的NMOS管作为控制开关，控制开关320在满足能够根据控制信号导通或断开的前提下，其具体类型不应该理解为是对本申请的限制。控制信号可以由人为控制，也可以由寄存器控制，控制信号的具体来源不应该理解为是对本申请的限制。

可选地，请参见图8，供电单元330可以包括电源VDD和PMOS管P18；PMOS管P18的栅极接地，所述PMOS管P18的源极与所述电源VDD连接，所述PMOS管P18的漏极与所述多个分压单元310中靠近所述供电单元330的分压单元310连接。

供电单元330可以包括电源VDD和PMOS管P18，PMOS管P18的连通端串接于供电单元330与分压单元310之间，PMOS管P18的栅极始终接地，可以保持PMOS管的弱导通，提供微弱电流维持电压。

供电单元330可以包括电源和PMOS管，也可以包括电源和NMOS管，且NMOS管的栅极可以始终连接较高电平；还可以为另一个电压值较小的电源，供电单元330的具体组成不应当理解为是对本申请的限制。

可选地，请参见图8，调节电路还可以包括使能单元，使能单元包括一PMOS管P19和一NMOS管N4；PMOS管P19的栅极与使能信号线BIAS_EN连接，PMOS管P19的源极与电源VDD连接，PMOS管P19的漏极与所述目标节点N连接；NMOS管N4串接于分压单元310与地之间，NMOS管N4的栅极与使能信号线BIAS_EN连接。

当BIAS_EN＝0时，P19开启，N4关闭，偏置电路不起作用，Vpp可以被P19充电到电源电压VDD。当系统需要更快的比较性能时候，令Bias_en＝1，此时，N4导通，P19关闭，Vpp慢慢降低，Vpp的最终电压为断开的若干个控制开关320对应的MOS管的电压叠加。

使能单元可以包括PMOS管P19和NMOS管N4，其中，NMOS管N4的连通端串接在分压单元310与地之间，用于控制调节电路的导通或关断，PMOS管P19的连通端串接在电源与目标节点之间，可以在调节电路关断时，连通电源与目标节点之间的通路，直接令衬底偏置电压与电源电压相等，从而不进行电流导通能力可调节的PMOS管P19的电流调节。

本申请实施例还提供了一种内容可寻址存储器阵列，该内容可寻址存储器阵列包括存储单元20阵列和比较单元10阵列；存储单元20阵列包括m列、n行的上述的存储单元20；所述比较单元10阵列包括m列、n行的上述的比较单元10、m根SL线、m根SLB线以及n根匹配线，比较单元10阵列中的每个比较单元10与存储单元20阵列中的对应位置的存储单元20连接；在所述比较单元10阵列中，同属一列的多个比较单元10与相同的SL线、相同的SLB线连接，同属一行的多个比较单元10与相同的匹配线连接。

可以利用同属一行的多个内容可寻址存储器对虚拟地址的部分地址进行同时验证，同属一行的多个内容可寻址存储器与同一匹配线连接，若同属一行的多个内容可寻址存储器对应的地址位中有一位不同，匹配线均会被拉升成高电平；只有在同属一行的多个内容可寻址存储器对应的地址位中的每一个地址位均对应相同时，匹配线才会保持在低电平，通过上述的内容可寻址存储器阵列可以更加快速地执行虚拟地址的地址位之间的比较过程，减少比较耗费的时间。

本申请实施例还提供了一种处理器系统，该处理器系统包括上述的内容可寻址存储器阵列。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种内容可寻址存储器，其特征在于，包括存储单元和与所述存储单元对应的比较单元，所述存储单元与所述比较单元连接；

所述存储单元包括互补的第一存储节点和第二存储节点，所述第一存储节点用于存储从转换后援缓冲器TLB获取的地址信息；

所述比较单元包括四个开关，所述四个开关的开关特性相同，所述四个开关中的至少一个开关为电流导通能力可调节的PMOS管；

所述四个开关包括：第一开关、第二开关、第三开关以及第四开关，所述第一开关的连通端与所述第二开关的连通端串联于电源与匹配线之间，所述第一开关的控制端与SL线连接，所述第二开关的控制端与所述第一存储节点连接，其中，所述SL线经反相器与地址总线连接，所述地址总线用于输出地址信息；

所述第三开关的连通端与所述第四开关的连通端串联于所述电源与所述匹配线之间，所述第三开关的控制端与SLB线连接，所述第四开关的控制端与第二存储节点连接，其中，所述SL线与所述SLB线互补；所述PMOS管用于在所述电源与所述匹配线导通时，加速所述电源与所述匹配线的电流传输；

所述内容可寻址存储器，还包括调节电路，所述电流导通能力可调节的PMOS管的衬底偏置电压受所述调节电路控制。

2.根据权利要求1所述的内容可寻址存储器，其特征在于，所述第一开关、第二开关、第三开关以及第四开关均为PMOS管，所述第一开关、第二开关、第三开关以及第四开关的衬底偏置电压均受所述调节电路控制。

3.根据权利要求1所述的内容可寻址存储器，其特征在于，所述调节电路包括：多个分压单元、与每个所述分压单元对应的控制开关以及供电单元；

所述多个分压单元依次串联，且所述多个分压单元串接于所述供电单元与地之间；

所述多个分压单元中的每个分压单元均与对应的控制开关并联，所述控制开关用于在控制信号的控制下，令对应的分压单元正常工作或短接；

所述可调节的PMOS管的衬底偏置电压对应的控制信号线与所述调节电路连接于所述供电单元与所述分压单元之间的目标节点。

4.根据权利要求3所述的内容可寻址存储器，其特征在于，所述多个分压单元中的每个分压单元均为MOS管，所述MOS管的栅极以及漏极相连接作为一端，源极作为另一端；

多个所述MOS管的任意相邻两个MOS管中，一个MOS管的栅极以及漏极与另一MOS管的源极连接；

多个所述MOS管中的靠近所述供电单元的MOS管通过源极与所述供电单元连接，多个所述MOS管中的靠近地端的MOS管通过栅极以及漏极与所述地端连接。

5.根据权利要求3所述的内容可寻址存储器，其特征在于，所述多个控制开关中的每个控制开关均包括PMOS管和NMOS管，所述PMOS管与所述NMOS管并联，所述PMOS管的栅极与所述NMOS管的栅极连接一对差分控制信号。

6.根据权利要求3所述的内容可寻址存储器，其特征在于，所述供电单元包括电源和PMOS管；

所述PMOS管的栅极接地，所述PMOS管的源极与所述电源连接，所述PMOS管的漏极与所述多个分压单元中靠近所述供电单元的分压单元连接。

7.根据权利要求3所述的内容可寻址存储器，其特征在于，所述调节电路还包括使能单元，所述使能单元包括一PMOS管和一NMOS管；

所述PMOS管的栅极与使能信号线连接，所述PMOS管的源极与电源连接，所述PMOS管的漏极与所述目标节点连接；

所述NMOS管串接于所述分压单元与地之间，所述NMOS管的栅极与所述使能信号线连接。

8.一种内容可寻址存储器阵列，其特征在于，包括存储单元阵列和比较单元阵列；

所述存储单元阵列包括m列、n行如权利要求1-7任一项所述的存储单元；

所述比较单元阵列包括m列、n行如权利要求1-7任一项所述的比较单元、m根SL线、m根SLB线以及n根匹配线，所述比较单元阵列中的每个比较单元与存储单元阵列中的对应位置的存储单元连接；

在所述比较单元阵列中，同属一列的多个比较单元与相同的SL线、相同的SLB线连接，同属一行的多个比较单元与相同的匹配线连接。

9.一种处理器系统，其特征在于，包括权利要求8所述的内容可寻址存储器阵列。

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