JPH01133285A

JPH01133285A - 半導体記憶装置

Info

Publication number: JPH01133285A
Application number: JP62291345A
Authority: JP
Inventors: Masahiko Yoshimoto; 雅彦吉本; Tetsuya Matsumura; 哲哉松村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、占有面積の小さいダイナミック型の半導体
記憶装置に関するものである。

［従来の技術］第８図は、最初に入力されたデータが最初に読出される
ＦＩＦＯ（ｆｉｒｓｔ　　ｉｎ　　ｆｉｒｓｔ　　ｏｕ
ｔ）メモリ等に用いられる従来の３トランジスタ型メモ
リセルの回路図である。

このメモリセルは、データ蓄積用のトランジスタ１と、
データ書込用のトランジスタ２と、データ読出用のトラ
ンジスタ３と、記憶容量４とからなり、これらのトラン
ジスタ１，２．３としてｎチャネル型ＭＯ８電界効果ト
ランジスタが用いられている。このメモリセルにおいて
は、記憶容量４における電荷の有無によって「１」およ
び「０」の情報が表わされる。データ蓄積用のトランジ
スタ１のゲートにはデータ書込用のトランジスタ２のソ
ース・ドレインを介して書込データビット線５が接続さ
れており、データ書込用のトランジスタ２のゲートには
書込用の選択線６が接続されている。データ書込用のト
ランジスタ２は書込ゲートとして働く。また、データ蓄
積用のトランジスタ１のソースにはデータ読出用のトラ
ンジスタ３のソース・ドレインを介して読出データビッ
ト線７が接続されており、データ読出用のトランジスタ
３のゲートには読出用の選択線８が接続されている。デ
ータ読出用のトランジスタ３は読出ゲートとして働く。

次にこのメモリセルの動作について説明する。

読出データビット線７は通常、正本位ｖＰ、にプリチャ
ージされており、書込用の選択線６および読出用の選択
線８は通常、０本位に保たれている。

書込時には、書込用の選択線６を正電位にし、続出用の
選択線８をＯ電位に保っておく。「１」を書込む場合に
は、書込データビット線５を所定の正電位に保つと、こ
の電位がデータ書込用のトランジスタ２を通してデータ
蓄積用のトランジスタ１に伝達され、記憶容量４が充電
される。

また、「０」を書込む場合には、書込データビット線５
を０本位に保つと、この０本位がデータ書込用のトラン
ジスタ２を通してデータ蓄積用のトランジスタ１に伝達
され、記憶容量４が放電される。

その後、書込用の選択線６を０本位に戻すことにより「
１」または「０」の情報がメモリセル９内に保持される
。記憶容量４はデータ書込用のトランジスタ２のサブス
レッショルド電流等によるリーク電流により放電あるい
は充電されて徐々に情報が消失してしまうので、一定時
間内にリフレッシュするかまたはデータを読出す必要が
ある。

読出時には、読出用の選択線８を正電位にし、書込用の
選択線６をＯ電位に保っておく。メモリセル９内に「１
」がストアされて記憶容量４が正電位に充電されている
場合には、予め正電位ＶＦ８にプリチャージされていた
続出データビット線７は、データ読出用のトランジスタ
３およびデータ蓄積用のトランジスタ１を通してＯ電位
まで放電される。一方、メモリセル９内に「０」がスト
アされて記憶容量４の電位が０本位である場合には、デ
ータ蓄積用のトランジスタ１が非導通の状態であるので
、読出データビット線７の電位はプリチャージ電圧ＶＰ
、を維持する。したがって、読出データビット線７の電
位を調べることによって、メモリセル９に記憶された情
報を知ることができる。

第９図に読出データビット線７をプリチャージするため
の回路および読出データビット線７の電位を増幅するた
めのセンスアンプ回路の一例を示す。

プリチャージ用トランジスタ７１のゲートに与えられる
プリチャージ信号ＰＣがｒＨＪ　レベルに立上がると、
そのトランジスタ７１が導通し、読出データビット線７
が電源電位ＶＣＣにプリチャージされる。メモリセルか
ら読出データビット線７に情報が読出されると、インバ
ータ７２の出力は読出データビット線７の電位に応じて
ｒＨＪレベルまたはｒＬＪレベルとなる。トランジスタ
７３のゲートに与えられるセンスイネーブル信号ＳＥが
ｒＨＪレベルに立上がると、インバータ７２の出力がイ
ンバータ７４および７５からなるラッチ回路に保持され
る。

［発明が解決しようとする問題点コ従来の３トランジスタ型メモリセルは以上のように構成
されているので、１メモリセルあたり４素子（３Ｔｒ、
ＩＣ）必要である。そのためにセルサイズが大きくなり
、半導体記憶装置の大容量化に不向きであるなどの問題
点があった。

この発明の主たる目的は、大容量化に適したメモリセル
を含む半導体記憶装置を得ることである。

［問題点を解決するため手段］上記１−１的を達成するために、この発明に係る半導体
記憶装置は、情報を記憶するための少なくとも１つのメ
モリセルと、少なくとも１つのメモリセルに接続され、
メモリセルに情報を書込むための少なくとも１本の書込
用ビット線と、少なくとも１つのメモリセルに接続され
メモリセルに記憶される情報を読出すための少なくとも
１本の読出用ビット線とを備え、メモリセルは、情報を
蓄積するための容量手段と、書込用ビット線と容量手段
との間に接続されかつ書込用ビット線を介して与えられ
る情報を容量手段に転送するための第１のトランジスタ
と、読出用ビット線と容量手段との間に接続されかつ容
量手段に蓄えられた情報を読出用ビット線に転送するた
めの第２のトランジスタとを含むものである。

この発明の他の局面に従う半導体記憶装置は、少なくと
も１列に配列さ扛かつ情報を記憶するための複数のメモ
リセルと、複数のメモリセルの各列に対応して設けられ
かつ複数のメモリセルに情報を書込むための少なくとも
１本の書込用ビット線と、複数のメモリセルの各列に対
応して設けられかつ複数のメモリセルに記憶される情報
を読出すための少なくとも１本の読出用ビット線と、各
列の各メモリセルに対応して設けられた複数の第１の選
択線と、各列の各メモリセルに対応して設けられた複数
の第２の選択線と、複数の第１の選択線のいずれかに書
込用選択信号を与える書込用選択手段と、複数の第２の
選択線のいずれかに読出用選択信号を与える読出用選択
手段とを備え、各メモリセルは、情報を蓄積するための
容量手段と、書込用ビット線と容量手段との間に接続さ
れかつ書込用ビット線を介して与えられる情報を第１の
選択線に与えられる書込用選択信号に応答して容量手段
に転送する第１のトランジスタと、読出用ビット線と容
量手段との間に接続されかつ容量手段に蓄えられた情報
を第２の選択線に与えられる読出用選択信号に応答して
読出用ビット線に転送する第２のトランジスタとを含む
ものである。

［作用コこの発明に係る半導体記憶装置に含まれる各メモリセル
は、２つのトランジスタと１つの容量手段とからなるの
で、セルサイズが小さくなる。したがって、人容２の半
導体記憶装置を構成することが可能となる。

［実施例］以下、この発明の実施例について図面を用いて説明する
。

第１図は、この発明の一実施例によるＦＩＦＯメモリに
含まれるメモリセルの回路図である。このメモリセルは
、データ書込用のトランジスタ１１と、データ読出用の
トランジスタ１２と、記憶容量１３とからなる。これら
のトランジスタ１１゜１２としてｎチャネル型ＭＯ３電
界効果トランジスタ（ＭＯＳＦＥＴ）が用いられる。デ
ータ書込用トランジスタ１１のソース（またはドレイン
）とデータ読出用トランジスタ１２のソース（またはド
レイン）と記憶容Ｊ：Ｌ１３の一端とがノードＮ１で接
続されている。また、データ書込用トランジスタ１１の
ドレイン（またはソース）は書込ビット線ＷＢＬに接続
され、データ読出用トランジスタ１２のドレイン（また
はソース）は読出ビット線ＲＢＬに接続されている。さ
らに、データ書込用トランジスタ１１のゲートは書込用
ワード線ＷＷＬに接続され、データ読出用トランジスタ
１２のゲートは読出用ワード線ＲＷＬに接続されている
。メモリセルの領域は１４で示されている。

次に、このメモリセルの動作を説明する。書込時には、
書込用ワード線ＷＷＬを正電位にすると、データ書込用
のトランジスタ１１がオンし、書込ビット線ＷＢＬ上の
「１」または「０」の情報が記憶容量１３に蓄積される
。また、読出時には、読出用ワード線ＲＷＬを正電位に
すると、データ読出用のトランジスタ１２がオンする。

記憶容量１３に「１」の情報が蓄積されていると、予め
プリチャージされている読出ビット線ＲＢＬの電位が上
昇し、記憶容量１３に「０」の情報が蓄積されていると
、読出ビット線ＲＢＬの電位が低下する。この読出ビッ
ト線ＲＢＬの電位変化を後述する方法で検出することに
より、読出が行なわれる。

次に、第１図のメモリセルを用いたＦＩＦＯメモリにつ
いて説明する。ＦＩＦＯメモリは、送られてくるデータ
を順に記憶しながら、それまで記憶したデータを出力要
求に応じて先若順に送り出すものであり、主として、処
理速度が異なるシステム間でのデータ交換のためのバッ
ファ機能として用いることができる。

第２図は、ｍワード×ｎビットに構成されたＦＩＦＯメ
モリを示すブロック図である。第２図において、メモリ
セルアレイ２１は第１図のメモリセルが複数個、複数行
および複数列に配列されたものである。書込用リングポ
インタ２２はｍ段のシフトレジスタからなり、メモリセ
ルアレイ２１の中からデータを書込むべきメモリセルを
指定するものである。読出用リングポインタ２３は同じ
くｍ段のシフトレジスタからなり、メモリセルアレイ２
１の中からデータを読出すべきメモリセルを指定するも
のである。書込用リングポインタ２２の出力線は書込用
ワード線としてメモリセルアレイ２１内のメモリセルに
接続され、読出用リングポインタ２３の出力線は読出用
ワード線としてメモリセルアレイ２１内のメモリセルに
接続されている。

また、データ入力回路２４は書込用リングポインタ２２
によって指定された複数のメモリセルにデータＤ、〜Ｄ
ｎを書込むためのものである。データ出力回路２５は読
出用リングポインタ２３によって指定された複数のメモ
リセルからデータＱ、〜Ｑ、を読出すためのものである
。メモリセルへのデータの書込およびメモリセルからの
データの読出は、それぞれ書込コントロール回路２６お
よび読出コントロール回路２７によって互いに独立に制
御される。リセット回路２８は書込用リングポインタ２
２および読出用リングポインタ２３をリセットするため
のものである。

なお、書込データのオーバフローを防ぐためのコントロ
ール回路を必要に応じて設けてもよい。

第３図は、メモリセルアレイ２１における１列の部分を
詳細に示した回路図である。第３図に示すように、メモ
リセルアレイ２１の１列には、ｍ個のメモリセル＃０〜
＃（ｍ−１）が含まれている。これらのメモリセル＃０
〜＃（ｍ−１）は第１図に示されたメモリセル１４と等
価である。ｋ番Ｈのメモリセル＃ｋ　（ｋ−０，１，−
、ｍ−１）に着目すると、データ書込用トランジスタ１
１のゲートは書込用ワード線ＷＷＬ、に接続され、デー
タ読出用トランジスタ１２のゲートは読出用ワード線Ｒ
ＷＬ、に接続されている。すべてのメモリセル＃０〜＃
（ｍ−１）のデータ書込用トランジスタ１１のドレイン
は、共通の書込ビット線ＷＢＬに接続されている。

さらに、偶数番口のメモリセル＃ｋ（ｋは偶数）のデー
タ読出用トランジスタ１２のドレインは読出ビット線Ｒ
ＢＬＯに接続され、奇数番目のメモリセル＃ｋ　（ｋは
奇数）のデータ読出用トランジスタ１２のドレインは読
出ビット線ＲＢＬＩに接続されている。

また、書込ビット線ＷＢＬは、書込データドライバ３１
によって駆動される。読出ビット線ＲＢＬＯ，ＲＢＬＩ
にはセンスアンプ３２およびセレフタ３３が接続されて
いる。センスアンプ３２は、読出ビット線ＲＢＬＯ，Ｒ
ＢＬＩ間の電位差を差動増幅するものである。セレクタ
３３は、偶数番目のメモリセル＃ｋ（ｋは偶数）の情報
が読出されたときには読出ビット線ＲＢＬＯ上のデータ
を出力し、奇数番目のメモリセル＃ｋ　（ｋは奇数）の
情報が読出されたときには読出ビット線ＲＢＬｌ上のデ
ータを出力する。なお、書込データドライバ３１は第２
図のデータ入力回路２４に含まれ、センスアンプ３２お
よびセレクタ３３はデータ出力回路２５に含まれる。

第４図はセンスアンプ３２の一例を示す回路図である。

このセンスアンプ３２は、ｐチャネル型ＭＯＳＦＥＴ４
１．４４．４５およびｎチャネル型ＭＯ８ＦＥＴ４２．
４３，４６．４７からなる。トランジスタ４４および４
６のドレインは共に読出ビット線ＲＢＬＯに接続され、
トランジスタ４５および４７のドレインは共に読出ビッ
ト線ＲＢＬＩに接続されている。トランジスタ４４およ
び４６のゲートは共に読出ビット線ＲＢＬＩに接続され
、トランジスタ４５および４７のゲートは読出ピッ）４
１ＢＬＯに接続されている。トランジスタ４４および４
５のソースは共にトランジスタ４１を介して電源電位Ｖ
ＣＣに結合され、トランジスタ４６および４７のソース
はトランジスタ４２を介して接地されている。トランジ
スタ４２のゲートにはセンスイネーブル信号ＳＥが与え
られ、トランジスタ４１のゲートにはセンスイネーブル
信号の反転信号ＳＥが与えられる。これらのトランジス
タ４４〜４７により、クロスカップルされたラッチが構
成される。一方、トランジスタ４３は読出ビット線ＲＢ
ＬＯおよびＲＢＬＩの間に接続されている。このトラン
ジスタ４３のゲートにはイコライズ信号ＥＱが与えられ
る。

この実施例のＦＩＦＯメモリの動作について第１図、第
２図、第３図および第４図を用いて説明する。

電源投入後または書込動作の前にリセット回路２８にリ
セットパルスＲＳが入力され、書込用リングポインタ２
２および続出用リングポインタ２３が０番地にリセット
される（第２図参照）。次に、書込信号Ｗの立下がりエ
ツジに応答して入力データＤ、〜Ｄ、の書込が開始され
る。書込用リングポインタ２２における指定番地が進む
とともに、書込用ワード線ＷＷＬｏ−ＷＷＬ□−１が順
に選択され、入力データが書込ビット線ＷＢＬを介して
メモリセル＃０〜＃（ｍ−１）にシーケンシャルにスト
アされる（第３図参照）。

一方、読出ｆコ号Ｒの立下がりエツジに応答して、メモ
リセル１４にストアされているデータの読出が開始され
る（第２図参照）。読出リングポインタ２３における指
定番地が進むとともに読出用ワード線ＲＷ　Ｌ　ｏ　’
＝　ＲＷ　Ｌ　ｍ−＋が順に選択され、各メモリセル＃
１〜＃（ｍ−１）内のデータが読出データビット線ＲＢ
ＬＯまたはＲＢＬＩを介してシーケンシャルに出力され
る（第３図参照）。書込動作と読出動作とは、それぞれ
書込クロックＷＣＫおよび読出クロックＲＣＫに応答し
て互いに独立に行なわれる。

次に、第５図のタイミングチャートを用いて読出動作を
詳しく説明する。ここでは、第に番目のメモリセル＃ｋ
　（ｋ−０〜ｍ−１）をアクセスするサイクルを考える
。続出サイクルの初めに、イコライズ信号ＥＱがｒＨＪ
レベルとなってトランジスタ４Ｂ（第４図）が導通する
。これにより、読出ビット線ＲＢＬＯおよびＲＢＬ　１
が短絡され、それらの読出ビット線ＲＢＬＯ，ＲＢＬＩ
の電位かイコライズされる。このとき、後述する理由に
より読出ビット線ＲＢＬＯ，ＲＢＬ１の電位は各々Ｖｃ
ｃ／２に設定される。その後、イコライズ信号ＥＱが立
下がってトランジスタ４３がオフする。そして、読出用
ワード線ＲＷＬ、の電位か立上がり、メモリセル＃にの
データ読出用トランジスタ１２がオンし、これによりメ
モリセル＃ｋがアクセスされる。

まず、偶数番口のメモリセルｋ　（ｋ−０，２゜４、・
・・）がアクセスされた場合を考える。第３図において
、記憶容量１３が接地電位に放電されているとすると（
ケースＩ）、読出用ワード線ＲＷＬ、の電位が立上がっ
た後、記憶容量１３と読出ビット線ＲＢＬＯとの電荷分
配により読出ビット線ＲＢＬＯの電位がＶｃｃ／２から
数１００ｍＶ低下する。一方、メモリセル＃ｋに接続さ
れていない読出ビット線ＲＢＬＩの電位はＶｃｃ／２の
まま変化しない。その後、センスイネーブル信号ＳＥが
立上がることによりセンスアンプ３２が活性化されると
、読出ビット線ＲＢＬＯ，ＲＢＬ１間の数１００ｍＶの
電位差がセンスアンプ３２により増幅され、読出ビット
線ＲＢＬＯの電位がＯＶに降下し、読出ビット線ＲＢＬ
Ｉの電位がＶｃＣレベルに上昇する（第４図および第５
図参照）。

逆に、第３図において、記憶容量１３が正電位に充電さ
れているとすると（ケース■）、読出用ワード線ＲＷＬ
、の電位が立上がった後、記憶容量１３と読出ビット線
ＲＢＬＯとの電荷分配により、読出ビット線ＲＢＬＯの
電位がＶｃｃ／２から数１００ｍＶ上昇する。一方、メ
モリセル＃ｋに接続されていない読出ビット線ＲＢＬＩ
の電位はＶＣＣ／２のまま変化しない。センスイネーブ
ル信号ＳＥが立上がることによりセンスアンプ３２が活
性化されると、読出ビット線ＲＢＬＯの電位がＶＣＣレ
ベルまで上昇し、読出ビット線ＲＢＬＩの電位がＯｖに
降下する。

ケースＩ、ＩＩの場合とも、読出ビット線ＲＢＬＯおよ
びＲＢＬＩの差動データは、データ出力回路２５にラッ
チされる（第２図参照）。

その後、読出用ワード線ＲＷＬ、の電位が立下がった後
、センスイネーブル信号ＳＥが立下がる。

そして、さらにイコライズ信号ＥＱがｒＨＪレベルにな
って再びトランジスタ４３が導通しく第４図参照）、読
出ビット線ＲＢＬＯ，ＲＢＬＩの電荷分配の結果、それ
らの電位は（５＋０）／２−２、　５　［Ｖ］　となッ
テ読出ヒツト線ＲＢＬＯ，ＲＢＬＩは２，５Ｖにプリチ
ャージされ、メモリセル＃にの読出サイクルか終了する
。

なお、奇数番口のメモリセル＃ｋ　（ｋ−１，３゜５、
・・・）がアクセスされた場合は、上述の動作において
、読出ビット線ＲＢＬＯと読出ビット線ＲＢＬＩとの記
述が逆になる。

また、第３図に示すような折返し読出ビット線構成では
、偶数番口のメモリセルと奇数番目のメモリセルとに同
一の情報が記憶されたとしても、センスアンプ３２の出
力は逆になる。そこで、セレクタ３３は、偶数番目のメ
モリセルからデータが読出されたときには読出ビット線
ＲＢＬＯのデータを選択して出力し、奇数番目のメモリ
セルからデータが読出されたときには読出ビット線ＲＢ
Ｌ１のデータを選択して出力する。

以上のように上記ＦＩＦＯメモリにおいては、書込動作
と読出動作とは独立に行なわれ、各々のサイクル時間が
異なってもよい。

なお、第６図に示すように、第３図におけるに番目のメ
モリセル＃にの読出用ワード線ＲＷＬ。

と（ｋ＋１）番目のメモリセルの書込用ワード線ＷＷ　
Ｌ　ｉ＋＋　とを共通にしてワード線ＷＬ、とすると、
シフトレジスタ機能を有するメモリデバイスが実現され
る。すなわち、ｋ番目のメモリセル＃ｋからデータが読
出されると同時に（ｋ＋１）番目のメモリセル＃　（ｋ
＋１）にデータが書込まれる。

また、上記実施例においては、ワード線選択手段として
、書込用リングポインタ２２および読出用リングポイン
タ２３を用いることにより、読出および書込ともシーケ
ンシャルなＦＩＦＯメモリが構成されているが、第７図
に示すように、書込用リングポインタ２２および読出用
リングポインタ２３の代わりに書込用デコーダ５２およ
び読出用デコーダ５３を用いることにより、ランダムア
クセス可能なメモリが構成される。この場合、書込用デ
コーダ５２および読出用デコーダ５３はそれぞれ書込ア
ドレス信号ＷＡおよび読出アドレス信号ＲＡに応じてメ
モリセルアレイ２１のメモリセルを選択する。

なお、上記実施例においては、ラッチ型のセンスアンプ
か用いられているが、これに限定される　　５ものでは
なく、他の構成のセンスアンプが用いられてもよい。

また、上記実施例においては、読出ビット線がフォール
プツトビット線構成にされているが、これに限定される
ものではなく、１本の読出ビット線に１列のすべてのメ
モリセルが接続されるような構成でもよい。その場合に
は、センスアンプ、プリチャージ回路などの構成が、た
とえば第９図に示したような回路構成に変更されてもよ
い。さらに、上記実施例では、２本の読出ビット線の電
荷分配によりそれらの読出ビット線をＶｏ。／２レベル
にプリチャージしているが、バイアス回路によりそれら
の続出ビット線をＶｃｃ／２レベルに設定してもよい。

また、上記実施例のようなダイナミック型のメモリセル
においては、データ保持時間の制限があるので、随時、
読出用ワード線をシーケンシャルに選択して読出動作を
行なうことによりメモリセルのデータをリフレッシュし
てもよい。

また、プロセス技術としては、ダイナミックＲＡＭ標準
の２層ポリシリコンゲートブ、ロセスを用いてもよいし
、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉ。

ｎ　　５ｐｅｃｉｆｉｃ　　ＩｎｔｅｇｒａｔｅｄＣｉ
　ｒｃｕｉ　ｔ）のコアセルとしての応用を考慮するな
ら、１層ポリシリコンゲートプロセスを用いてもよい。

［発明の効果］以上のようにこの発明によれば、２つのトランジスタと
１つの容量手段によりメモリセルが構成されているので
、セルサイズが小さくなり、安価でかつ大容量の半導体
記憶装置が実現可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置に含
まれるメモリセルの回路図、第２図は第１図のメモリセ
ルからなるＦＩＦＯメそりの構成を示すブロック図、第
３図は第２図のＦＩＦＯメモリに含まれるメモリセルア
レイの１列の部分の構成を示す回路図、第４図は第２図
のＦＩＦＯメモリに含まれるセンスアンプの一例を示す
回路図、第５図は第２図のＦＩＦＯメモリの読出動作を
説明するためのタイミングチャート、第６図はこの発明
の他の実施例による半導体記憶装置に含まれるメモリセ
ルアレイの１列の部分の構成を示す回路図、第７図は第
１図のメモリセルからなるランダムアクセス可能な半導
体記憶装置の構成を示すブロック図、第８図は従来の半
導体記憶装置に含まれるメモリセルの回路図、第９図は
第８図の半導体記憶装置における読出ビット線のプリチ
ャージ回路およびセンスアンプ回路を示す図である。図において、１１はデータ書込用トランジスタ、１２は
データ読出用トランジスタ、１３は記憶容量、１４はメ
モリセル、ＷＢＬは書込ビット線、ＲＢＬは読出ビット
線、ＷＷＬは書込用ワード線、ＲＷＬは続出用ワード線
、２１はメモリセルアレイ、２２は書込用リングポイン
タ、２３は読出用リングポインタ、２４はデータ入力回
路、２５はデータ出力回路、２６は書込コントロール回
路、２７は読出コントロール回路、２８はリセット回路
、３１は書込データドライバ、３２はセンスアンプ、３
３はセレクタである。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）情報を記憶するための少なくとも１つのメモリセ
ルと、前記少なくとも１つのメモリセルに接続され、前記メモ
リセルに情報を書込むための少なくとも１本の書込用ビ
ット線と、前記少なくとも１つのメモリセルに接続され、前記メモ
リセルに記憶される情報を読出すための少なくとも１本
の読出用ビット線とを備え、前記メモリセルは、前記情報を蓄積するための容量手段と、前記書込用ビット線と前記容量手段との間に接続され、
前記書込用ビット線を介して与えられる情報を前記容量
手段に転送するための第１のトランジスタと、前記読出用ビット線と前記容量手段との間に接続され、
前記容量手段に蓄えられた情報を前記読出用ビット線に
転送するための第２のトランジスタとを含む半導体記憶
装置。
（２）前記第１のトランジスタは、前記書込用ビット線
に接続される一方導通端子と、前記容量手段に接続され
る他方導通端子と、書込用選択信号が与えられる制御端
子とを備え、前記第２のトランジスタは、前記読出用ビット線に接続
される一方導通端子と、前記容量手段に接続される他方
導通端子と、読出用選択信号が与えられる制御端子とを
備える特許請求の範囲第１項記載の半導体記憶装置。
（３）前記第１のトランジスタおよび前記第２のトラン
ジスタはＭＯＳ電界効果トランジスタである特許請求の
範囲第１項または第２項記載の半導体記憶装置。
（４）少なくとも１列に配列され、情報を記憶するため
の複数のメモリセル、前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに情報を書込むための少なくとも１本
の書込用ビット線、前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに記憶される情報を読出すための少な
くとも１本の読出用ビット線、前記各列の前記各メモリ
セルに対応して設けられた複数の第１の選択線、前記各列の前記各メモリセルに対応して設けられた複数
の第２の選択線、前記複数の第１の選択線のいずれかに書込用選択信号を
与える書込用選択手段、および前記複数の第２の選択線のいずれかに読出用選択信号を
与える読出用選択手段を備え、前記各メモリセルは、前記情報を蓄積するための容量手段、前記書込用ビット線と前記容量手段との間に接続され、
前記第１の選択線に与えられる前記書込用選択信号に応
答して、前記書込用ビット線を介して与えられる情報を
前記容量手段に転送する第１のトランジスタ、および前記読出用ビット線と前記容量手段との間に接続され、
前記第２の選択線に与えられる前記読出用選択信号に応
答して、前記容量手段に蓄えられた情報を前記読出用ビ
ット線に転送する第２のトランジスタを含む半導体記憶
装置。
（５）前記第１のトランジスタは、前記書込用ビット線
に接続された一方導通端子と、前記容量手段に接続され
た他方導通端子と、前記第１の選択線に接続された制御
端子とを備え、前記第２のトランジスタは、前記読出用ビット線に接続
された一方導通端子と、前記容量手段に接続された他方
導通端子と、前記第２の選択線に接続された制御端子と
を備える特許請求の範囲第４項記載の半導体記憶装置。
（６）前記第１の選択手段および前記第２の選択手段は
、前記複数の第１の選択線および前記複数の第２の選択
線にそれぞれ順に前記書込用選択信号および前記読出用
選択信号を与えるリングポインタからなる特許請求の範
囲第４項または第５項記載の半導体記憶装置。
（７）前記書込用ビット線に情報を与えるための情報入
力手段、前記読出用ビット線に接続され、その読出用ビット線上
の情報を増幅するためのセンスアンプ、および前記センスアンプから前記情報を取出すための情報出力
手段をさらに備える特許請求の範囲第４項ないし第６項
のいずれかに記載の半導体記憶装置。
（８）前記読出用ビット線は前記複数のメモリセルの各
列ごとに２本ずつ設けられ、前記各列のメモリセルのう
ち奇数番目のメモリセルは前記２本の読出用ビット線の
一方に接続され、前記各列のメモリセルのうち偶数番目
のメモリセルは前記２本の読出用ビット線の他方に接続
される特許請求の範囲第４項ないし第７項のいずれかに
記載の半導体記憶装置。
（９）前記奇数番目のメモリセルが選択された場合には
前記２本の読出用ビット線のうち一方の情報を選択し、
前記偶数番目のメモリセルが選択された場合には前記２
本の読出用ビット線のうち他方の情報を選択する情報選
択手段をさらに備える特許請求の範囲第８項記載の半導
体記憶装置。
（１０）前記各メモリセルに対応する前記第１の選択線
と、そのメモリセルに隣接するメモリセルに対応する前
記第２の選択線とが共通であり、前記第１の選択手段と
前記第２の選択手段とが共通である特許請求の範囲第４
項ないし第９項のいずれかに記載の半導体記憶装置。
（１１）前記第１の選択手段および前記第２の選択手段
は、それぞれアドレス信号に応答して前記複数の第１の
選択線および前記複数の第２の選択線のいずれかにそれ
ぞれ前記書込用選択信号および前記読出用選択信号を与
えるデコーダからなる特許請求の範囲第４項または第５
項に記載の半導体記憶装置。
（１２）前記書込用ビット線に情報を与えるための情報
入力手段、前記読出用ビット線に接続され、その読出用ビット線上
の情報を増幅するためのセンスアンプ、および前記センスアンプから前記情報を取出すための情報出力
手段をさらに備える特許請求の範囲第１１項記載の半導
体記憶装置。
（１３）前記読出用ビット線は前記複数のメモリセルの
各列ごとに２本ずつ設けられ、前記各列のメモリセルの
うち奇数番目のメモリセルは前記２本の読出用ビット線
の一方に接続され、前記各列のメモリセルのうち偶数番
目メモリセルは前記２本のビット線の他方に接続される
特許請求の範囲第１１項または第１２項記載の半導体記
憶装置。