JP2002157884A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Abstract

(57)【要約】 【課題】 より簡単な構成によって効率的なデータ感知
動作を実行する半導体メモリ装置を提供すること。 【解決手段】 センスアンプを中心として左右側に各々
配置され、複数のビットラインを含む第１及び第２ブロ
ックを有する。そして、１つの信号に応じて、第１ブロ
ックのメモリセルに連結されたビットラインと第２ブロ
ックの相補ビットラインとをセンスアンプに連結し、か
つ第２ブロックのメモリセルに連結したビットラインと
第１ブロックの相補ビットラインとを所定の電圧で充電
する回路を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（ｄｙｎ
ａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）に関し、さらにはＤＲＡＭのメモリセルにおけるデ
ータのセンシングに関する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴って、高密度化
されるデータ伝送ライン（例えば、ビットライン）に関
した問題点が発生している。一般に、メモリセルに貯蔵
されたデータを感知する動作は、先ず、選択されたワー
ドラインによってメモリセルの伝達トランジスタが活性
化され、そのメモリセルに連結されたビットラインへの
電荷分配が実施されることによりなされる。次に、その
ビットラインに割り当てられたセンスアンプ（センス増
幅器）によってビットライン対の間の電位差が増幅さ
れ、その後、入出力ラインに増幅されたデータが伝送さ
れる。メモリセルを含んで入出力ライン以前までのデー
タ感知経路に含まれる部分は、１次的にデータを感知す
る回路として一般にメモリセルコア回路と呼ばれる。
【０００３】図１はメモリセルコア回路の一例を示す。
図１に示すように、ビットライン対ＢＬｉ（又は、ＢＬ
ｊ）／ＢＬＢｉ（又はＢＬＢｊ）にはメモリセルＭＣが
多数連結され、各々のビットライン対に分離トランジス
タ対Ｎ１／Ｎ２及びＮ３／Ｎ４が配置されている。分離
トランジスタ対Ｎ１／Ｎ２及びＮ３／Ｎ４の間でセンス
アンプＳＡがビットライン対に連結され、各ビットライ
ン対にはＮＭＯＳトランジスタ対Ｎ５／Ｎ６及びＮ７／
Ｎ８で各々構成されたビットラインプリチャージ／等化
回路ＰＱｉ及び ＰＱｊが連結されている。
【０００４】図１のメモリセルコア回路でのデータ感知
動作は図２を参照して説明する。ｉ番目のブロックが選
択されると仮定する。ｉ番目のブロックに属する分離ト
ランジスタ対Ｎ１及びＮ２のゲートに印加される分離信
号ＩＳ０ｉがハイレベルになり、ｊ番目のブロックに属
する分離トランジスタ対Ｎ３及びＮ４のゲートに印加さ
れる分離信号ＩＳ０ｊはローレベルになる。従って、ｉ
番目のブロックのビットライン、例えば、ＢＬｉ及びＢ
ＬＢｉはハイレベルである等化信号ＥＱｉによってビッ
トラインプリチャージ／等化電圧ＶＢＬにプリチャージ
及び等化される。その後、ワードラインＷＬｉ０が選択
されると、メモリセルＭＣに貯蔵されたデータに応じて
メモりセルＭＣとビットラインＢＬｉとの間の電荷分配
が始まる。この時、ビットラインＢＬＢｉは初期のプリ
チャージ電圧ＶＢＬで充電される。センスアンプ制御信
号ＳＡＥがハイレベルになるに従ってセンスアンプＳＡ
はビットラインＢＬｉとＢＬＢｉとの間の微少な電位差
を増幅する。
【０００５】センスアンプＳＡが信頼性のある感知増幅
動作を実行するためには、電荷分配によって発生するＢ
Ｌｉ及びＢＬＢｉの間の電位差が少なくともセンスアン
プＳＡの差動増幅を誘発させ得る程度ではなければなら
ない。しかし、同時に活性化されるビットライン対ＢＬ
ｉ及びＢＬＢｉは、図３に示すように、並行に配列され
るので、相互容量成分（結合容量成分）によって干渉さ
れる。選択されたメモリセルがデータ“１”を貯蔵して
いたものとすると、電荷分配によってBLiの電圧は上昇
する。この時、ＢＬｉに加えられる電圧の上昇分をΔＶ
とすると、センスアンプＳＡで感知増幅動作が発生する
前のＢＬｉの電圧はＶＢＬ＋ΔＶになる。一方、この時
のＢＬＢｉの電圧は、理論的にはプリチャージ／等化レ
ベルであるＶＢＬを維持しなければならないが、ＢＬｉ
との相互容量成分によって約ＶＢＬ＋０．２（ＶＢＬ＋
ΔＶ）のレベルになる。これはＢＬｉとＢＬＢｉとの間
の電位差を減らしてセンスアンプで感知増幅動作をする
ことを難しくする。
【０００６】
【発明が解決しようとする課題】このような感知動作で
の損失を改善するために、開放型ビットライン構造で駆
動されるビットライン対を交互に配置する方式が米国特
許第５，３８３，１５９号又は日本公開特許昭６１−２
５５５９１号に開示されている。例えば、米国特許第
５，３８３，１５９号には、同時に駆動されるビットラ
イン対が互いに対角方向に配列されている。前記米国特
許に開示されている方法に従えば、１つのビットライン
対（例えば、図１のＢＬｉ／ＢＬＢｊ）が駆動される間
に、他のビットライン対（例えば、ＢＬｊ／ＢＬＢｉ）
は等化信号によってビットライン電圧（例えば、ＶＢ
Ｌ）にプリチャージ/等化される。従って、前述したビ
ットラインの間の干渉は抑制できる。しかし、プリチャ
ージ／等化トランジスタの連結状態及び等化信号のタイ
ミングが調節されなければならない短所がある。さら
に、ＤＲＡＭの高集積化と高速動作化とに伴って、感知
動作に関した信号の活性及び非活性と、それらの有機的
な動作タイミングとを構成できる時間的な余裕が次第に
なくなってくる。従って、より効率的なメモリセルコア
回路の構成及び感知方式が必要になる。
【０００７】本発明は、前述した問題点を解決するため
のものであり、データ感知動作を効果的に実行できる装
置を備えた半導体メモリ装置を提供することを目的とす
る。
【０００８】本発明は、ビットライン対の間の相互容量
成分（又は、結合容量成分）を減少させ、高集積構造に
とって有効なメモリセルコア回路の構造を備えた半導体
メモリ装置を提供することを他の目的とする。
【０００９】本発明は、ビットラインのプリチャージ及
び等化のための別途の信号を使用しなくても信頼性のあ
るデータ感知動作を実行できる半導体メモリ装置を提供
することを他の目的とする。
【００１０】
【課題を解決するための手段】前述の目的を達成するた
めの本発明によるＤＲＡＭでは、同時に駆動されるビッ
トライン対を構成する各ビットラインをそれぞれ別のブ
ロックに位置するようにし、ビットライン及びセンスア
ンプの間の連結を制御する分離信号に従ってビットライ
ンのプリチャージを実行する構造を有するようにする。
従って、本発明によると、ビットラインのプリチャージ
/等化のための別途の信号を使用しなくてもよい。
【００１１】本発明の実施形態による半導体メモリ装置
は、センスアンプを中心として左右側に各々配置され、
複数のビットラインを含む第１及び第２ブロックと、１
つの信号に応じて、第１ブロックのメモリセルに連結し
たビットラインと第２ブロックの相補ビットラインとを
センスアンプに連結し、かつ第２ブロックのメモリセル
に連結されたビットラインと第１ブロックの相補ビット
ラインとを所定の電圧で充電する回路を有する。
【００１２】又、本発明は、ビットラインとセンスアン
プとを連結する分離トランジスタと、ビットラインと基
準電圧とを連結するプリチャージトランジスタとを有す
る半導体メモリ装置において、分離トランジスタとプリ
チャージトランジスタとを制御する信号を伝送する一方
向に伸長する導電線を備え、導電線をゲートとする分離
トランジスタの導電性拡散領域が導電線の下部に形成さ
れ、導電線をゲートとするプリチャージトランジスタの
導電性拡散領域が導電線の下部に形成される。
【００１３】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
【００１４】図４は本発明によるメモリセルコア回路の
構成を示す。図４を参照すると、ｉ番目のブロックのビ
ットライン対ＢＬｉとＢＬＢｉとの間に、直列に連結さ
れたＮＭＯＳトランジスタＭ５及びＭ６で構成されたプ
リチャージ回路１０が連結され、ｊ番目のブロックのビ
ットライン対ＢＬｊとＢＬＢｊとの間に、直列に連結さ
れたＮＭＯＳトランジスタＭ７及びＭ８で構成されたプ
リチャージ回路２０が連結されている。ビットラインＢ
ＬｉとセンシングノードＳＮとの間には分離トランジス
タＭ１が連結され、センシングノードＳＮとｊ番目のビ
ットラインＢＬｊとの間には分離トランジスタＭ３が連
結されている。ビットラインＢＬＢｉとセンシングノー
ドＳＮＢとの間には分離トランジスタＭ２が連結され、
センシングノードＳＮＢとビットラインＢＬＢｊとの間
には分離トランジスタＭ４が連結されている。
【００１５】分離トランジスタ及びプリチャージトラン
ジスタのソース及びドレインの連結状態は図１と同一で
あるが、そのゲートは本発明の連結方式に従って特徴化
されている。即ち、プリチャージのトランジスタＭ６及
びＭ７のゲートは、分離トランジスタＭ１及びＭ４のゲ
ートと共に分離信号ＩＳ０ｉに共通に接続され、プリチ
ャージトランジスタＭ５及びＭ８のゲートは、分離トラ
ンジスタＭ２及びＭ３のゲートと共に分離信号ＩＳ０ｊ
に共通に接続される。このような回路構成は、図１の従
来技術のように別途のプリチャージ信号ＥQｉ（又は、
ＥＱｊ）を使用しなくて、分離信号ＩＳ０ｉ（又は、Ｉ
Ｓ０ｊ）だけの制御によってビットラインのプリチャー
ジ機能まで制御できるようにするためである。
【００１６】図５を参照して、図４の回路構成によって
実行されるビットラインのプリチャージ及びデータ感知
動作を説明する。ｉ番目のブロックが選択されると仮定
する。ｉブロックの分離信号ＩＳ０ｉは全感知期間の間
ハイレベルを維持し、ｊブロックの分離信号ＩＳ０ｊは
時刻ｔ１でハイレベルからローレベルに遷移する。従っ
て、時刻ｔ１まで、プリチャージ回路１０及び２０のト
ランジスタＭ５〜Ｍ８がターンオンされるので、ビット
ラインＢＬｉ／ＢＬＢｉ及びＢＬｊ／ＢＬＢｊは全部プ
リチャージ電圧ＶＢＬで充電される。
【００１７】時刻ｔ１以降からはｊ番目のブロックの分
離信号ＩＳ０ｊがローレベルになるので、分離トランジ
スタＭ２及びＭ３とプリチャージトランジスタＭ５及び
Ｍ８とはターンオフされる。この時、ＩＳ０ｉはハイレ
ベルに維持されるので、分離トランジスタＭ１及びＭ４
はビットラインＢＬｉ及びＢＬＢｊをセンスアンプＳＡ
に各々連結させた状態にある。
【００１８】時刻ｔ２で、選択されたワードラインＷＬ
ｉ０がハイレベルに活性化されると、選択されたメモリ
セルＭＣｉとビットラインＢＬｉとの間の電荷分配が始
まり、ビットラインＢＬＢｊには基準電圧が充電され
る。従って、センスアンプＳＡは時刻ｔ３でセンスアン
プ制御信号ＳＡＥがハイレベルに活性化されるに従っ
て、ビットラインＢＬｉとＢＬＢｊとの間の微少な電位
差に応じてそれらの間の電位差を増幅する。
【００１９】このような感知動作による結果を図８に示
す。図８は選択されたワードラインが活性化された後、
センスアンプがターンオンされる前に電荷分配が実施さ
れるビットラインの間の電位差を示す。図８のグラフに
示すように、従来（ｏｌｄ）に比べて本発明（ｎｅｗ）
のビットラインの電位差が約０．０１Ｖだけ大きい。こ
のような効果は同時に駆動されるビットラインを交互に
配置する従来方式による結果と類似であるが、前述のよ
うに、ビットラインプリチャージ/等化のための別途の
信号を使用しなくて、分離信号だけでそのような結果を
得ることができる点で異なる。
【００２０】図５には示していないが、ｊ番目のブロッ
クが選択される場合、分離信号ＩＳ０ｊが全感知期間の
間ハイレベルに維持されるので、ビットラインＢＬｉ及
びＢＬＢｊがビットラインプリチャージ電圧ＶＢＬで充
電される。分離信号ＩＳ０ｉが時刻ｔ１でローレベルに
遷移した後、ワードラインＷＬｊ０が時刻ｔ２でハイレ
ベルに活性化されると、ビットラインＢＬＢｉ及びＢＬ
ｊの間に微少な電位差が発生する。次に、時刻ｔ３でセ
ンスアンプ制御信号ＳＡＥがハイレベルに活性化される
と、前述したＢＬｉ及びＢＬＢｊの間の電位差の増幅の
ように、センスアンプＳＡによってビットラインＢＬＢ
ｉ及びＢＬｊの間の電位差が実質的に増幅される。
【００２１】上述したような相互容量成分によるセンシ
ング動作の抵抗率を改善するビットライン等化及びセン
シング動作を実現するために、実際の製造に必要なレイ
アウトを説明する図を図６及び図７に示す。図６はレイ
アウトの形状を示す。図７は、図６に従って設計された
レイアウトの実施形態として、センスアンプＳＡが形成
された領域を中心として左右側にビットラインと分離ト
ランジスタ及びプリチャージトランジスタとのパターン
を示す。図４の等価回路上では分離信号ＩＳ０ｉ及びＩ
Ｓ０ｊを伝送する信号線が交差するが、実際的な製造工
程ではそのような信号線として使用されるゲートポリシ
リコン層が同一の工程段階で同一の層順位で形成される
ので、これらを交差させることは難しい。
【００２２】従って、図６又は図７に示すように、分離
信号の伝送のためのゲートポリシリコン層ＧＰｉ１、Ｇ
Ｐｊ１、ＧＰｊｒ、ＧＰｉｒが一直線に各々配置され、
そのような配置形態に合わせるために分離トランジスタ
及びプリチャージトランジスタのＮ＋拡散領域を効率的
に配置する。即ち、ｉ番目のブロックの分離信号ＩＳ０
ｉのためのゲートポリシリコン層をセンスアンプＳＡの
領域を中心として左右側に各々ＧＰｉ１及びＧＰｉｒに
分け、ｊ番目の分離信号ＩＳ０ｊのためのゲートポリシ
リコン層もセンスアンプＳＡの領域を中心として左右側
に各々ＧＰｊ１、ＧＰｊｒに分けて配置する。図示しな
いが、センスアンプの領域にはビットラインセンスアン
プだけでなくビットラインと入出力ラインのと間の連結
を担当する入出力ゲート用トランジスタが形成されてい
る。
【００２３】分離信号のためのゲートポリシリコン層が
一直線に配置されているので、それらに連結される分離
トランジスタ又はプリチャージトランジスタをそれの下
部に形成する。即ち、ゲートポリシリコン層ＧＰｉ１の
下部には、分離トランジスタＭ１と予備充電／等化トラ
ンジスタＭ６とのＮ＋拡散領域を平面上の別の位置で形
成する。ゲートポリシリコン層ＧＰｊ１の下部には、分
離トランジスタＭ２と予備充電／等化トランジスタＭ５
とのＮ＋拡散領域を平面上の別の位置で形成する。又、
ゲートポリシリコン層ＧＰｉｒの下部には、分離トラン
ジスタＭ３とプリチャージトランジスタＭ８とのＮ＋拡
散領域を平面上の別の位置で形成する。ゲートポリシリ
コン層ＧＰｊｒの下部には、分離トランジスタＭ４とプ
リチャージトランジスタＭ７とのＮ＋拡散領域を平面上
の別の位置で形成する。分離トランジスタＭ２とプリチ
ャージトランジスタＭ６との拡散領域は拡張された拡散
領域ＮＡ２６を通じて連結され、分離トランジスタＭ１
とプリチャージトランジスタＭ５との拡散領域はブリッ
ジポリシリコン層ＢＰ１５を通じて連結される。又、分
離トランジスタＭ２とプリチャージトランジスタＭ４と
の拡散領域はブリッジポリシリコン層ＢＰ２４を通じて
連結され、分離トランジスタＭ１と分離トランジスタＭ
３との各拡散領域はブリッジポリシリコン層ＢＰ１３を
通じて連結される。一方、分離トランジスタＭ３とプリ
チャージトランジスタＭ７との拡散領域は拡張された拡
散領域ＮＡ３７を通じて連結され、分離トランジスタＭ
４とプリチャージトランジスタＭ８との拡散領域はブリ
ッジポリシリコン層ＢＰ４８を通じて連結される。予備
充電／等化トランジスタとビットラインプリチャージ電
圧ＶＢＬとの間の連結は従来と同一の方式によって連結
される。
【００２４】ブリッジポリシリコン層ＢＰ１５、ＢＰ１
３、ＢＰ２４及びＢＰ４８は、ビットラインポリシリコ
ン層ＢＰと同一の製造段階で１つのマスクを使用して形
成される層として、拡散領域のパターンでは連結されな
いトランジスタの拡散領域を連結するための手段であ
る。従って、ブリッジポリシリコン層のための別途のマ
スク工程は不要である。図６又は図７に示すレイアウト
では、Ｍ２（又は、Ｍ３）とＭ６（又は、Ｍ７）との拡
散領域を拡張された拡散領域を通じて連結し、Ｍ１（又
は、Ｍ３）とＭ４（又は、Ｍ８）との拡散領域をブリッ
ジポリシリコン層で連結するが、Ｍ２（又は、Ｍ３）と
Ｍ６（又は、Ｍ７）との拡散領域をブリッジポリシリコ
ン層を通じて連結し、Ｍ１（又は、Ｍ３）とＭ４（又
は、Ｍ８）との拡散領域を拡張された拡散領域を通じて
連結することもできる。
【００２５】
【発明の効果】前述のように、本発明は、ビットライン
の間の相互容量成分による干渉によって感知効率が低下
することを抑制できるだけでなく、別途のビットライン
プリチャージ信号を使用しなくても信頼性のあるデータ
感知動作を実行できる長所がある。又、本発明は、ビッ
トラインとセンスアンプとの間の連結を制御する分離信
号を利用してビットラインのプリチャージを実行するの
で、感知動作の制御が容易である。
【図面の簡単な説明】
【図１】従来のメモリコアの構成を示す回路図である。
【図２】図１によるデータ感知方式を示す動作タイミン
グ図である。
【図３】図１による従来のレイアウト図である。
【図４】本発明によるメモリコアの構成を示す回路図で
ある。
【図５】図４によるデータ感知方式を示す動作タイミン
グ図である。
【図６】図４によるビットラインの連結構造を示す説明
図である。
【図７】本発明によって図４の回路を実現したレイアウ
ト図である。
【図８】本発明と従来のビットラインとの電圧差を示す
グラフである。
【符号の説明】
ＩＳ０ｉ，ＩＳ０ｊ： 分離信号 ＶＢＬ： ビットラインプリチャージ／等化電圧 Ｍ１〜Ｍ４： 分離トランジスタ Ｍ５〜Ｍ８： ビットラインプリチャージトランジスタ ＢＰ： ビットラインポリシリコン層 ＢＰ１５，ＢＰ１３，ＢＰ２４，ＢＰ４８： ブリッジ
ポリシリコン層 ＮＡ２６，ＮＡ３７： 拡張拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｆ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置において、 センスアンプを中心として左右側に各々配置され、複数
    のビットラインを含む第１及び第２ブロックと、 第１制御信号の活性に応じて、前記第１ブロックのメモ
    リセルに連結されたビットラインと前記第２ブロックの
    相補ビットラインとを前記センスアンプに連結し、第２
    制御信号の非活性に応じて前記第２ブロックのメモリセ
    ルに連結されたビットラインと前記第１ブロックの相補
    ビットラインとを前記センスアンプから遮断するロジッ
    ク手段とを含み、 前記第１ブロックのビットラインに連結された第１分離
    手段と、前記第１ブロックの相補ビットラインに連結さ
    れた第１プリチャージ手段とは前記第１制御信号によっ
    て同時に制御されることを特徴とする半導体メモリ装
    置。
  2. 【請求項２】 前記第２ブロックのビットラインに連結
    された第２プリチャージ手段と、前記第２ブロックの相
    補ビットラインに連結された第２分離手段とは前記第１
    制御信号によって同時に制御されることを特徴とする請
    求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記第１ブロックのビットラインに連結
    された第３プリチャージ手段と、前記第１ブロックの相
    補ビットラインに連結された第３分離手段とは第２制御
    信号によって同時に制御されることを特徴とする請求項
    ２に記載の半導体メモリ装置。
  4. 【請求項４】 前記第２ブロックのビットラインに連結
    された第４分離手段と、前記第２ブロックの相補ビット
    ラインに連結された第４プリチャージ手段とは第２制御
    信号によって制御されることを特徴とする請求項３に記
    載の半導体メモリ装置。
  5. 【請求項５】 前記第１分離手段の第１端と前記第３プ
    リチャージ手段の第１端とが連結され、前記第１分離手
    段の第２端と前記センスアンプの第１端とが連結される
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  6. 【請求項６】 前記第３分離手段の第１端と前記第１プ
    リチャージ手段の第１端とが連結されることを特徴とす
    る請求項３に記載の半導体メモリ装置。
  7. 【請求項７】 前記第２分離手段の第１端と前記第３分
    離手段の第２端とが連結され、前記第２分離手段の第２
    端と前記第４プリチャージ手段の第１端とが連結される
    ことを特徴とする請求項４に記載の半導体メモリ装置。
  8. 【請求項８】 前記第２分離手段の第１端と前記センス
    アンプの第２端とが連結されることを特徴とする請求項
    ４に記載の半導体メモリ装置。
  9. 【請求項９】 前記第４分離手段の第１端と前記第２プ
    リチャージ手段の第１端とが連結され、前記第４分離手
    段の第２端と前記センスアンプの第１端とが連結され、
    前記第４分離手段の第２端と前記第１分離手段の第２端
    とが連結されることを特徴とする請求項４に記載の半導
    体メモリ装置。
  10. 【請求項１０】 半導体メモリ装置において、 センスアンプを中心として左右側に各々配置され、複数
    のビットラインを含む第１及び第２ブロックと、 第１制御信号の活性に応じて、前記第１ブロックのメモ
    リセルに連結されたビットラインと前記第２ブロックの
    相補ビットラインとを前記センスアンプに連結する第１
    ロジック手段と、 第２制御信号の活性に応じて、前記第２ブロックのメモ
    リセルに連結されたビットラインと前記第１ブロックの
    相補ビットラインとを前記センスアンプに連結する第２
    ロジック手段と、 前記第１ブロックのビットラインに連結された第１分離
    手段と前記第１ブロックの相補ビットラインに連結され
    た第１プリチャージ手段とは前記第１制御信号によって
    同時に制御され、 前記第１ブロックの相補ビットラインに連結された第３
    分離手段と前記第１ブロックのビットラインに連結され
    た第３プリチャージ手段とは前記第２制御信号によって
    同時に制御されることを特徴とする半導体メモリ装置。
  11. 【請求項１１】 前記第２ブロックのビットラインに連
    結された第２プリチャージ手段と前記第２ブロックの相
    補ビットラインに連結された第２分離手段とは前記第１
    制御信号によって同時に制御され、前記第２ブロックの
    相補ビットラインに連結された第４プリチャージ手段と
    前記第２ブロックのビットラインに連結された第４分離
    手段とは前記第２制御信号によって同時に制御されるこ
    とを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 【請求項１２】 前記第１ブロックの第１分離手段の第
    １端と前記センスアンプの第１端とが連結され、前記第
    １ブロックの第１プリチャージ手段の第１端と前記第３
    分離手段の第１端とが連結されることを特徴とする請求
    項１０に記載の半導体メモリ装置。
  13. 【請求項１３】 前記第２ブロックの第２分離手段の第
    １端と前記センスアンプの第２端とが連結され、前記第
    ２ブロックの第２プリチャージ手段の第１端と前記第４
    分離手段の第１端とが連結されることを特徴とする請求
    項１２に記載の半導体メモリ装置。
  14. 【請求項１４】 前記第１端はポリシリコン領域であ
    り、前記第２端は拡張されたアクティブ領域であること
    を特徴とする請求項１２又は１３に記載の半導体メモリ
    装置。
  15. 【請求項１５】 前記第１ロジック手段は前記第１分離
    手段と第２分離手段とで構成され、前記第２ロジック手
    段は前記第３分離手段と第４分離手段とで構成されるこ
    とを特徴とする請求項１０に記載の半導体メモリ装置。
  16. 【請求項１６】 半導体メモリ装置において、 第１ビットラインとセンスアンプとの間に連結されて第
    １分離信号に応じる第１分離トランジスタと、 第１相補ビットラインと同一の行に位置した第２相補ビ
    ットラインと前記センスアンプとの間に連結されて前記
    第１分離信号に応じる第２分離トランジスタと、 前記第１相補ビットラインと基準電圧との間に連結され
    て第１分離信号に応じる第１プリチャージトランジスタ
    と、 前記第１ビットラインと同一の行に位置した第２ビット
    ラインと前記基準電圧との間に連結されて前記第１分離
    信号に応じる第２プリチャージトランジスタと、 前記第１相補ビットラインと前記センスアンプとの間に
    連結されて第２分離信号に応じる第３分離トランジスタ
    と、 前記第２ビットラインと前記センスアンプとの間に連結
    されて第２分離信号に応じる第４分離トランジスタと、 前記第１ビットラインと基準電圧との間に連結されて第
    ２分離信号に応じる第３プリチャージトランジスタと、 前記第２相補ビットラインと前記基準電圧との間に連結
    されて前記第２分離信号に応じる第４プリチャージトラ
    ンジスタとを含むことを特徴とする半導体メモリ装置。
  17. 【請求項１７】 ビットラインとセンスアンプとを連結
    する分離トランジスタと前記ビットラインと基準電圧と
    を連結するプリチャージトランジスタとを含む半導体メ
    モリ装置において、 前記分離トランジスタと前記プリチャージトランジスタ
    とを制御する信号を伝送する一方向に伸長する導電線を
    含み、 前記導電線をゲートとする前記分離トランジスタの導電
    性拡散領域が前記導電線の下部に形成され、前記導電線
    をゲートとする前記プリチャージトランジスタの導電性
    拡散領域が前記導電線の下部に形成されることを特徴と
    する半導体メモリ装置。
  18. 【請求項１８】 ビットラインとセンスアンプとを連結
    する分離トランジスタと前記ビットラインと基準電圧と
    を連結するプリチャージトランジスタとを含む半導体メ
    モリ装置において、 前記センスアンプが形成された領域の左右側に各々位置
    した第１及び第２ブロック領域と、 前記第１ブロック領域で一方向に伸長する、第１分離信
    号と第２分離信号を各々伝送する第１及び第２導電線
    と、 前記第２ブロック領域で一方向に伸長する前記第１分離
    信号と前記第２分離信号とを各々伝送する第３及び第４
    導電線と、 前記第１ブロック領域で前記第１導電線の下部に形成さ
    れて第１ビットラインと前記センスアンプとを連結する
    第１導電領域と、 前記第１ブロック領域で前記第２導電線の下部に形成さ
    れて第１相補ビットラインと前記センスアンプとを連結
    する第２導電領域と、 前記第２ブロック領域で前記第２導電線の下部に形成さ
    れて第２ビットラインと前記センスアンプとを連結する
    第３導電領域と、 前記第２ブロック領域で前記第１導電線の下部に形成さ
    れて第２相補ビットラインと前記センスアンプとを連結
    する第４導電領域と、 前記第１ブロック領域で前記第２導電線の下部に形成さ
    れて前記第１ビットラインと前記基準電圧とを連結する
    第５導電領域と、 前記第１ブロック領域で前記第１導電線の下部に形成さ
    れて前記第１相補ビットラインと前記基準電圧とを連結
    する第６導電領域と、 前記第２ブロック領域で前記第１導電線の下部に形成さ
    れて前記第２ビットラインと前記基準電圧とを連結する
    第７導電領域と、 前記第２ブロック領域で前記第２導電線の下部に連結さ
    れて前記第２基準ビットラインと前記基準電圧とを連結
    する第８導電領域とを含むことを特徴とする半導体メモ
    リ装置。
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