KR20020036562A - 반도체 메모리의 데이타 감지 장치 - Google Patents

반도체 메모리의 데이타 감지 장치 Download PDF

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Abstract

본 발명은 보다 간단한 구성으로써 효율적인 데이타 감지동작을 수행하는 반도체 메모리 장치에 관한 것으로서, 센스앰프를 중심으로 좌우에 각각 배치되고 복수개의 비트라인들을 포함하는 제1 및 제2블럭과, 하나의 신호에 응답하여, 상기 제1블럭의 메모리셀에 연결된 비트라인과 상기 제2블럭의 기준비트라인을 상기 센스앰프에 연결하고 상기 제2블럭의 메모리셀에 연결된 비트라인과 상기 제1블럭의 기준비트라인을 소정의 전압으로 충전시키는 회로를 구비한다.

Description

반도체 메모리의 데이타 감지 장치{DATA SENSING CIRCUIT OF A SEMICONDUCTOR MEMORY}
본 발명은 다이나믹 랜덤 억세스 메모리(dynamic random access memory; 이하 "디램")에 관한 것으로서, 특히 디램에서 메모리 셀의 데이타를 센싱할 때 비트라인으로의 데이타 감지를 행할 때 활성화되는 메모리 셀 코아(memory cell core circuit) 회로의 구조에 관한 것이다.
디램의 고집적화가 점차 가속화됨에 따라, 고밀도화 되어가는 데이타 전송라인들(예컨대 비트라인들)에 관련한 문제들이 점차 발생되고 있다. 일반적으로, 메모리셀에 저장된 데이타를 감지하는 동작은, 선택된 워드라인에 의해 메모리셀의 전달트랜지스터가 활성화되고 그 메모리셀에 연결된 비트라인으로의 전하분배(charge sharing)가 진행된다. 그러면, 그 비트라인에 할당된 센스앰프에 의하여 비트라인쌍사이의 전위차가 증폭되고, 그 연후에 입출력라인으로 그 증폭된데이타가 전송된다. 메모리셀을 포함하여 입출력라인 이전까지의 데이타 감지 경로에 포함되는 부분은, 1차적으로 데이타를 감지하는 회로로서 일반적으로 메모리 셀 코아 회로라 칭한다. 제1도는 그러한 메모리 셀 코아 회로의 알려진 일례를 보여 준다.
제1도에 보인 바와 같이, 비트라인쌍 BLi(또는 BLj)/BLBi(또는 BLBj)에는 메모리셀 MC 및 더미(dummy) 셀 DC이 연결되어 있고, 각각의 비트라인쌍에 분리트랜지스터쌍들 N1/N2 및 N3/N4이 배치되어 있다. 분리트랜지스터쌍들 N1/N2 및 N3/N4사이에서 센스앰프 SA가 비트라인쌍에 연결되어 있으며, 각 비트라인쌍에는 엔모오스트랜지스터쌍들 N5/N6 및 N7/N8로 각각 구성된 비트라인 예비충전/등화 회로 PQi 및 PGj가 연결되어 있다. 제1도의 메모리 셀 코아 회로에서의 데이타 감지 동작은 제2도를 참조하여 설명된다. i번째 블럭이 선택되었다고 가정하면, i번째 블럭에 속하는 분리트랜지스터쌍 N1 및 N2의 게이트들에 인가되는 분리신호 ISOi가 하이레벨로 되고 j번째 블럭에 속하는 분리트랜지스터쌍 N3 및 N4의 게이트들에 인가되는 분리신호 ISOj는 로우레벨로 된다. 따라서, i번째 블럭의 비트라인들, 예컨대 BLi 및 BLBi는 하이레벨에 있는 등화신호 EQi에 의해 비트라인 예비충전/등화 전압 VBL로 예비충전 및 등화된다. 그 후, 워드라인 WLi0가 선택되면, 메모리셀 MC에 저장된 데이타에 응답하여 메모리셀 MC와 비트라인 BLi간의 전하분배가 시작된다. 이 때, 비트라인 BLBi는 더미셀 DC(MC의 1/2의 전하 저장 용량을 가짐)와의 전하 분배에 의해 소정의 기준전압으로 충전된다. 센스앰프 제어신호 SAE가 하이레벨로 됨에 응답하여 센스앰프 SA는 비트라인 BLi와 BLBi간의 미소한 전위차를 증폭한다.
센스앰프 SA가 신뢰성 있는 감지 증폭 동작을 수행하기 위해서는, 전하분배에 의하여 발생되는 BLi 및 BLBi간의 전압차가 적어도 센스앰프 SA의 트리거링(triggering)을 유발할 수 있는 정도가 되어야 한다. 그러나, 동시에 활성화 되는 비트라인쌍 BLi 및 BLBi는, 제3도에 보인 바와 같이, 서로 평행하게 배열되어 있기 때문에, 상호 용량 성분(mutual capacitance; 또는 coupling capacitance)에 의한 간섭을 받게 된다. 선택된 메모리 셀이 데이타 "1"을 저장하고 있으며 전하분배에 의하여 BLi으로 가해지는 전압의 상승분을 ΔV라고 하면, 센스앰프 SA에서 감지 증폭 동작이 일어나기 전의 BLi의 전압은 VBL+ΔV가 된다. 이 때의 BLBi의 전압은, 이론상으로는 예비충전/등화 레벨인 VBL을 유지하여야 하나, BLi과의 상호 용량 성분에 의하여 약 VBL+0.2(VBL+ΔV)의 레벨로 된다. 이는, BLi와 BLBi간의 전위차를 줄이게 되어 센스앰프에서의 감지 증폭 동작을 어렵게 만든다.
이와 같은 감지동작에서의 손실을 개선하기 위하여, 개방형 비트라인(open bitline) 구조에서 구동되는 비트라인쌍을 서로 엇갈리게 하는 방식이 미합중국 등록특허 5,383,159 또는 일본공개특허 소61-255591에 개시된 바 있다. 예를 들어,상기 특허 5,383,159에서는, 동시에 구동되는 비트라인쌍들이 서로 대각방향으로 배열되어 있다. 그리하여, 하나의 비트라인쌍(예컨대, 제1도의 BLi/BLBj)이 구동되는 동안 대칭되는 다른 비트라인쌍(예컨대, BLj/BLBi)은 등화신호에 의해 비트라인 전압(예컨대, VBL)으로 예비충전 및 등화된다. 그러나, 전술한 비트라인간의 간섭은 억제될 수 있지만, 비트라인의 예비충전 및 등화동작도 그에 맞추어 제어되도록 예비충전/등화 트랜지스터의 연결상태 및 등화신호의 타이밍을 조작하여야 하는 번거로움이 있다.
디램이 고집적화되고 고속동작화됨에 따라, 감지동작에 관계하는 신호들의 활성 및 비활성과 그들간의 유기적인 동작타이밍을 구성할 수 있는 시간적 여유가 점차 각박해지고 있기 때문에, 보다 효율적인 메모리 셀 코아회로의 구성 및 감지 방식이 필요하다.
따라서, 본 발명은 전술한 문제점을 해결하기 위한 것으로서, 고집적 디램에유리한 데이타 감지 동작을 수행할 수 있는 장치를 제공함을 목적으로 한다.
본 발명의 다른 목적은 디램에서 비트라인쌍간의 상호 용량 성분(또는 결합 용량 성분)을 줄이고 고집적 구조에 유리한 메모리 셀 코아회로의 구조를 제공함에 있다.
본 발명의 다른 목적은 디램에서 비트라인의 예비충전 및 등화를 위한 별도의 신호를 사용하지 않고도 신뢰성 있는 데이타 감지 동작을 수행 할 수 있는 장치를 제공함에 있다.
상술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 디램에서는, 동시에 구동되는 비트라인쌍을 구성하는 각 비트라인을 서로 다른 블럭에 위치하도록 하고, 비트라인 및 센스앰프간의 연결을 제어하는 분리신호로써 비트라인의 예비충전 및 등화를 실현하는 구조를 가진다. 따라서, 본 발명에 의하면, 비트라인의 예비충전 및 등화를 위한 별도의 신호를 사용하지 않아도 된다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 센스앰프를 중심으로 좌우에 각각 배치되고 복수개의 비트라인들을 포함하는 제1 및 제2블럭과, 하나의 신호에 응답하여, 상기 제1블럭의 메모리셀에 연결된 비트라인과 상기 제2블럭의 기준비트라인을 상기 센스앰프에 연결하고 상기 제2블럭의 메모리셀에 연결된 비트라인과 상기 제1블럭의 기준비트라인을 소정의 전압으로 충전시키는 회로를 가진다.
또한, 본 발명은 비트라인과 센스앰프를 연결하는 분리트랜지스터와, 상기 비트라인과 기준전압을 연결하는 예비충전/등화 트랜지스터를 가지는 반도체 메모리 장치에 있어서, 상기 분리트랜지스터와 상기 예비충전/등화트랜지스터를 제어하는 신호를 전송하며 한 방향으로 신장하는 도전선을 구비하며, 상기 도전선을 게이트로 하는 상기 분리트랜지스터의 도전성 확산영역이 상기 도전선의 하부에 형성되고, 상기 도전선을 게이트로 하는 상기 예비충전/등화 트랜지스터의 도전성 확산영역이 상기 도전선의 하부에 형성된다.
제1도는 종래의 메모리 코아의 구성을 보여주는 회로도.
제2도는 제1도에 따른 데이타 감지 방식을 보여주는 동작 타이밍도.
제3도는 제1도에 따른 종래의 레이아웃 배치도.
제4도는 본 발명에 따른 메모리 코아의 구성을 보여주는 회로도.
제5도는 제4도에 따른 데이타 감지 방식을 보여주는 동작 타이밍도.
제6도는 제4도에 따른 비트라인들의 연결구조를 보여주는 설명도.
제7도는 본 발명에 따라 제4도의 회로를 실현한 레이아웃 배치도.
제8도는 본 발명과 종래의 비트라인 전압차를 보여주는 그래프.
< 도면의 주요 부호의 명칭 >
ISOi, ISOj : 분리신호VBL : 비트라인 예비충전/등화 전압
M1 ~ M4 : 분리 트랜지스터
M5 ~ M8 : 비트라인 예비충전/등화 트랜지스터
BP : 비트라인 폴리실리콘층
BP15, BP13, BP24, BP48 : 브리지 폴리실리콘층
NA26, NA37 : 확장 확산영역
이하 본 발명을 첨부된 도면을 참조하여 상세하게 설명한다.
제4도는 본 발명에 따른 메모리셀 코아 회로의 구성을 보여 준다. 제4도를 참조하면, i번째 블럭의 비트라인쌍 BLi와 BLBi의 사이에서 직렬로 연결된 엔모오스(NMOS) 트랜지스터들 M5 및 M6으로 구성된 예비충전/등화 회로 10이 연결되고, j번째 블럭의 비트라인쌍 BLj와 BLBj의 사이에서 직렬로 연결된 엔모오스(NMOS) 트랜지스터들 M7 및 M8로 구성된 예비충전/등화 회로 20이 연결된다. 비트라인 BLi와 센싱노드 SN의 사이에는 분리 트랜지스터 M1이 연결되고, 센싱노드 SN과 j번째의 비트라인 BLj의 사이에는 분리 트랜지스터 M3가 연결된다. 비트라인 BLBi와 센싱노드 SNB의 사이에는 분리 트랜지스터 M2가 연결되고, 센싱노드 SNB와 비트라인 BLBj의 사이에는 분리 트랜지스터 M4가 연결된다.
분리 트랜지스터들 및 예비충전/등화용 트랜지스터들의 소오스 및 드레인 연결상태는 제1도의 경우와 다름이 없으나, 그들의 게이트들은 본 발명의 연결방식에따라 특징화되어 있음에 주목하여야 한다. 즉, 예비충전/등화용의 트랜지스터들M6 및 M7의 게이트들은 분리 트랜지스터들 M1 및 M4의 게이트들과 함께 분리 신호 ISOi에 공통으로 접속되어 있고, 예비충전/등화트랜지스터들 M5 및 M8의 게이트들은 분리트랜지스터들 M2 및 M3의 게이트들과 함께 분리신호 ISOj에 공통으로 접속되어 있다. 이러한 회로적인 구조는, 제1도의 종래의 경우처럼 별도의 예비충전/등화 신호 EGi(또는 EQj)를 사용하지 않고(또는 그러한 예비충전/등화신호를 발생하는 회로를 사용하지 않고), 분리신호 ISOi(또는 ISOj)의 제어만으로 비트라인의 예비충전 및 등화 기능까지 통제할 수 있도록 하기 위함임에 주목하여야 한다.
그러면, 제5도를 참조하여 제4도의 회로 구조에 의해 진행되는 비트라인의 예비충전/등화 및 데이타 감지 동작에 대하여 설명한다. i번째 블럭이 선택된 것으로 가정한다. i블럭의 분리신호 ISOi는 전 감지기간 동안 하이레벨을 유지하고, j블럭의 분리신호 ISOj는 시각 t1에서 하이레벨에서 로우레벨로 천이한다. 따라서, 시각 t1까지, 예비충전/등화 회로들 10 및 20의 트랜지스터들 M5~M8이 턴온되어 있으므로, 비트라인들 BLi/BLBi 및 BLj/BLBj는 모두 예비충전/등화 전압 VBL로 충전된다. 시각 t1이후부터는 j번째 블럭의 분리신호 ISOj가 로우레벨로 되므로, 분리 트랜지스터들 M2 및 M3와 예비충전/등화 트랜지스터들 M5 및 M8이 턴오프 된다. 이 때, ISOi는 여전히 하이레벨을 유지하고 있으므로, 분리트랜지스터들 M1 및 M4는 비트라인 BLi 및 BLBj를 센스앰프 SA에 각각 연결시켜 둔 상태이다. 그 후 시각 t2에서, 선택된 워드라인 WLi0이 하이레벨로 활성화되면(더미 워드라인 WLj1도 동시에 활성화 됨), 선택된 메모리 셀 MCi와 비트라인 BLi사이의 전하 분배(charge sharing)가 시작되고, 비트라인 BLBj에는 더미 셀 DCj에 의해 기준전압(또는 예비충전/등화 전압)이 충전된다. 따라서, 센스앰프 SA는, 시각 t3에서 센스앰프 제어 신호 SAE가 하이레벨로 활성화됨에 따라, 비트라인 BLi와 BLBj사이의 미소한 전위차에 응답하여 그들 사이의 전위차를 증폭한다. 더미 셀들은 서로 다른 블럭에 배치되어 있지만, 실질적인 저장 용량이 모두 동일 하기 때문에, 전술한 바와 같이, 서로 다른 블럭에 있는 메모리 셀과 비교된다 하더라도 감지동작상에는 아무런 차이가 없음을 이해 할 수 있다. 이와같은 감지동작에 의해 나타난 결과가 제8도에 나타나 있다. 제8도는 선택된 워드라인이 활성화된 후 센스앰프가 턴온되기 전에 전하분배가 진행되는 비트라인간의 전위차를 보여준다. 제8도의 그래프에 보인 바와 같이, 종래의 경우(old)보다 본 발명의 경우(new)에 있어서 비트라인 전위차가 약 0.01V만큼 더 큼을 알 수 있다. 이러한 효과는 동시에 구동되는비트라인을 엇갈리게 하는 종래의 방식에 의한 결과와 유사하다고 할 수 있으나, 앞서 설명한 바와 같이, 비트라인 예비충전 및 등화를 위한 별도의 신호를 사용하지 않고 분리신호만으로 그러한 결과를 얻을 수 있음에 주목하여야 한다.
제5도에는 별도로 도시되어 있지는 않지만 j번째 블럭이 선택된 경우라면, 분리신호 ISOj가 항상 하이레벨로 유지되므로, 비트라인 BLi와 BLBj가 비트라인 예비충전/등화 전압 VBL로 충전된다. 분리신호 ISOi가 시각 t1에서 로우레벨로 천이된 후, 워드라인 WLj0가 시각 t2에서 하이레벨로 활성화되면 비트라인 BLBi 및 BLj사이의 미소한 전위차가 나타나게 된다. 그 후, 시각 t3에서 센스앰프 제어 신호 SAE가 하이레벨로 활성화되면, 전술한 BLi 및 BLBj간의 전위차 증폭의 경우와 같이, 센스앰프 SA에 의해 비트라인 BLBi 및 BLj간의 전위차가 실질적으로 증폭될 것이다.
이와같이 상호 용량 성분에 의한 센싱동작의 저효율을 극복하는 비트라인 등화 및 센싱동작을 구현하기 위하여, 실제의 제조에 필요한 레이아웃(layout)에 관하여 제6도 및 제7도에 도시되어 있다. 제6도는 레이아웃의 형상을 모의적으로 보여 준다. 제7도는 제6도에 따라 설계된 레이아웃의 실시예로서, 센스앰프 SA가 형성된 영역을 중심으로 좌우측에 비트라인과 분리트랜지스터들 및 예비충전/등화 트랜지스터들의 패턴을 보여 준다. 제5도의 등가회로상에서는 분리신호 ISOi 및 ISOj를 전송하는 신호선들이 교차된 것으로 나타나 있으나, 실제적인 제조공정에서는 그러한 신호선으로 사용되는 게이트 폴리실리콘층(gate polysilicon layer)이 동일한 공정단계에서 동일한 준위에서 형성되기 때문에 그들을 교차시키는 것이 매우 어렵다.
따라서, 제6도 또는 제7도에 보인 바와 같이, 분리신호들의 전송을 위한 게이트 폴리실리콘층들 GPil, GPjl, GPjr 및 GPir은 일직선으로 각각 배치하고, 그러한 배치형태에 맞추기 위하여 분리 트랜지스터들 및 예비충전/등화 트랜지스터들의 N+ 확산영역들을 효율적으로 배치한다. 즉, i번째 블럭의 분리신호 ISOi를 위한 게이트 폴리실리콘층을 센스앰프 SA의 영역을 중심으로 좌우로 각각 GPil 및 GPir로 나누고, j번째의 분리신호 ISOj를 위한 게이트 폴리실리콘층 또한 센스앰프 SA의 영역을 중심으로 좌우로 각각 GPjl 및 GPjr로 나누어 배치한다. 도시되지 않았지만, 센스앰프의 영역에는 비트라인 센스앰프는 물론 비트라인과 입출력라인간의 연결을 담당하는 입출력게이트용 트랜지스터가 형성되어 있는 것으로 이해하여야 한다.
분리신호들을 위한 게이트 폴리실리콘층들이 일직선상으로 배치되어 있으므로, 그것들에 연결되는 분리 트랜지스터들 또는 예비충전/등화 트랜지스터들이 그 들의 하부에 형성된다. 즉, 게이트 폴리실리콘층 GPil의 하부에는, 분리트랜지스터 M1과 예비충전/등화 트랜지스터 M6의 N+확산영역이 평면상의 서로 다른 위치에서 형성된다. 게이트 폴리실리콘층 GPjl의 하부에는, 분리트랜지스터 M2와 예비충전/등화 트랜지스터 M5의 N+확산영역이 평면상의 서로 다른 위치에서 형성된다. 또한, 게이트 폴리실리콘층 GPir의 하부에는, 분리트랜지스터 M3과 예비충전/등화 트랜지스터 M8의 N+확산영역이 평면상의 서로 다른 위치에서 형성된다. 게이트 폴리실리콘층 GPjr의 하부에는, 분리트랜지스터 M4와 예비충전/등화 트랜지스터 M7의 N+확산영역이 평면상의 서로 다른 위치에서 형성된다. 분리트랜지스터 M2와 예비충전/등화 트랜지스터 M6의 확산영역은 확장된 확산영역 NA26을 통하여 연결되며, 분리트랜지스터 M1과 예비충전/등화 트랜지스터 M5의 확산영역은 브리지 폴리실리콘층(bridge polisilicon layer) BP15를 통하여 연결된다. 또한, 분리트랜지스터 M2와 예비충전/등화트랜지스터 M4의 확산영역은 브리지 폴리실리콘층 BP24를 통하여 연결되며, 분리트랜지스터 M1과 분리트랜지스터 M3의 확산영역은 브리지 폴리실리콘층 BP13을 통하여 연결된다. 한편, 분리트랜지스터 M3과 예비충전/등화 트랜지스터 M7의 확산영역은 확장된 확산영역 NA37을 통하여 연결되며, 분리트랜지스터 M4와 예비충전/등화 트랜지스터 M8의 확산영역은 브리지 폴리실리콘층 BP48을 통하여 연결된다. 예비충전/등화 트랜지스터들과 비트라인 예비충전/등화 전압VBL간의 연결은 종래의 경우와 동일한 방식으로 연결된다.
브리지 폴리실리콘층들 BP15, BP13, BP24 및 BP48은 비트라인 폴리실리콘층 BP와 동일한 제조단계에서 하나의 마스크를 사용하여 형성되는 층으로서, 확산영역의 패턴으로 연결되지 않는 트랜지스터들의 확산영역들을 연결하기 위한 수단이다.따라서, 브리지 폴리실리콘층을 위한 별도의 마스크 공정은 필요하지 않다. 제6도 또는 제7도에 보인 레이아웃에서는, M2(또는 M3)와 M6(또는 M7)의 확산영역들을 확장된 확산영역을 통하여 연결하고 M1(또는 M3)와 M4(또는M8)의 확산영역들을 브리지 폴리실리콘층으로 연결하였으나, M2(또는 M3)와 M6(또는 M7)의 확산영역들을 브리지 폴리실리콘층을 통하여 연결하고 M1(또는 M3)와 M4(또는M8)의 확산영역들을 확장된 확산영역을 통하여 연결시키는 것도 가능함을 이해하여야 한다.
전술한 바와 같이, 본 발명은 비트라인간의 상호 용량 성분에 의한 간섭으로 인해 감지 효율이 저하되는 것을 억제함은 물론, 별도의 비트라인 예비충전/등화 신호를 사용하지 않고도 신뢰성 있는 데이타 감지 동작을 수행하는 이점이 있다. 또한, 본 발명은 비트라인과 센스앰프간의 연결을 제어하는 분리신호를 이용하여 비트라인의 예비충전 및 등화를 수행하기 때문에, 감지동작의 제어가 용이하다.

Claims (4)

  1. 반도체 메모리 장치에 있어서,
    센스앰프를 중심으로 좌우에 각각 배치되고 복수개의 비트라인들을 포함하는 제1 및 제2블럭과,
    하나의 신호에 응답하여, 상기 제1블럭의 메모리셀에 연결된 비트라인과 상기 제2블럭의 기준비트라인을 상기 센스앰프에 연결하고 상기 제2블럭의 메모리셀에 연결된 비트라인과 상기 제1블럭의 기준비트라인을 소정의 전압으로 충전시키는 회로를 구비하는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    제1비트라인과 센스앰프사이에 연결되어 제1분리신호에 응답하는 제1분리트랜지스터와,
    제1기준비트라인과 상기 센스앰프사이에 연결되어 제2분리신호에 응답하는 제2분리트랜지스터와,
    상기 제1비트라인과 기준전압사이에 연결되어 상기 제2분리신호에 응답하는 제1등화트랜지스터와,
    상기 제1기준비트라인과 상기 기준전압사이에 연결되어 상기 제1분리신호에 응답하는 제2등화트랜지스터와,
    상기 제1비트라인과 동일한 행에 위치한 제2비트라인과 상기 센스앰프사이에연결되어 상기 제2분리신호에 응답하는 제3분리트랜지스터와,
    상기 제2기준비트라인과 동일한 행에 위치한 제2기준비트라인과 상기 센스앰프사이에 연결되어 상기 제1분리신호에 응답하는 제4분리트랜지스터와,
    상기 제2비트라인과 상기 기준전압사이에 연결되어 상기 제2분리신호에 응답하는 제3등화트랜지스터와,
    상기 제2기준비트라인과 상기 기준전압사이에 연결되어 상기 제1분리신호에 응답하는 제4등화트랜지스터를 구비하는 반도체 메모리 장치.
  3. 비트라인과 센스앰프를 연결하는 분리트랜지스터와, 상기 비트라인과 기준전압을 연결하는 예비충전/등화 트랜지스터를 가지는 반도체 메모리 장치에 있어서,
    상기 분리트랜지스터와 상기 예비충전/등화트랜지스터를 제어하는 신호를 전송하며 한 방향으로 신장하는 도전선을 구비하며,
    상기 도전선을 게이트로 하는 상기 분리트랜지스터의 도전성 확산영역이 상기 도전선의 하부에 형성되고, 상기 도전선을 게이트로 하는 상기 예비충전/등화 트랜지스터의 도전성 확산영역이 상기 도전선의 하부에 형성되어 있음을 특징으로 하는 반도체 메모리 장치.
  4. 비트라인과 센스앰프를 연결하는 분리트랜지스터와, 상기 비트라인과 기준전압을 연결하는 예비충전/등화 트랜지스터를 가지는 반도체 메모리 장치에 있어서,
    상기 센스앰프가 형성된 영역의 좌우측에 각각 위치한 제1 및 제2블럭영역과,
    상기 제1블럭영역에서 한 방향으로 신장하며 제1분리신호와 제2분리신호를 각각 전송하는 제1 및 제2도전선과,
    상기 제2블럭영역에서 한 방향으로 신장하며 상기 제1분리신호와 상기 제2분리신호를 각각 전송하는 제3 및 제4도전선과,
    상기 제1블럭영역에서 상기 제1도전선의 하부에 형성되어 제1비트라인과 상기 센스앰프를 연결하는 제1도전영역과,
    상기 제1블럭영역에서 상기 제2도전선의 하부에 형성되어 제1기준비트라인과 상기 센스앰프를 연결하는 제2도전영역과,
    상기 제2블럭영역에서 상기 제2도전선의 하부에 형성되어 제2비트라인과 상기 센스앰프를 연결하는 제3도전영역과,
    상기 제2블럭영역에서 상기 제1도전선의 하부에 형성되어 제2기준비트라인과 상기 센스앰프를 연결하는 제4도전영역과,
    상기 제1블럭영역에서 상기 제2도전선의 하부에 형성되어 상기 제1비트라인과 상기 기준전압을 연결하는 제5도전영역과,
    상기 제1블럭영역에서 상기 제1도전선의 하부에 형성되어 상기 제1기준비트라인과 상기 기준전압을 연결하는 제6도전영역과,
    상기 제2블럭영역에서 상기 제1도전선의 하부에 형성되어 상기 제2비트라인과 상기 기준전압을 연결하는 제7도전영역과,
    상기 제2블럭영역에서 상기 제2도전선의 하부에 연결되어 상기 제2기준비트라인과 상기 기준전압을 연결하는 제8도전영역을 구비함을 특징으로 하는 반도체 메모리 장치.
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