DE19625660A1

DE19625660A1 - Source-Sammelleitungs-Steuerschaltung zur Verhinderung eines Rückschlagdurchbruchs

Info

Publication number: DE19625660A1
Application number: DE19625660A
Authority: DE
Inventors: Byeng-Sun Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-06-30
Filing date: 1996-06-26
Publication date: 1997-01-02
Anticipated expiration: 2016-06-27
Also published as: US5748531A; KR0172422B1; KR970003262A; JPH09102197A; ITMI961304A1; ITMI961304A0; DE19625660C2; IT1285211B1; JP3101570B2

Description

Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Halbleiterspeicherbausteine und insbesondere auf Source-Sammelleitungs-Steuerschaltungen eines Halb leiterspeicherbausteins.

Die vorliegende Erfindung für eine Source-Sammel leitungs-Steuerschaltung zur Verhinderung eines Rückschlagdurch bruchs beruht auf der koreanischen Patentanmeldung lfd. Nr. 47558/1995, die hiermit durch Literaturhinweis einge fügt ist.

In einem elektrisch löschbaren und programmierbaren, nicht flüchtigen Halbleiterspeicher mit einer NAND-Spei cherzellenmatrix, in der ein Zeilenauswahltransistor, mehrere Speicherzellen und ein Masseauswahltransistor in Serie verbunden sind, wird eine Löschoperation durchge führt, indem eine Einheitslöschoperation und eine Ein heitslöschüberprüfungsoperation wiederholt ausgeführt werden. In diesem Fall ist zwischen der Einheitslöschope ration und der Einheitslöschüberprüfungsoperation eine Löschspannungs-Erholungsperiode vorhanden, um den Massiv körper der NAND-Speicherzellenmatrix zu entladen, der bezüglich eines Massespannungspegels auf über 20 Volt aufgeladen worden ist.

Im Fall eines nicht flüchtigen 32 MB-Halbleiterspeicher bausteins beträgt eine Massivkörperkapazität während eines Chiplöschvorgangs 30 nF bis 40 nF, wobei die Mas sivkörperkapazität mit der Integrationsdichte des Bau steins zunimmt. Im folgenden wird mit Bezug auf Fig. 2A, in der eine Source-Sammelleitungs-Steuerschaltung des Standes der Technik gezeigt ist, ein Verfahren zum Entla den der Massivkörperkapazität von 30 nF bis 40 nF be schrieben, die auf 20 Volt bezüglich des Massepegels aufgeladen worden ist.

Wie in Fig. 2A gezeigt, sind die Kanäle des NMOS-Transi stors 1 und des Verarmungstyp-NMOS-Transistors 2 zwischen einem Massepotential V_ss und einem Massivkörper 3 der Speicherzellenmatrix in Serie geschaltet. Ein Signal V_abd ist mit dem Gate des Verarmungstyp-NMOS-Transistors 2 verbunden, an den während der Einheitslöschoperation eine Spannung von mehr als 6 Volt angelegt wird, um den Sperr schichtdurchbruchsspannungspegel zu erhöhen ist. An das Gate des NMOS-Transistors 1 wird ein Signal ange legt, wobei während der Einheitslöschperiode Massepoten tial angelegt wird und während der Einheitslöschspan nungs-Erholungsperiode und der Einheitslöschüberprüfungs periode die Versorgungsspannung V_cc angelegt wird.

Bei einem typischen Verarmungstyp-NMOS-Transistor tritt der Rückschlagdurchbruch auf, wenn die Spannung zwischen dessen Drain-Anschluß und dessen Source-Anschluß (im folgenden mit "V_ds" bezeichnet) mehr als 13 Volt beträgt und der durch dessen Drain-Anschluß und dessen Source-Anschluß fließende Strom mehrere mA beträgt. Während der Einheitslöschoperation wird an die Source-Sammelleitung CSL eine Löschspannung (z. B. 20 Volt) angelegt, wobei an den Source-Anschluß des Verarmungstyp-NMOS-Transistors 2 eine Spannung von 8 Volt angelegt wird. Somit beträgt V_ds des Verarmungstyp-NMOS-Transistors 2 während der Ein heitslöschperiode 12 Volt. Wenn in diesem Zustand das Signal den Versorgungsspannungspegel V_cc annimmt, wird die im Massivkörper 3 gespeicherte Löschspannung über den Verarmungstyp-NMOS-Transistor 2 und den NMOS-Transistor 1 entladen. Die Spannung der Source-Sammellei tung (im folgenden mit "V_era" bezeichnet) und die Span nung des Source-Anschlusses des Verarmungstyp-NMOS-Tran sistors 2 (im folgenden mit "V_s" bezeichnet) sind durch die Widerstände des Verarmungstyp-NMOS-Transistors 2 und des NMOS-Transistors 1 bestimmt, was im folgenden mit Bezug auf Fig. 2B beschrieben wird.

Fig. 2B ist ein Ersatzschaltbild, das die Source-Sammel leitungs-Steuerschaltung während der Lösch spannungs-Erholungsperiode zeigt. Wie in Fig. 2B gezeigt, gilt

V_s = V_era · [R2/(R1 + R2)], (1)

wobei V_s nicht mehr als 8 Volt betragen kann. Unter der Annahme, daß die Massivkörperkapazität 30 nF beträgt, gilt

V_era = 20exp{-(1/[(R1+R2)3·10^-8]·t)}.

Das heißt, wenn der Widerstand R2 kleiner ist als der Widerstand R1, wird die Spannung V_s durch eine schnelle Entladung zu dem Zeitpunkt, zu dem das Signal zum Versorgungsspannungspegel V_cc übergeht, kleiner als 8 Volt. Dadurch wird die Spannung V_ds größer als 13 Volt, wobei ein Rückschlagdurchbruch zwischen dem aktiven Bereich des Source-Anschlusses und des Drain-Anschlusses des Verarmungstyp-NMOS-Transistors 2 und dem Substrat verursacht wird. Aufgrund der großen Kapazität des Mas sivkörpers 3 tritt in diesem Fall der Rückschlagdurch bruch über eine lange Zeitspanne auf, was zur Zerstörung des Verarmungstyp-NMOS-Transistors 2 führt.

Es ist daher die Aufgabe der vorliegenden Erfindung, die Nachteile des obenerwähnten Standes der Technik zu besei tigen und einen nicht flüchtigen Halbleiterspeicherbau stein zu schaffen, der eine Source-Sammelleitungs-Steuer schaltung besitzt, die die Zerstörung eines Verarmungs typ-NMOS-Transistors aufgrund eines Rückschlagdurchbruchs verhindern kann.

Diese Aufgabe wird erfindungsgemäß gelöst durch einen Halbleiterspeicherbaustein, der die in den Ansprüchen 1 oder 2 angegebenen Merkmale besitzt. Die abhängigen An sprüche sind auf bevorzugte Ausführungsformen gerichtet.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 ein Schaubild, das eine Speicherzellenmatrix und deren Peripherieschaltungen gemäß einer bevorzug ten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2A das bereits erwähnte Schaltbild, das eine Source- Sammelleitungs-Steuerschaltung des Standes der Technik zeigt;

Fig. 2B das bereits erwähnte Ersatzschaltbild der Fig. 2A während einer Löschspannungs-Erholungsperiode;

Fig. 3 eine Querschnittsansicht, die die Speicherzellen matrix der Fig. 1 zeigt;

Fig. 4A ein Schaltbild, die eine Source-Sammel leitungs-Steuerschaltung gemäß einer bevorzugten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 4B ein Ersatzschaltbild der Fig. 4A während der Löschspannungs-Erholungsperiode;

Fig. 5 ein Zeitablaufdiagramm, das eine Operation der Source-Sammelleitungs-Steuerschaltung während ei nes Löschmodus gemäß der vorliegenden Erfindung zeigt;

Fig. 6A ein Schaltbild, das eine Source-Sammel leitungs-Steuerschaltung gemäß einer weiteren bevorzugten Ausführungsform der Erfindung zeigt;

Fig. 6B ein Ersatzschaltbild der Fig. 6A während der Löschspannungs-Erholungsperiode;

Fig. 7A ein Schaltbild, das eine Source-Sammel leitungs-Steuerschaltung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt; und

Fig. 7B ein Ersatzschaltbild der Fig. 7A während der Löschspannungs-Erholungsperiode.

Die folgende Beschreibung bezieht sich auf nichtflüchtige Halbleiterspeicher. Der Aufbau einer NAND-Speicherzelle ist im Artikel "New Device Technology for 5 V-only 4 Mb EEPROM with NAND structure cell", IEDM 1988, S. 412-415, offenbart, während der Aufbau und die Lese/Schreib-Opera tionen eines elektrisch löschbaren und programmierbaren nicht flüchtigen Halbleiterspeicherbausteins im US-Patent Nr. 5,473,563 offenbart sind.

Im folgenden werden mit Bezug auf die beigefügten Zeich nungen bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlicher beschrieben. Es ist zu beachten, daß gleiche Bauteile oder Elemente in den Zeichnungen, soweit möglich, mit gleichen Bezugszeichen oder Symbolen bezeichnet sind.

Fig. 1 zeigt einen Aufbau eines Speicher-Unterblocks der Speichermatrix in einem nicht flüchtigen Halbleiterspei cherbaustein, auf den die vorliegende Erfindung angewen det werden kann. Bei der vorliegenden Erfindung wird an genommen, daß der Speicherbaustein der vorliegenden Erfindung 32 MB umfaßt. Der Speicher-Unterblock MCA1 enthält 4096 Speicherzeilen und somit 4 kB (4096 B), während der (nicht gezeigte) Speicherblock 512 Speicher-Unterblöcke enthält und somit 2 MB umfaßt. Folglich bilden 16 Speicherblöcke den nichtflüchtigen Halbleiter speicherbaustein mit 32 MB. Wie in Fig. 1 gezeigt, sind an den rechten und linken Seiten der Speichermatrix zwei Zeilendecodierer 10 zum Auswählen der Zeilenauswahllei tungen SL1, SL2 und der Wortleitungen WL1 bis WL16 ange ordnet. Am oberen Ende und am unteren Ende der Speicher matrix sind jeweils Leseverstärker- und Seitenpuffer blöcke 12 und 14 angeordnet, die jeweils einer Hälfte der Speichermatrix zugeordnet sind. Die Leseverstärker- und Seitenpufferblöcke 12 und 14 enthalten mehrere Seitenpuf fer zum vorübergehenden Speichern von Daten von den und für die Speicherzellen (oder Speichertransistoren) sowie mehrere Leseverstärker zum Erfassen der Daten von den oder für die Speicherzellen, wobei jeder Leseverstärker oder Zeilenpuffer mit jeweils einer der Bitleitungen BL1 bis BL4096 verbunden ist. Der Source-Anschluß des Aus wahltransistors ST2 für die Zuführung einer Massespannung oder einer Löschspannung zum Source-Anschluß der in Serie geschalteten Speicherzellen M1 bis M16 ist über die Source-Sammelleitung CSL mit einer Source-Sammel leitungs-Steuerschaltung 11 verbunden. Obwohl gezeigt ist, daß ein Ausgangsanschluß der Löschpumpe 13 mit der Source-Sammel leitung CSL in Fig. 1 verbunden ist, wird eine Löschspan nung von der Löschpumpe 13 virtuell über eine in Durch laßrichtung betriebene Sperrschicht an die Source-Sammel leitung CSL angelegt.

Bei einem solchen NAND-Flash-Speicher sind die Source-Anschlüsse der Speicherzellen M1 bis M16 im Massivkörper mittels Störstellen in hoher Konzentration gebildet (mit Störstellen dotierte Wanne oder Substrat). Während der Löschoperation wird daher die von der Löschpumpe 13 erzeugte Löschspannung zur Source-Sammelleitung CSL übertragen und über den Massivkörper den Source-Anschlüs sen der Speicherzellen zugeführt.

Fig. 3 ist eine Querschnittsansicht, die NAND-Speicher zellen zeigt. Wie in Fig. 3 gezeigt, ist ein Halbleiter substrat 30 ein P-Typ-Siliciumeinkristall-Halbleiter substrat. Auf einer Hauptoberfläche des Substrats 30 ist ein P-Typ-Wannenbereich 32 mit einer Tiefe von ungefähr 4 um ausgebildet. Der P-Typ-Wannenbereich 32 ist von einem N-Typ-Wannenbereich 31 umgeben. Im P-Typ-Wannenbe reich 32 sind N⁺-Bereiche 33 bis 40, die mit N-Typ-Stör stellen in hoher Konzentration dotiert sind, jeweils durch einen von mehreren Kanalbereichen 41 getrennt. Der N⁺-Bereich 40 ist ein Kontaktbereich, der über ein Kon taktloch 42 mit der Bitleitung BL verbunden ist und als Drain-Bereich des ersten Auswahltransistors ST1 dient. Die N⁺-Bereiche 34 bis 39 dienen als gemeinsame Source- Drain-Bereiche zweier benachbarter Transistoren des ersten Auswahltransistors ST1, der Speichertransistoren M1 bis M16 sowie des zweiten Auswahltransistors ST2. Der N⁺-Bereich 33 dient sowohl als Source-Bereich des zweiten Auswahltransistors ST2 als auch als vergrabene Source-Sammelleitung CSL. Die Source-Sammelleitung CSL steht über ein Kontaktloch mit dem N⁺-Bereich 33 in Verbindung. Jedes schwebende Gate ist auf einer Isolierschicht über dem Kanalbereich 41 ausgebildet. Jedes Steuer-Gate ist auf einer Isolierschicht über dem schwebenden Gate ausge bildet. Der Massivkörper 3, der den N-Typ-Wannenbereich 31 und den P-Typ-Wannenbereich 32 enthält, ist mit der Spannung V_era verbunden.

Fig. 4A ist ein Schaltbild, das eine Source-Sammellei tungs-Steuerschaltung gemäß einer bevorzugten Ausfüh rungsform der vorliegenden Erfindung zeigt. Wie in Fig. 4A gezeigt, besitzt die Source-Sammelleitungs-Steu erschaltung erste und zweite Pfade, die zwischen dem Massivkörper 3 und der Massespannung V_ss parallelgeschal tet sind. Der erste Pfad besitzt einen Verarmungs typ-NMOS-Transistor 4 sowie einen NMOS-Transistor 5, deren Kanäle zwischen dem Massivkörper 3 und der Massespannung V_ss in Serie geschaltet sind, während der zweite Pfad einen Verarmungstyp-NMOS-Transistor 2, einen NMOS-Transi stor 1 sowie einen dazwischengeschalteten Widerstand R3 besitzt, deren Kanäle zwischen dem Massivkörper 3 und der Massespannung V_ss in Serie geschaltet sind. An die Gates der Verarmungstyp-NMOS-Transistoren 2 und 4 wird jeweils das Signal V_abd angelegt. An das Gate des NMOS-Transi stors 5 wird das Signal angelegt, das während der Einheitslöschperiode und der Löschspannungs-Erholungspe riode auf Massepotential gehalten wird und während der übrigen Operationsperioden den Versorgungsspannungspegel V_cc annimmt. An das Gate des NMOS-Transistors 1 wird das Signal angelegt, das während der Einheitslösch periode auf Massepotential gehalten wird und während der übrigen Operationsperioden den Versorgungsspannungspegel V_cc annimmt. Die Kanalwiderstände des Verarmungs typ-NMOS-Transistors 4 und des NMOS-Transistors 5 sollten klein gehalten werden, um eine Verringerung des Leseabstands der Speicherzelle aufgrund der Erhöhung der Spannung auf der Source-Sammelleitung durch den Speicherzellenstrom während des Lesemodus, des Löschmodus und des Pro grammüberprüfungsmodus zu verhindern. Der Pfad, der den Verarmungstyp-NMOS-Transistor 2, den Widerstand R3 und den NMOS-Transistor 1 enthält, wird verwendet, um den Rückschlagdurchbruch des Verarmungstyp-NMOS-Transistors 2 während der Löschspannungs-Erholungsperiode zu verhin dern.

Fig. 4B ist ein Ersatzschaltbild, das eine Source-Sammel leitungs-Steuerschaltung während der Löschspannungs-Er holungsoperation gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 4B gezeigt, ist ein Widerstand R1 eine Ersatzschaltung für den Verarmungstyp-NMOS-Transistor 2, während ein Widerstand R2 eine Ersatzschaltung für den NMOS-Transistor 1 ist.

Fig. 5 ist ein Zeitablaufdiagramm der Source-Sammellei tungs-Steuerschaltung während des Löschmodus gemäß der vorliegenden Erfindung.

Das Signal V_abd nimmt während der Einheitslöschperiode T1 einen Spannungspegel von mehr als 6 Volt an, während es während der übrigen Operationsperioden auf dem Versor gungsspannungspegel V_cc gehalten wird. Das Signal wird während der Einheitslöschperiode T1 und der Lösch spannungs-Erholungsperiode T2 auf dem Massepotential V_ss gehalten, während es während der übrigen Operationspe rioden den Versorgungsspannungspegel V_cc annimmt. Das Signal wird nur während der Einheitslöschperiode T1 auf dem Massepotential V_ss gehalten und geht während der Löschspannungs-Erholungsperiode T2 allmählich in den Versorgungsspannungspegel V_cc über, während es während der übrigen Operationsperioden den Versorgungsspannungs pegel V_cc annimmt. Die folgende Tabelle 1 zeigt die Zustände der Steuersignale der Speicherzellenmatrix im Löschmodus und im Löschüberprüfungsmodus.

Tabelle 1

Wie in Tabelle 1 gezeigt, werden während des Löschmodus die Bitleitungen BL1 bis BL4096, die mit den Drain-An schlüssen der Speicherzellen verbunden sind, im schweben den Zustand gehalten, die mit den Gates der ersten und zweiten Auswahltransistoren ST1 und ST2 verbundenen Auswahlleitungen SL1 und SL2 auf Versorgungsspannungspe gel V_cc gehalten, die mit den Steuer-Gates der Speicher zellen M1 bis M16 verbundenen Wortleitungen WL1 bis WL16 auf 0 Volt gehalten, der Massivkörper 3 auf einem hohen Spannungspegel von mehr als 20 Volt gehalten und der Source-Anschluß im schwebenden Zustand gehalten.

Während des Löschüberprüfungsmodus nehmen die mit den Drain-Anschlüssen der Speicherzellen M1 bis M16 verbunde nen Bitleitungen BL1 bis BL4096 schwebende Zustände an, während die mit den Gates der ersten und zweiten Auswahl transistoren ST1 und ST2 verbundenen Auswahlleitungen SL1 und SL2 auf dem Versorgungsspannungspegel V_cc gehalten werden, die mit den Steuer-Gates der Speicherzellen M1 bis M16 verbundenen Wortleitungen WL1 bis WL16 auf 0 Volt gehalten werden und der Massivkörper und der Source-Anschluß auf 0 Volt gehalten werden.

Fig. 6A zeigt eine Source-Sammelleitungs-Steuerschaltung gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In Fig. 6A ist der Widerstand R3 der Fig. 4A entfernt, statt dessen ist zwischen den Drain-Anschluß des Verarmungstyp-NMOS-Transistors 2 und den Massivkörper 3 ein Widerstand R4 geschaltet. Die Source-Sammelleitungs-Steuerschaltung der Fig. 6A besitzt einen ersten Pfad, der den Verarmungstyp-NMOS-Transistor 4 und den NMOS-Transistor 5 enthält, sowie einen zweiten Pfad, der den Widerstand R4, den Verarmungstyp-NMOS-Transistor 2 sowie den NMOS-Transistor 1 enthält. Der erste Pfad wird während des Lesemodus, des Programmiermo dus und des Löschüberprüfungsmodus verwendet, während der zweite Pfad während des Löschspannungs-Erholungsmodus verwendet wird. Der erste Pfad wurde mit Bezug auf die Fig. 4A und 4B bereits beschrieben, weshalb er im folgen den nicht beschrieben wird. Wenn das Signal während der Löschspannungs-Erholungsoperation einen logischen "Hoch"-Pegel annimmt, tritt am Widerstand R4 ein großer Spannungsabfall auf, wobei die Spannung V_ds des Verarmungstyp-NMOS-Transistors 2 verringert wird, so daß der Rückschlagdurchbruch des Verarmungs typ-NMOS-Transistors 2 verhindert wird.

Fig. 6B ist ein Ersatzschaltbild der Fig. 6A während der Löschspannungs-Erholungsperiode. Wie in Fig. 6B gezeigt ist ein Widerstand R1 eine Ersatzschaltung für den Verar mungstyp-NMOS-Transistor 2, während ein Widerstand R2 eine Ersatzschaltung für den NMOS-Transistor 1 ist. In der Schaltung kann der Rückschlagdurchbruch verhindert werden, indem der Widerstandswert des Widerstands R4 größer gewählt wird als diejenigen der Widerstände R1 und R2.

Fig. 7A zeigt eine Source-Sammelleitungs-Steuerschaltung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. In Fig. 7A ist im Gegensatz zur Fig. 4A zwischen den Drain-Anschluß des Verarmungs typ-NMOS-Transistors 2 und den Entladungspfad des Massivkör pers 3 ein Widerstand R4 eingefügt. Die Source-Sammellei tungs-Steuerschaltung der Fig. 7A besitzt einen ersten Pfad, der den Verarmungstyp-NMOS-Transistor 4 und den NMOS-Transistor 5 enthält, sowie einen zweiten Pfad, der den Widerstand R4, den Verarmungstyp-NMOS-Transistor 2, den Widerstand R3 und den NMOS-Transistor 1 enthält. Der erste Pfad wird während des Lesemodus, des Programmiermo dus und des Löschüberprüfungsmodus verwendet, während der zweite Pfad während des Löschspannungs-Erholungsmodus verwendet wird. Im zweiten Pfad sind der Widerstand R4, der Verarmungstyp-NMOS-Transistor 2, der Widerstand R3 und der NMOS-Transistor 1 in Serie geschaltet. Wenn das Signal während der Lösch-Erholungsoperation den logischen "Hoch"-Pegel annimmt, tritt an den Widerständen R3 und R4 ein großer Spannungsabfall auf, wobei die Spannung V_ds des Verarmungstyp-NMOS-Transistors 2 verrin gert wird, so daß der Rückschlagdurchbruch des Verarmungstyp-NMOS-Transistors 2 verhindert wird.

Fig. 7B ist ein Ersatzschaltbild der Fig. 7A während der Löschspannungs-Erholungsperiode. Wie in Fig. 7B gezeigt, ist ein Widerstand R1 eine Ersatzschaltung für den Verar mungstyp-NMOS-Transistor 2, während ein Widerstand R2 eine Ersatzschaltung für den NMOS-Transistor 1 ist. In der Schaltung kann der Rückschlagdurchbruch verhindert werden, indem die Widerstandswerte der Widerstände R3 und R4 größer gewählt werden als diejenigen der Widerstände R1 und R2.

Im folgenden wird mit Bezug auf die Fig. 4B bis 7B das Rückschlagdurchbruch-Verhinderungsverfahren für den Verarmungstyp-NMOS-Transistor 2 während der Löschspan nungs-Erholungsperiode beschrieben. Es wird angenommen, daß in Fig. 4B die Spannung V_era 20 Volt, das Signal V_abd 6 Volt, die Schwellenspannung V_t des Verarmungs typ-NMOS-Transistors 2 -2 Volt betragen und

V_era = 20 exp{-[t/(C(R1+R2+R3)]} sowie

V_ds = V_era [R1/(R1+R2+R3)]

gilt. Somit gilt

V_ds = 20 exp{-t/(C(R1+R2+R3))} · [R1/(R1+R2+R3)].

Daher kann der Rückschlagdurchbruch verhindert werden, indem der Widerstand R3, der Verarmungstyp-NMOS-Transi stor 2 und der NMOS-Transistor 1 so konstruiert werden, daß die Spannung V_ds des Verarmungstyp-NMOS-Transistors 2 weniger als 13 Volt beträgt und der Durchlaßstrom des Verarmungstyp-NMOS-Transistors 2 wenige mA beträgt. In Fig. 6B gilt

V_era = 20 exp{-t/(C(R1+R2+R4))} sowie

V_ds = V_era [R1/(R1+R2+R4)].

Somit gilt

V_ds = 20 exp{-t/(C(R1+R2+R4))} · [R1/(R1+R2+R4)].

Daher kann der Rückschlagdurchbruch verhindert werden, indem der Widerstand R4, der Verarmungstyp-NMOS-Transi stor 2 und der NMOS-Transistor 1 so konstruiert werden, daß die Spannung V_ds des Verarmungstyp-NMOS-Transistors 2 weniger als 13 Volt und der Durchlaßstrom des Verarmungs typ-NMOS-Transistors 2 wenige mA betragen. In Fig. 7B gilt

V_era = 20 exp{-t/(C(R1+R2+R3+R4))} sowie

V_ds = V_era [R1/(R1+R2+R3+R4)].

Somit gilt

V_ds = 20exp{-t/(C(R1+R2+R3+R4))} · [R1/(R1+R2+R3+R4)].

Daher kann der Rückschlagdurchbruch verhindert werden, indem die Widerstände R3 und R4, der Verarmungs typ-NMOS-Transistor 2 und der NMOS-Transistor 1 so konstruiert werden, daß die Spannung V_ds des Verarmungs typ-NMOS-Transistors 2 weniger als 13 Volt und der Durchlaßstrom des Verarmungstyp-NMOS-Transistors 2 wenige mA betragen.

Indem die Übergangszeit des Signals zu Beginn der Löschspannungs-Erholungsperiode größer als mehrere 100 µs gewählt wird, kann außerdem der Anfangswider standswert des NMOS-Transistors 1 groß sein, so daß V_ds des Verarmungstyp-NMOS-Transistors 2 verringert wird. Um den Widerstandswert des Verarmungstyp-NMOS-Transistors 2 klein zu halten, sollte an das Gate des Verarmungs typ-NMOS-Transistors 2 ein Signal V_abd mit hohem Spannungspe gel (z. B. mehr als 6 Volt) angelegt werden, wodurch der Rückschlagdurchbruch verhindert wird.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung dargestellt und beschrieben worden sind, ist Fachleuten klar, daß verschiedene Veränderungen und Ab wandlungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Erfindung soll daher nicht auf die speziellen Ausfüh rungsformen beschränkt sein, die als beste Ausführungs formen für die Verwirklichung der vorliegenden Erfindung offenbart sind, sondern alle Ausführungsformen umfassen, die in den Umfang der beigefügten Ansprüche fallen.

Claims

1. Halbleiterspeicherbaustein mit einer auf einem Massivkörperbereich (3) ausgebildeten Speicherzellenma trix, einer Pumpe (13) zum Anlegen einer Spannung über den Massivkörperbereich (3) an die Speicherzellenmatrix sowie einer Source-Sammelleitung (CSL), die über den Massivkörperbereich (3) mit der Speicherzellenmatrix ver bunden ist, gekennzeichnet durch
einen ersten Isolierschicht-Feldeffekttransistor (2), der zwischen die Source-Sammelleitung (CSL) und Massepotential geschaltet ist und einen widerstandsbehaf teten Strompfad besitzt,
einen zweiten Isolierschicht-Feldeffekttransistor (1), der zwischen den ersten Isolierschicht-Feldeffekt transistor (2) und Massepotential geschaltet ist und einen widerstandsbehafteten Strompfad besitzt, und
wenigstens einen Widerstand (R3), der mit den ersten und zweiten Isolierschicht-Feldeffekttransistoren (2, 1) zwischen der Source-Sammelleitung (CSL) und Masse potential in Serie geschaltet ist, um die Spannung zwischen dem Drain-Anschluß und dem Source-Anschluß des ersten Isolierschicht-Feldeffekttransistors (2) zu ver ringern.

2. Halbleiterspeicherbaustein mit einer Speicherzel lenmatrix, die mehrere auf einem Massivkörperbereich (3) ausgebildete Speicherzellen enthält, einem Zeilendecodie rer (10) zum Auswählen der Speicherzellen, sowie einer Source-Sammelleitung (CSL), die über den Massivkörperbe reich (3) mit der Speicherzellenmatrix verbunden ist, um an die Source-Anschlüssen der Speicherzellen eine Span nung anzulegen, gekennzeichnet durch
einen ersten Isolierschicht-Feldeffekttransistor (2), der zwischen die Source-Sammelleitung (CSL) und Massepotential geschaltet ist und einen widerstandsbehaf teten Strompfad besitzt,
einen zweiten Isolierschicht-Feldeffekttransistor (1), der zwischen den ersten Isolierschicht-Feldeffekt transistor (2) und Massepotential geschaltet ist und
einen widerstandsbehafteten Strompfad besitzt,
wenigstens einen Widerstand (R3), der mit den ersten und zweiten Isolierschicht-Feldeffekttransistoren (2, 1) zwischen der Source-Sammelleitung (CSL) und Masse potential in Serie geschaltet ist, um die Spannung zwischen dem Drain-Anschluß und dem Source-Anschluß des ersten Isolierschicht-Feldeffekttransistors (2) zu ver ringern, und
eine Schaltung, die an die ersten und zweiten Isolierschicht-Feldeffekttransistoren (2, 1) während einer ersten Operationsperiode eine erste Spannung bzw. das Massepotential und während zweiter und dritter Opera tionsperioden eine Versorgungsspannung anlegt.

3. Halbleiterspeicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß die erste Spannung mehr als 6 Volt beträgt.

4. Halbleiterspeicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß die erste Operationsperiode eine Löschperiode ist, die zweite Operationsperiode eine Lösch spannungs-Erholungsperiode ist und die dritte Operationsperiode eine Löschüberprüfungsperiode ist.

5. Halbleiterspeicherbaustein nach Anspruch 2, gekennzeichnet durch eine Schaltung zum Anlegen einer Versorgungsspan nungsrampe an das Gate des zweiten Isolierschicht-Feldef fekttransistors (1) zu Beginn der zweiten Operationspe riode.