ITMI961304A1 - Circuito di controllo di linea di sorgente comune in grado di impedire rottura improvvisa - Google Patents
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Description
DESCRIZIONE
La presente invenzione riguarda dispositivi di memoria a semiconduttore, e più particolarmente circuiti di controllo di linea di sorgente comune di un dispositivo di memoria a semiconduttore.
La presente invenzione per un circuito di controllo di linea di sorgente comune in grado di impedire rottura improvvisa, è basata sulla domanda di brevetto coreano numero di serie 47558/1995 che è qui incorporata per riferimento per tutti gli scopi.
In una memoria a semiconduttore non volatile elettricamente cancellabile e programmabile avente una matrice di celle di memoria di tipo NAND in cui un transistore di selezione di stringhe, una pluralità di celle di memoria ed un transistore di selezione di massa sono collegati in serie l'uno con l'altro, un'operazione di cancellazione è eseguita ripetendo un'operazione di cancellazione unitaria ed un'operazione di verifica di cancellazione unitaria. In questo caso, vi è un periodo di recupero di tensione di cancellazione tra l'operazione di cancellazione unitaria e l'operazione di verifica di cancellazione unitaria, per scaricare la massa o volume della matrice di celle di memoria di tipo NAND che è stata caricata a oltre 20 volt ad un livello di tensione di massa.
Nel caso di un dispositivo di memoria a semiconduttore non volatile di 32Mb, un condensatore di carica o volume durante un'operazione di cancellazione di chip è 30nF - 40nF, e con l'elevata densità del dispositivo, il condensatore di carica o volume aumenta in accordo con esso. Un procedimento di scarica del condensatore di carica o volume di 30nF - 40nF che è stato caricato a 20 volt al livello di terra sarà trattato con riferimento alla figura 1A in cui è mostrato il circuito di controllo di linea di sorgente comune secondo la tecnica nota.
Facendo riferimento alla figura 1A, i canali del transistore NMOS 1 e del transistore NMOS 2 di tipo a svuotamento sono collegati in serie tra una tensione di terra VSS ed un carica o volume (bulk) 3 della matrice di celle dì memoria. Un segnale Vabd è collegato alla porta del transistore NMOS 2 di tipo a svuotamento a cui è applicata la tensione oltre 6 volt durante l'operazione di cancellazione di unità per innalzare il livello di tensione di rottura di giunzione. Un segnale ERA è collegato alla porta del transistore NMOS 1 a cui è applicata la tensione di terra durante il periodo di cancellazione di unità e la tensione di alimentazione VCC durante il periodo di recupero di tensione di cancellazione di unità ed il periodo di verifica di cancellazione di unità.
In un transistore NMOS di tipo a svuotamento tipico, la rottura improvvisa si verifica quando la differenza di tensione tra il suo pozzo e la sua sorgente (qui di seguito chiamata "Vds") è oltre 13 volt e la corrente fluente attraverso il suo pozzo e la sua sorgente è diversi mA. Durante l'operazione di cancellazione di unità, una tensione di cancellazione (per esempio, 20 volt) è applicata alla linea di sorgente comune CSL, ed 8 volt sono applicati alla sorgente del transistore NMOS 2 di tipo a svuotamento. Quindi, la Vds del transistore NMOS 2 di tipo a svuotamento durante il periodo di cancellazione di unità è 12 volt. In questo stato, se il segnale ERA va a livello della tensione di alimentazione VCC, la tensione di cancellazione caricata nella massa o volume 3 è scaricata attraverso il transistore NMOS 2 di tipo a svuotamento ed il transistore
NMOS 1- La tensione della linea di sorgente comune (qui di seguito chiamata "Vera") e la tensione della sorgente del transistore NMOS di tipo a svuotamento 2 (qui di seguito chiamata "Vs") sono determinati dalle resistenze del transistore NMOS 2 di tipo a svuotamento e del transistore NMOS 1 e che saranno trattate qui di seguito con riferimento alla figura 1B.
La figura 1B è uno schema circuitale equivalente mostrante il circuito di controllo di linea di sorgente comune durante il periodo di recupero di tensione di cancellazione. Facendo riferimento alla figura 1B,
dove Vs non può essere oltre 8 volt. Assumendo che il condensatore di mas-_9
sa o volume sia 30nF, Vera = 20e (1/[R1+R2)30x10 ]x t). cioè, Se il resi¬
stere R2 è più piccolo del resistore R1, la tensione Vs diventa inferiore ad 8 volt tramite una scarica rapida al momento in cui il segnale ERA passa al livello di tensione di alimentazione Vcc. Quindi, la tensione Vds
diventa oltre 13 volt, inducendo la rottura improvvisa tra la regione attiva della sorgente e del pozzo del transistore NMOS 2 di tipo a svuotamento ed il substrato. In questo caso, a causa del grande condensatore della massa o volume 3, la rottura improvvisa si verifica per un lungo tempo, avendo come risultato la distruzione del transistore NMOS 2 di tipo a svuotamento.
E' quindi uno scopo della presente invenzione fornire un dispositivo di memoria a semiconduttore non volatile avente un circuito di controllo di linea di sorgente comune che possa impedire la distruzione di un transistore NMOS di tipo a svuotamento a causa di una rottura improvvisa.
Al fine di conseguire lo scopo precedente della presente invenzione, un dispositivo di memoria a semiconduttore avente una matrice di celle di memoria formata su una regione di carica o volume, una pompa per generare una tensione alla matrice di celle di memoria ed una linea di sorgente comune collegata alla matrice di celle di memoria tramite le regioni di carica o volume include un primo transistore a porta isolante che è collegato tra la linea di sorgente comune e la tensione di terra ed ha un percorso di corrente resistivo; un secondo transistore a porta isolante che è collegato tra il primo transistore a porta isolante e la tensione di terra ed ha un percorso di corrente resistivo; ed almeno un resistore collegato in serie con il primo ed il secondo transistore a porta isolante tra la linea di sorgente comune e la tensione di terra, per ridurre la differenza di tensione tra il pozzo e la sorgente del primo transistore a porta isolante.
Queste e diverse altre caratteristiche e vantaggi della presente invenzione risulteranno prontamente compresi con riferimento alla seguente descrizione dettagliata considerata in unione con i disegni allegati, in cui:
la figura 1A è uno schema circuitale mostrante un circuito di controllo di linea di sorgente comune secondo una tecnica nota;
la figura 1B è uno schema circuitale equivalente della figura 1A durante un periodo di recupero di tensione di cancellazione;
la figura 2 è uno schema mostrante una matrice di celle di memoria e suoi circuiti periferici secondo una forma di realizzazione preferita della presente invenzione;
la figura 3 è una vista in sezione trasversale mostrante la matrice di celle di memoria della figura 2;
la figura 4A è uno schema circuitale mostrante un circuito di controllo di linea di sorgente comune secondo una forma di realizzazione preferita della presente invenzione;
la figura 4B è uno schema circuitale equivalente della figura 4A durante il periodo di recupero di tensione di cancellazione;
la figura 5 è un diagramma di temporizzazione mostrante il funzionamento del circuito di controllo di linea di sorgente comune durante una modalità di cancellazione secondo la presente invenzione;
la figura 6A è uno schema circuitale mostrante un circuito di controllo di linea di sorgente comune secondo un'altra forma di realizzazione preferita della presente invenzione;
la figura 6B è uno schema circuitale equivalente della figura 6A durante il periodo di recupero di tensione di cancellazione;
la figura 7A è uno schema circuitale mostrante un circuito di controllo di linea di sorgente comune secondo una terza forma di realizzazione preferita della presente invenzione; e
la figura 7B è uno schema circuitale equivalente della figura 7A durante il periodo di recupero di tensione di cancellazione.
Verrà effettuata descrizione con riferimento a memorie a semiconduttore non volatili. La costruzione della cella di memoria di tipo NAND è descritta in un articolo "New Device Technology for 5V-only 4Mb EEPROM with NAND structure celi" IEDM 1988, pp 412-415 e la costruzione ed operazioni di lettura/scrittura del dispositivo di memoria a semiconduttore non volatile elettricamente cancellabile e programmabile sono descritte nel brevetto statunitense No. 5.473.563.
Forme di realizzazione preferite della presente invenzione saranno trattate più completamente con riferimento ai disegni allegati. Si dovrebbe notare che le stesse parti o elementi dei disegni rappresentano lo stesso numero o simbolo qualora possibile.
La figura 2 mostra una costruzione di un sottoblocco di memoria della matrice di memoria in un dispositivo di memoria a semiconduttore non volatile a cui è applicabile la presente invenzione. Si assume nella presente invenzione che il dispositivo di memoria della presente invenzione sia 32Mb. Il sottoblocco di memoria MCA1 costituito da 4096 stringhe di memoria è 4Kb(4096b), ed il blocco di memoria (non mostrato) costituito da 512 sottoblocchi di memoria è 2Mb. Conseguentemente, 16 blocchi di memoria costituiscono il dispositivo di memoria a semiconduttore non volatile di 32Mb. Facendo riferimento alla figura 2, due decodificatori di riga 10 per selezionare linee di selezione di stringa SL1, SL2 e linee di parola da WL1 a WL16 sono rispettivamente collocati sui lati destro e sinistro della matrice di memoria. Blocchi 12 e 14 di memoria temporanea di pagina ed amplificatori di rilevamento sono rispettivamente collocati in corrispondenza della sommità e del fondo della matrice di memoria, ciascuno essendo allocato per una metà della matrice di memoria. I blocchi 12 e 14 di amplificatore di rilevamento e di memoria temporanea includono una pluralità di memorie temporanee di pagina per memorizzare temporaneamente dati da o alle celle di memoria (o transistori di memoria), ed una pluralità di amplificatori di rilevamento per rilevare dati da o alle celle di memoria, ciascun amplificatore di rilevamento o memoria temporanea di pagina essendo collegato ad una corrispondente delle linee di bit da BL1 a BL4096. La sorgente del transistore di selezione ST2 per alimentare una tensione di terra o una tensione di cancellazione alla sorgente delle celle di memoria da M1 a M16 collegate in serie è collegata ad un circuito di controllo 11 di linea di sorgente comune tramite la linea di sorgente comune CSL. Mentre un terminale di uscita di una pompa di cancellazione 13 è mostrato essere collegato alla linea di sorgente comune CSL nella figura 2, una tensione di cancellazione dalla pompa di cancellazione 13 è virtualmente applicata attraverso una giunzione polarizzata direttamente alla linea di sorgente comune CSL.
In una tale memoria flash di tipo NAND, le sorgenti delle celle di memoria da M1 a M16 sono formate da impurità di alta concentrazione entro la massa o volume (pozzetto o substrato impiantato con impurità). Quindi, durante l’operazione di cancellazione, la tensione di cancellazione generata dalla pompa di cancellazione 13 è trasferita alla linea di sorgente comune CSL e poi è alimentata alle sorgenti delle celle di memoria tramite la massa o volume.
La figura 3 è una vista in sezione trasversale mostrante celle di memoria di tipo NAND. Facendo riferimento alla figura 3, un substrato semiconduttore 30 è un substrato semiconduttore monocristallino di silicio di tipo P. Una regione 32 di pozzetto di tipo P è formata avente una profondità di circa 4 pm da una superficie principale del substrato 30. La regione 32 di pozzetto di tipo P è circondata da una regione 31 di pozzetto di tipo N. Nella regione 32 di pozzetto di tipo P, regioni N<+ >da 33 a 40 drogate con impurità di tipo N di alta concentrazione sono separate da ciascuna di una pluralità di regioni di canale 41. La regione N<+ >40 è una regione di contatto collegata alla linea di bit BL tramite un foro di contatto 42 e serve anche come regioni di pozzo del primo transistore di selezione ST1. Le regioni N<+ >da 34 a 30 servono come regioni di sorgentepozzo comune di due transistori adiacenti del primo transistore di selezione ST1, transistori di memoria da M1 a M16 e secondi transistori di selezione ST2. La regione N<+ >33 serve sia come regione di sorgente del secondo transistore di selezione ST2 sia come linea di sorgente comune sepolta CSL. La linea di sorgente comune CSL contatta la regione N<+ >33 tramite un foro di contatto. Ciascuna porta flottante è formata su uno strato isolante sulla regione di canale 41. Ciascuna porta di controllo è formata su uno strato isolante sulla porta flottante. La massa o volume 3 includente la regione 31 di pozzetto di tipo N e la regione 32 di pozzetto di tipo P è collegata alla tensione Vera.
La figura 4A è uno schema circuitale mostrante un circuito di controllo di linea di sorgente comune secondo una forma di realizzazione preferita della presente invenzione. Facendo riferimento alla figura 4A, il circuito di controllo di linea di sorgente comune ha primo e secondo percorso che sono collegati in parallelo l'uno con l'altro tra la massa o volume 3 e la tensione di terra VSS. Il primo percorso ha un transistore NMOS 4 di tipo a svuotamento ed un transistore NMOS 5 i cui canali sono collegati in serie tra la carica o volume 3 e la tensione di terra VSS, ed il secondo percorso ha un transistore NMOS 2 di tipo a svuotamento, un transistore NMOS 1 ed un resistore R3 collegati tra di essi, i suoi canali essendo collegati in serie tra la massa o volume 3 e la tensione di terra VSS. Le porte di transistori NMOS 2 e 4 di tipo a svuotamento sono collegate al segnale Vabd. La porta del transistore NMOS 5 è collegata al segnale ERA che rimane al livello di tensione di terra durante il periodo di cancellazione di unità ed il periodo di recupero di tensione di cancellazione e va al livello di tensione di alimentazione VCC durante i periodi operativi rimanenti. La porta del transistore NMOS 1 è collegata al segnale SHOFera che rimane al livello di tensione di terra solamente durante il periodo di cancellazione unitario e va al livello di tensione di alimentazione VCC durante i periodi operativi rimanenti. I resistori di canale del transistore NMOS 4 di tipo a svuotamento e del transistore NMOS 5 dovrebbero essere costruiti per essere piccoli in modo da impedire la diminuzione del margine di rilevamento della cella di memoria dovuta all'innalzamento della tensione in corrispondenza della linea di sorgente comune tramite la corrente di celle di memoria durante la modalità di lettura, la modalità di cancellazione e la modalità di verifica di programma. Il percorso includente il transistore NMOS 2 di tipo a svuotamento, il resistore 3 ed il transistore NMOS 1 è usato per impedire la rottura improvvisa del transistore NMOS 2 di tipo a svuotamento durante il periodo di recupero di tensione di cancellazione.
La figura 4B è uno schema circuitale equivalente mostrante il circuito di controllo di linea di sorgente comune durante l'operazione di recupero di tensione di cancellazione secondo la presente invenzione. Facendo riferimento alla figura 4B, un resistore R1 è un circuito equivalente del transistore NMOS 2 di tipo a svuotamento ed un resistere R2 è un circuito equivalente del transistore NMOS 1.
La figura 5 è un diagramma di temporizzazione del circuito di controllo di linea di sorgente comune durante la modalità di cancellazione secondo la presente invenzione.
Il segnale Vabd va oltre 6 volt durante il periodo di cancellazione di unità T1, mentre rimane al livello della tensione di alimentazione VCC durante i periodi operativi rimanenti. Il segnale ERA rimane al livello di tensione di terra VSS durante il periodo di cancellazione di unità T1 ed il periodo di recupero di tensione di cancellazione T2, mentre mantiene al livello di tensione di alimentazione VCC durante il periodi operativi rimanenti. Il segnale SHOFera rimane al livello di tensione di terra VSS solamente durante il periodo T1 di cancellazione di unità, e gradualmente passa al livello di tensione di alimentazione VCC durante il periodo T2 di recupero di tensione di cancellazione, mentre mantiene il livello di tensione di alimentazione VCC durante i periodi operativi rimanenti. La seguente tabella (1) mostra gli stati dei segnali di controllo della matrice di celle di memoria nelle modalità di cancellazione e di verifica di cancellazione .
Tabella (1)
Facendo riferimento alla Tabella (1), durante la modalità di cancellazione, le linee di bit da BL1 a BL4096 collegate ai pozzi delle celle di memoria sono in stati flottanti, le linee di selezione SL1 e SL2 collegate alle porte del primo e del secondo transistore di selezione ST1 e ST2 rimangono ai livelli di tensione di alimentazione VCC, le linee di parola da WL1 a WL16 collegate alle porte di controllo delle celle di memoria da M1 a MI6 rimangono a 0 volt, la massa o volume 3 rimane ad un livello di tensione alto oltre 20 volt e la sorgente rimane ad uno stato flottante.
Durante la modalità di verifica di cancellazione, le linee di bit da BL1 a BL4096 collegate ai pozzi delle celle di memoria da M1 a M16 diventano di stato flottante, le linee di selezione SL1 e SL2 collegate alle porte del primo e del secondo transistore di selezione ST1 e ST2 rimangono ai livelli di tensione di alimentazione VCC, le linee di parola da WL1 a WL16 collegate alle porte di controllo delle celle di memoria da M1 a M16 rimangono a 0 volt, ed il volume o carica e la sorgente rimangono a 0 volt. La figura 6A mostra un circuito di controllo di linea di sorgente comune secondo un'altra forma di realizzazione preferita della presente invenzione. Nella figura 6A, il resistore R3 della figura 4A è rimosso e invece un resistore R4 è collegato tra il pozzo del transistore NMOS 2 di tipo a svuotamento e la massa o volume 3. Il circuito di controllo di linea di sorgente comune della figura 6A ha un primo percorso includente il transistore NMOS 4 di tipo a svuotamento ed il transistore NMOS 5 ed un secondo percorso includente il resistore R4, il transistore NMOS 2 di tipo a svuotamento ed il transistore NMOS 1. Il primo percorso è usato durante la modalità di lettura, la modalità di programma e la modalità di verifica di cancellazione, mentre il secondo percorso è usato durante la modalità di recupero di tensione di cancellazione. La descrizione del primo percorso è stata effettuata con riferimento alle figure 4A e 4B, e che non saranno descritte qui di seguito. Se il segnale SHOFera va al livello logico "alto" durante l'operazione di recupero di tensione di cancellazione, si verifica una grande caduta di tensione nel resistore R4, e la tensione Vds del transistore NMOS 2 di tipo a svuotamento diventa ridotta, impedendo quindi la rottura improvvisa del transistore NMOS 2 di tipo a svuotamento.
La figura 6B è uno schema circuitale equivalente della figura 6A durante il periodo di recupero di tensione di cancellazione. Facendo riferimento alla figura 6B, un resistore R1 è un circuito equivalente del transistore NMOS 2 di tipo a svuotamento ed un resistore R2 è un circuito equivalente del transistore NMOS 1. Nel circuito, la rottura improvvisa può essere impedita rendendo il valore di resistenza del resistore R4 maggiore di quelli dei resistori R1 e R2.
La figura 7A mostra un circuito di controllo di linea di sorgente comune secondo una terza forma di realizzazione preferita della presente invenzione. Nella figura 7A, un resistore R4 è aggiunto tra il pozzo del transistore NMOS 2 di tipo a svuotamento ed il percorso di scarica della massa o volume 3 in confronto con la figura 4A. Il circuito di controllo di linea di sorgente comune della figura 7A ha un primo percorso includente il transistore NMOS 4 di tipo a svuotamento ed il transistore NMOS 5 ed un secondo percorso includente il resistore R4, il transistore NMOS 2 di tipo a svuotamento, il resistore R3 ed il transistore NMOS 1. Il primo percorso è usato durante le modalità di lettura, programmazione e verifica di cancellazione, mentre il secondo percorso è usato durante la modalità di recupero di cancellazione. Nel secondo percorso, il resistore R4, il transistore NMOS 2 di tipo a svuotamento, il resistore R3 ed il transistore NMOS 1 sono sequenzialmente collegati. Se il segnale SHOFera va al livello logico "alto" durante l'operazione di recupero di cancellazione, si verificano grandi cadute di tensione in resistori R3 e R4, e la tensione Vds del transistore NMOS 2 di tipo a svuotamento diventa ridotta, impedendo quindi la rottura improvvisa del transistore NMOS 2 di tipo a svuotamento .
La figura 7B è uno schema circuitale equivalente della figura 7A durante il periodo di recupero di tensione di cancellazione. Facendo riferimento alla figura 7B, un resistore R1 è un circuito equivalente del transistore NMOS 2 di tipo a svuotamento ed un resistore R2 è un circuito equivalente del transistore NMOS 1. Nel circuito, la rottura improvvisa può essere impedita rendendo i valori di resistenza dei resistori R3 e R4 maggiori di quelli dei resistori R1 e R2.
Il procedimento di impedimento di rottura improvvisa del transistore NMOS 2 di tipo a svuotamento durante il periodo di recupero di tensione di cancellazione sarà trattato con riferimento alle figure da 4B a 7B. Assumendo che la tensione Vera sia 20 volt, il segnale Vabd è 6 volt, la tensione di soglia Vt del transistore NMOS 2 di tipo a svuotamento è -2 volt, Vera = 20e<-t/[C(R1+R2+R3>^ , e Vds = Vera(R1/(R1+R2+R3)) nella figura 4B. Quindi, Vds = 20e<_t>^ <C>(<Rl+R2+R3>^ x (R1/(R1+R2+R3)). Quindi, la rottura improvvisa può essere impedita costruendo il resistore R3, il transistore NMOS 2 di tipo a svuotamento ed il transistore NMOS 1 in modo tale che la tensione Vds del transistore NMOS 2 di tipo a svuotamento sia inferiore a 13 volt e la corrente di passaggio del transistore NMOS 2 di tipo a svuotamento sia inferiore a diversi mA. Nella figura 6B, Vera = 20e t/[C(R1+R2+R4 )]^ e yds _ Vera(R1/(R 1+R2+R4 )). Quindi, Vds - 20e t/[C(R1+R2+R4) ] χ (RI/(R1+R2+R4)). Quindi, la rottura improvvisa può essere impedita costruendo il resistore R4, il transistore NMOS 2 di tipo a svuotamento ed il transistore NMOS 1 in modo tale che la tensione Vds del transistore NMOS 2 di tipo a svuotamento sia inferiore a 13 volt e la corrente di passaggio del transistore NMOS 2 di tipo a svuotamento sia inferiore a diversi mA. Nella figura 7B, Vera = 20e t/[C(R1<+>R2+R3+R4)]^ e Vds = Vera(R1 /(R1+R2+R3+R4)). Quindi, Vds = 20e<-t>/[<C>(<R1+R2+R3+R4>)^ x (R1/(R1+R2+R3+R4 )). Quindi, la rottura improvvisa può essere impedita costruendo i resistori R3 e R4, il transistore NMOS 2 di tipo a svuotamento ed il transistore NMOS 1 in modo tale che la tensione Vds del transistore NMOS 2 di tipo a svuotamento sia inferiore a 13 volt e la corrente di passaggio del transistore NMOS 2 di tipo a svuotamento sia inferiore a diversi mA. Inoltre, facendo sì che il tempo di transizione del segnale SHOFera all'inizio del periodo di recupero di tensione di cancellazione sia oltre diverse centinaia di ps, il valore di resistenza iniziale del transistore NMOS 1 può essere reso grande, riducendo quindi la Vds del transistore NMOS 2 di tipo a svuotamento. Inoltre, allo scopo di rendere il valore di resistenza del transistore NMOS 2 di tipo a svuotamento piccolo, il segnale Vabd di livello di tensione alto (per esempio, oltre 6 volt) dovrebbe essere applicato alla porta del transistore NMOS 2 di tipo a svuotamento, impedendo quindi la rottura improvvisa.
Sebbene sia stata illustrata e descritta ciò che è considerata essere la forma di realizzazione preferita della presente invenzione, si comprenderà da parte dei tecnici del ramo che diversi cambiamenti e modifiche possono essere effettuati senza discostarsi dall'ambito della presente invenzione. Quindi, si intende che la presente invenzione non sia limitata alle particolari forme di realizzazione descritte come modalità migliore contemplata per realizzare la presente invenzione, ma che la presente invenzione includa tutte le forme di realizzazione ricadenti entro l'ambito delle rivendicazioni allegate.
Claims (5)
- RIVENDICAZIONI 1. Dispositivo di memoria a semiconduttore avente una matrice di celle di memoria formata su una regione di carica o volume, una pompa per generare una tensione a detta matrice di celle di memoria ed una linea di sorgente comune collegata a detta matrice di celle di memoria tramite detta regione di carica o volume, detto dispositivo di memoria a semiconduttore comprendendo: un primo transistore a porta isolante che è collegato tra detta linea di sorgente comune ed una tensione di massa ed ha un percorso di corrente resistivo; un secondo transistore a porte isolanti che è collegato tra detto primo transistore a porta isolante e detta tensione di massa ed ha un percorso di corrente resistivo; e almeno un resistore collegato in serie con detto primo e secondo transistore a porta isolante tra detta linea di sorgente comune e detta tensione di massa, per ridurre la differenza di tensione tra il pozzo e la sorgente di detto primo transistore a porta isolante.
- 2. Dispositivo di memoria a semiconduttore avente una matrice di celle di memoria costituita da una pluralità di celle di memoria formate su una regione di carica o volume, un decodificatore di riga per selezionare dette celle di memoria ed una linea di sorgente comune collegata a detta matrice di celle di memoria tramite detta regione di carica o volume per alimentare una tensione alle sorgenti di dette celle di memoria, detto dispositivo di memoria a semiconduttore comprendendo: un primo transistore a porta isolante che è collegato tra detta linea di sorgente comune ed una tensione di terra ed ha un percorso di corrente resistivo; un secondo transistore a porta isolante che è collegato tra detto primo transistore a porta isolante e detta tensione di massa ed ha un percorso di corrente resistivo; almeno un resistore collegato in serie con detto primo e secondo transistore a porta isolante tra detta linea di sorgente comune e detta tensione di massa, per ridurre la differenza di tensione tra il pozzo e la sorgente di detto primo transistore a porta isolante; e un circuito per applicare una prima tensione e detta tensione di terra rispettivamente alle porte di detto primo e secondo transistore a porta isolante durante un primo periodo operativo, ed applicare una tensione di alimentazione ad essi durante secondo e terzo periodo operativo.
- 3. Dispositivo di memoria a semiconduttore secondo la rivendicazione 2, in cui detta prima tensione è oltre almeno 6 volt.
- 4. Dispositivo di memoria a semiconduttore secondo la rivendicazione 2, in cui detto primo periodo operativo è un periodo di cancellazione, dettò secondo periodo operativo è un periodo di recupero di tensione di cancellazione e detto terzo periodo operativo è un periodo di verifica di cancellazione .
- 5. Dispositivo di memoria a semiconduttore secondo la rivendicazione 2, comprendente inoltre un circuito per applicare detta tensione di alimentazione con pendenza alla porta di detto secondo transistore isolante all'inizio di detto secondo periodo operativo
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